CN102117748A - 双极晶体管的集电区和集电区埋层的制造方法 - Google Patents

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Abstract

本发明公开了一种双极晶体管的集电区和集电区埋层的制造方法，将刻蚀沟槽之前硅片表面的硬掩膜层由氧化硅和氮化硅两层改为氧化硅-氮化硅-氧化硅三层，又通过淀积和反刻工艺在沟槽的侧壁和底部形成了氮化硅侧墙和氮化硅残留层，从而可以有效阻止离子注入，保护有源区。

Description

双极晶体管的集电区和集电区埋层的制造方法
技术领域
本发明涉及一种双极晶体管(BJT)，特别是涉及一种双极晶体管的集电区。
背景技术
请参阅图1，这是一个双极晶体管。PNP双极晶体管与NPN双极晶体管的结构相同，只是各部分结构的掺杂类型相反，下面以NPN双极晶体管为例进行介绍。在p型硅片衬底10之上具有一个n型重掺杂埋层11，n型重掺杂埋层11之上是n型外延层12(掺杂浓度比埋层11小，通常为中、低掺杂)。n型外延层12中有多个浅槽隔离(STI)结构13a、13b、13c、13d，这些浅槽隔离结构的底部均与埋层11相接触。n型外延层12中、且在浅槽隔离结构13a、13b或者13c、13d之间有n型重掺杂区14，其连接集电极引出端C。n型外延层12之上是p型的基区15，基区15为导体材料，例如硅、硅锗合金等，其连接基极引出端B。基区15之上是n型掺杂的T形多晶硅栅极16，其连接发射极引出端E。其中，n型的栅极16、p型的基区15、n型的埋层11在垂直方向上构成了NPN双极晶体管。
图1所示的双极晶体管中，浅槽隔离结构13b和13c之间的n型外延层12为双极晶体管的集电区，该集电区通过n型重掺杂埋层11(即集电区埋层)、n型重掺杂区14连接到集电极引出端C。现有方法制造的集电区埋层面积较大，其与p型衬底10之间的寄生电容也较大。通常在整个双极晶体管器件最外围的浅槽隔离结构13a、13d的下方通常还有深槽隔离结构130a、130d。深槽隔离结构130a、130d从n型重掺杂埋层11深入至p型衬底10之中，对n型重掺杂埋层11进行分割，从而减小集电区埋层和p型衬底10之间的结面积，进而降低两者之间的寄生电容。
图1所示的双极晶体管结构仅为原理示意，实际制造中可能有各部分的结构变化。
上述双极晶体管的集电区和集电区埋层的制造方法包括如下步骤：
第1步，在p型硅片衬底10上以离子注入工艺注入n型杂质，常用的n型杂质如磷(P)、砷(As)、锑(Sb)等，从而在衬底10中形成n型重掺杂埋层11即集电区埋层；
第2步，在n型重掺杂埋层11之上外延生长一层n型外延层12(即淀积一层n型单晶硅12)，其掺杂浓度比n型重掺杂埋层11小；
第3步，在硅片中以浅槽隔离(STI)工艺刻蚀浅沟槽，所述浅沟槽深度通常小于2μm，即图1中浅槽隔离结构13a、13b、13c、13d所占据的位置；
接着在整个双极晶体管器件最外围的浅沟槽底部再刻蚀深沟槽，所述深沟槽的深度通常大于7μm，即图1中深槽隔离结构130a、130d所占据的位置；
接着在所述深沟槽中填充介质，例如填充多晶硅等，形成深槽隔离结构130a、130d；
接着在所述浅沟槽中填充介质，例如填充氧化硅(SiO2)等，形成浅槽隔离结构13a、13b、13c、13d；
其中，在浅槽隔离结构13b、13c之间的n型外延层12即为集电区。
上述双极晶体管的集电区和集电区埋层的制造方法具有如下缺点。其一，在p型硅片衬底10上淀积一层n型单晶硅12的成本较高。其二，深槽隔离结构130a、130d的深度通常在7μm以上，其刻蚀和填充工艺复杂且成本较高。
发明内容
本发明所要解决的技术问题是提供一种双极晶体管的集电区和集电区埋层的制造方法，无需生长外延层，也无需刻蚀和填充深沟槽。
为解决上述技术问题，本发明双极晶体管的集电区和集电区埋层的制造方法包括如下步骤：
第1步，在硅衬底20表面淀积形成一层ONO掩膜层30，再在硅衬底20中以浅槽隔离工艺刻蚀浅沟槽20a、20b，所述浅沟槽的深度小于2μm；
所述ONO掩膜层30包括下方的隔离氧化层30a、中间的氮化硅30b和上方的氧化硅30c；
第2步，在硅片表面淀积一层氧化硅31，反刻该层氧化硅31直至刻蚀到所述ONO掩膜层30时停止刻蚀，此时在所述浅沟槽20a、20b的侧壁形成氧化硅侧墙31a，在所述浅沟槽20a、20b底部残留氧化硅31b；
第3步，在所述浅沟槽20a、20b的底部以离子注入工艺注入杂质，从而在衬底20中接近所述浅沟槽20a、20b底部的区域形成重掺杂区21a、21b；
第4步，，以湿法腐蚀工艺去除硅片表面的氧化硅30c、31a、31b；
第5步，在所述浅沟槽20a、20b中填充介质，形成浅槽隔离结构22a、22b；
第6步，对硅片进行高温退火工艺，所述重掺杂区21a、21b横向扩散并在所述浅槽隔离结构22a、22b之间相连接形成重掺杂赝埋层21；
所述赝埋层21即所述双极晶体管的集电区埋层；
第7步，对在赝埋层21之上且在浅槽隔离结构22a、22b之间的衬底20以离子注入工艺进行一次或多次的杂质注入，从而将赝埋层21之上且在浅槽隔离结构22a、22b之间的衬底10变为掺杂区23；
所述掺杂区23即所述双极晶体管的集电区，其掺杂浓度小于赝埋层21的掺杂浓度。
本发明利用硅片表面的ONO硬掩膜层30和浅沟槽20a、20b侧壁的氧化硅侧墙31a作为第3步离子注入时的阻挡层，可以有效保护双极晶体管有源区不会被注入杂质，并具有工艺实现简单、易于控制工艺范围等优点。
附图说明
图1是一种现有的双极晶体管的结构示意图；
图2是本发明双极晶体管的集电区的结构示意图；
图3a～图3g是本发明双极晶体管的集电区的制造方法的各步骤示意图；
图4是本发明所制造的集电区埋层的杂质浓度示意图。
图中附图标记说明：
10为p型硅片衬底；11为n型重掺杂埋层；12为n型外延层；13a、13b、13c、13d为浅槽隔离结构；130a、130d为深槽隔离结构；14为n型重掺杂区；15为基区；16为栅极；C为集电极引出端；B为基极引出端；E为发射极引出端；20为硅衬底；20a、20b为沟槽；21a、21b为掺杂区；21为赝埋层；22a、22b为浅槽隔离结构；23为掺杂区。
具体实施方式
请参见图2，本发明双极晶体管的硅衬底20中包括：
浅槽隔离结构22a、22b，浅槽隔离结构22a、22b之间为所述双极晶体管的集电区；
赝埋层21，在浅槽隔离结构22a、22b的底部，且在浅槽隔离结构22a、22b之间连续(即连为一体而不是独立的两块)，所述赝埋层21为所述双极晶体管的集电区埋层；
掺杂区23，即赝埋层21之上且在浅槽隔离结构22a、22b之间的硅片，所述掺杂区23的掺杂浓度小于所述赝埋层21的掺杂浓度，所述掺杂区23为所述双极晶体管的集电区。
对于NPN双极晶体管，所述硅衬底10为p型，赝埋层21和掺杂区23均为n型。
对于PNP双极晶体管，所述硅衬底10为n型，赝埋层21和掺杂区23均为p型。
如图1所示，传统的埋层11在外延生长之前以离子注入工艺在硅衬底10表面形成，其面积较大，因而后续工艺中需要深槽隔离结构130a、130d加以分割以减小寄生电容。如图2所示，本发明的赝埋层21是在浅沟槽刻蚀后由离子注入和高温退火工艺形成，其面积较小，因而后续工艺中不再需要深槽隔离结构。另一方面，本发明以掺杂区23取代了外延层12。上述创新不仅简化了结构和制造方法，而且节约了制造成本。
如图2所示的双极晶体管的集电区的制造方法包括如下步骤：
第1步，请参阅图3a，在硅衬底20表面淀积形成一层ONO掩膜层30，再在硅衬底20中以浅槽隔离工艺刻蚀浅沟槽20a、20b，这些浅沟槽的深度均小于2μm。
这一步具体又包括：
第1.1步，在硅片表面热氧化生长(或淀积)一层氧化层30a，称为隔离氧化层，用来保护有源区在去除氮化硅时免受化学玷污，其厚度为100～300
Figure G2009102020691D00061
第1.2步，在硅片表面淀积一层氮化硅30b，厚度为200～500
Figure G2009102020691D00062
氮化硅是一种坚固的掩膜材料，用来在填充沟槽时保护有源区，以及在化学机械抛光(CMP)时充当阻挡层。
第1.3步，在硅片表面淀积一层氧化硅30c，厚度为300～800
Figure G2009102020691D00063
所述氧化硅30a、氮化硅30b、氧化硅30c构成了ONO(氧化硅-氮化硅-氧化硅)材料的硬掩膜层30。
第1.4步，在硅片表面旋涂光刻胶，曝光、显影后形成刻蚀窗口。
第1.5步，在刻蚀窗口中刻蚀掉ONO硬掩膜层30、部分硅衬底20，形成浅沟槽20a、20b。
第2步，在硅片表面淀积一层氧化硅31(如图3b所示)；反刻该层氧化硅31直至刻蚀到ONO硬掩膜层30时停止刻蚀，此时在所述浅沟槽20a、20b的侧壁形成宽度为300～1000
Figure G2009102020691D00071
的氧化硅侧墙31a，在所述浅沟槽20a、20b的底部残留一层氧化硅31b(如图3c所示)。
通常在浅沟槽刻蚀完成后，浅沟槽的侧壁和底部就会热氧化生长一层氧化层，称为衬垫氧化层，用来改善硅与沟槽填充物之间的界面特性。这一层衬垫氧化层非常薄，对于离子注入工艺没有影响，图3b、图3c及其他各图中未表示。
第3步，请参阅图3d，在所述浅沟槽20a、20b的底部以离子注入工艺高剂量、低能量地注入杂质，从而在衬底20中接近所述浅沟槽20a、20b底部的区域形成重掺杂区21a、21b。
由于第1步在硅衬底20表面淀积的ONO硬掩膜层30，第2步在浅沟槽20a、20b侧壁形成的氧化硅侧墙31a，这两个结构在离子注入时可以有效地阻止杂质注入到ONO硬掩膜层30下方的有源区，并可以有效地阻止杂质注入到浅沟槽20a、20b侧面的有源区。
第4步，请参阅图3e，以湿法腐蚀工艺去除硅片表面的氧化硅，包括ONO硬掩膜层30最上方的氧化硅30c、浅沟槽20a、20b侧壁的氧化硅31a、浅沟槽20a、20b底部的氧化硅31b。去除硅片表面的氧化硅后，硅片表面剩余的硬掩膜层30’包括下方的隔离氧化层30a及上方的氮化硅30b两层。
第5步，请参阅图3f，在所述浅沟槽20a、20b中填充介质，形成浅槽隔离结构22a、22b。
通常浅槽隔离(STI)工艺刻蚀浅沟槽时具体包括：
第5.1步，在硅片表面淀积一层介质，如氧化硅，所淀积的介质至少将浅沟槽完全填充。
第5.2步，以化学机械抛光工艺研磨硅片，使所淀积的介质与硅片上表面齐平。
第5.3步，以湿法腐蚀工艺去除硬掩膜层30’中的氮化硅30b。
第6步，请参阅图3g，对硅片进行高温退火工艺，两个n型重掺杂区21a、21b纵向和横向扩散，其中横向扩散会导致两个n型重掺杂区21a、21b在浅槽隔离结构22a、22b之间相连接(连为一体)形成n型重掺杂赝埋层21。
在图3g中，由于组成硬掩膜层30’的主体部分(氮化硅30b)已去除，因此图3g中不再表示硬掩膜层30’。隔离氧化层30a由于较薄，在图3g及其后各图中不予表示。
第7步，请参阅图2，对在赝埋层21之上且在浅槽隔离结构22a、22b之间的衬底20以离子注入工艺进行一次或多次的中低剂量的杂质注入，从而将赝埋层21之上且在浅槽隔离结构22a、22b之间的衬底20变为掺杂区23，其掺杂浓度小于赝埋层21的掺杂浓度。
对于NPN双极晶体管，所述方法第1步中，硅衬底20为p型；所述方法第3步中，注入n型杂质，形成n型重掺杂区21a、21b；所述方法第6步中，形成n型重掺杂赝埋层21；所述方法第7步中，注入n型杂质，形成n型中低掺杂区23。
对于PNP双极晶体管，所述方法第1步中，硅衬底20为n型；所述方法第3步中，注入p型杂质，形成p型重掺杂区21a、21b；所述方法第6步中，形成p型重掺杂赝埋层21；所述方法第7步中，注入p型杂质，形成p型中低掺杂区23。
上述方法第3步中，离子注入应该以高剂量、低能量的方式进行。所述“高剂量”是指，n型杂质可选择磷、砷、锑，离子注入剂量为1×1014～1×1016原子每平方厘米(或离子每平方厘米)；p型杂质可选择硼、氟化硼，离子注入剂量为5×1013～1×1016原子每平方厘米(或离子每平方厘米)；p型杂质也可以选择铟，离子注入剂量为1×1014～1×1016原子每平方厘米(或离子每平方厘米)。所述“低能量”是指，离子注入能量一般应小于30k电子伏特(eV)。
上述方法第6步中，高温退火工艺优选快速热退火(RTA)工艺。
上述方法第7步中，离子注入应该以中低剂量的方式进行。所述“中低剂量”是指，离子注入剂量一般应小于1×1014原子每平方厘米(或离子每平方厘米)。
传统的浅槽隔离(STI)工艺中，刻蚀沟槽之前硅片表面先生长一层隔离氧化层，再淀积一层氮化硅，即刻蚀沟槽之前硅片表面的硬掩膜层由下方的氧化硅与上方的氮化硅两层组成。本发明的浅槽隔离工艺中，刻蚀沟槽之前硅片表面的硬掩膜层由下方的氧化硅、中间的氮化硅、上方的氧化硅三层组成。
传统的浅槽隔离工艺中，填充沟槽之前仅在沟槽的侧壁和底部生长一层衬垫氧化层，厚度通常为150本发明的浅槽隔离工艺中，填充沟槽之前先在沟槽的侧壁和底部生长一层衬垫氧化层，再在硅片表面淀积一层氧化硅并通过反刻在沟槽侧壁和底部残留氧化硅。沟槽侧壁和底部所残留的氧化硅比衬垫氧化层厚很多，因此可以有效阻止离子注入，保护有源区。
上述方法第6步中，对硅片进行高温退火工艺后，两个n型重掺杂区21a、21b中的杂质经过横向扩散，有可能仍然无法在浅槽隔离结构22a、22b之间相连接，而仍然是独立的两块掺杂区。针对这种可能发生的情况，本发明给出了改进的双极晶体管的集电区的制造方法，在上述方法的第1步中，同时通过光刻工艺去除浅沟槽20a、20b之间的硅衬底20上方的部分或全部硬掩膜层30；在上述方法的第3步中，同时在两个浅沟槽20a、20b之间去除了硬掩膜层30的硅衬底20中以离子注入工艺进行高剂量、高能量地杂质注入，所述“高能量”是指，离子注入能量一般应大于30keV，从而获得较大的离子射程，最终在硅衬底20中形成至少三个掺杂区，并且最好这些掺杂区位于大致相同的深度。这样改进后，经过第6步的高温退火之后，至少三个掺杂区就可以通过横向扩散连为一体形成赝埋层21。
至于何时需要采用上述改进工艺，可以在具体制造工艺参数确定后，先通过软件TCAD以基本工艺(即图3a～图3g、图2所示工艺)模拟，如果软件模拟的结果是两个重掺杂区21a、21b在高温退火后无法连为一体，则需要采用上述改进工艺中的任何一种或结合使用。
请参阅图4，根据TCAD软件模拟的本发明双极性晶体管的结果来看，在图2所示A-A位置横截面的p型杂质浓度，在集电区的浓度最低，这充分说明了硅片表面的ONO硬掩膜层30和浅沟槽20a、20b侧壁的氧化硅侧墙31a作为第3步离子注入时的阻挡层，可以有效保护双极晶体管有源区不会被注入杂质。因此本发明样杂质上扩到集电区表面很少，不会影响到双极性晶体管的集电区和基区的结击穿电压。而且由于赝埋层注入是高剂量、低能量的注入，赝埋层的浓度较大，而结面积较小，埋层与衬底间的寄生结电容较小。
本发明可以在两个浅槽隔离结构中打孔填充导电材料将集电区埋层和集电区引出端相连通。

Claims (6)

1.一种双极晶体管的集电区和集电区埋层的制造方法，其特征是，包括如下步骤：
第1步，在硅衬底(20)表面淀积形成一层ONO掩膜层(30)，再在硅衬底(20)中以浅槽隔离工艺刻蚀浅沟槽(20a)、(20b)，所述浅沟槽的深度小于2um；
所述ONO掩膜层(30)包括下方的隔离氧化层(30a)、中间的氮化硅(30b)和上方的氧化硅(30c)；
第2步，在硅片表面淀积一层氧化硅(31)，反刻该层氧化硅(31)直至刻蚀到所述ONO掩膜层(30)时停止刻蚀，此时在所述浅沟槽(20a)、(20b)的侧壁形成氧化硅侧墙(31a)，在所述浅沟槽(20a)、(20b)底部残留有氧化硅(31b)；
第3步，在所述浅沟槽(20a)、(20b)的底部以离子注入工艺注入杂质，从而在衬底(20)中接近所述浅沟槽(20a)、(20b)底部的区域形成掺杂区(21a)、(21b)；
第4步，，以湿法腐蚀工艺去除硅片表面的氧化硅(30c)、(31a)、(31b)；
第5步，在所述浅沟槽(20a)、(20b)中填充介质，形成浅槽隔离结构(22a)、(22b)；
第6步，对硅片进行高温退火工艺，所述重掺杂区(21a)、(21b)横向扩散并在所述浅槽隔离结构(22a)、(22a)之间相连接形成重掺杂赝埋层(21)；
所述赝埋层(21)为所述双极晶体管的集电区埋层；
第7步，对在赝埋层(21)之上且在浅槽隔离结构(22a)、(22b)之间的衬底(20)以离子注入工艺进行一次或多次的杂质注入，从而将赝埋层(21)之上且在浅槽隔离结构(22a)、(22b)之间的衬底(20)变为掺杂区(23)，所述掺杂区(23)的掺杂浓度小于赝埋层(21)的掺杂浓度；
所述掺杂区(23)为所述双极晶体管的集电区。
2.根据权利要求1所述的双极晶体管的集电区和集电区埋层的制造方法，其特征是，所述方法第1步中，所述ONO掩膜层(30)是通过先在硅片表面热氧化生长一层100～的隔离氧化层(30a)，再在硅片表面淀积一层200～
Figure F2009102020691C00022
的氮化硅(30b)，再在硅片表面淀积一层300～
Figure F2009102020691C00023
的氧化硅(30c)形成。
3.根据权利要求1所述的双极晶体管的集电区和集电区埋层的制造方法，其特征是，所述方法第2步中，所述浅沟槽(20a)、(20b)的侧壁形成的氧化硅侧墙(31a)的宽度为300～
Figure F2009102020691C00024
4.根据权利要求1所述的双极晶体管的集电区和集电区埋层的制造方法，其特征是，对于NPN双极晶体管，所述方法第1步中，硅衬底20为p型；所述方法第3步中，注入n型杂质，形成n型重掺杂区21a、21b；所述方法第6步中，形成n型重掺杂赝埋层21；所述方法第7步中，注入n型杂质，形成n型中低掺杂区23。
对于PNP双极晶体管，所述方法第1步中，硅衬底20为n型；所述方法第3步中，注入p型杂质，形成p型重掺杂区21a、21b；所述方法第6步中，形成p型重掺杂赝埋层21；所述方法第7步中，注入p型杂质，形成p型中低掺杂区23。
5.根据权利要求1所述的双极晶体管的集电区和集电区埋层的制造方法，其特征是，所述方法第3步中，离子注入以高剂量、低能量的方式进行；
所述高剂量，对于磷、砷、锑、铟，离子注入剂量为1×1014～1×1016原子每平方厘米；对于硼、氟化硼，离子注入剂量为5×1013～1×1016原子每平方厘米；
所述低能量，是离子注入能量小于30keV。
6.根据权利要求1所述的双极晶体管的集电区和集电区埋层的制造方法，其特征是，所述方法第7步中，离子注入以中低剂量的方式进行；
所述中低剂量是指，离子注入剂量小于1×1014原子每平方厘米。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522363A (zh) * 2011-12-22 2012-06-27 上海华虹Nec电子有限公司 深槽隔离结构的制造方法
CN103035514A (zh) * 2012-05-16 2013-04-10 上海华虹Nec电子有限公司 Rfldmos中形成厚氧化硅隔离层的制造方法
CN103035560A (zh) * 2012-01-31 2013-04-10 上海华虹Nec电子有限公司 抑制p型赝埋层中的硼杂质外扩的方法
CN103123931A (zh) * 2011-11-21 2013-05-29 上海华虹Nec电子有限公司 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法
CN106952903A (zh) * 2017-03-29 2017-07-14 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110003191A (ko) * 2009-07-03 2011-01-11 삼성전자주식회사 소자 분리막 및 반도체 소자의 형성 방법
US8901554B2 (en) * 2011-06-17 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including channel formation region including oxide semiconductor
US8629512B2 (en) * 2012-03-28 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack of fin field effect transistor with slanted sidewalls
US9437470B2 (en) 2013-10-08 2016-09-06 Cypress Semiconductor Corporation Self-aligned trench isolation in integrated circuits
US10096611B2 (en) 2015-07-23 2018-10-09 United Microelectronics Corp. Trapping gate forming process and flash cell
US9653295B1 (en) * 2016-01-07 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a static random access memory
US11355585B2 (en) 2019-10-01 2022-06-07 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor
US11563084B2 (en) 2019-10-01 2023-01-24 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor
US11404540B2 (en) 2019-10-01 2022-08-02 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor
US20220319909A1 (en) * 2021-04-01 2022-10-06 Nanya Technology Corporation Method for manufacturing a semiconductor memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455190A (en) * 1994-12-07 1995-10-03 United Microelectronics Corporation Method of making a vertical channel device using buried source techniques
JP2001185631A (ja) * 1999-12-22 2001-07-06 Nec Corp 半導体装置、その製造方法
US7265018B2 (en) * 2004-09-21 2007-09-04 International Business Machines Corporation Method to build self-aligned NPN in advanced BiCMOS technology
US7573520B2 (en) * 2005-05-17 2009-08-11 Fujifilm Corp. Solid state imaging apparatus and a driving method of the solid state imaging apparatus
CN101192537A (zh) * 2006-11-24 2008-06-04 上海华虹Nec电子有限公司 垂直型双极晶体管的制作工艺方法及垂直型双极晶体管
CN102097464B (zh) * 2009-12-15 2012-10-03 上海华虹Nec电子有限公司 高压双极晶体管
CN102231379B (zh) * 2009-12-21 2013-03-13 上海华虹Nec电子有限公司 SiGe异质结双极晶体管多指结构
CN102104062B (zh) * 2009-12-21 2012-08-01 上海华虹Nec电子有限公司 双极晶体管

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103123931A (zh) * 2011-11-21 2013-05-29 上海华虹Nec电子有限公司 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法
CN103123931B (zh) * 2011-11-21 2016-04-13 上海华虹宏力半导体制造有限公司 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法
CN102522363A (zh) * 2011-12-22 2012-06-27 上海华虹Nec电子有限公司 深槽隔离结构的制造方法
CN103035560A (zh) * 2012-01-31 2013-04-10 上海华虹Nec电子有限公司 抑制p型赝埋层中的硼杂质外扩的方法
US20130196491A1 (en) * 2012-01-31 2013-08-01 Shanghai Hua Hong Nec Electronics Co., Ltd. Method of preventing dopant from diffusing into atmosphere in a bicmos process
CN103035514A (zh) * 2012-05-16 2013-04-10 上海华虹Nec电子有限公司 Rfldmos中形成厚氧化硅隔离层的制造方法
CN103035514B (zh) * 2012-05-16 2015-04-08 上海华虹宏力半导体制造有限公司 Rfldmos中形成厚氧化硅隔离层的制造方法
CN106952903A (zh) * 2017-03-29 2017-07-14 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法

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