CN103123931A - 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法 - Google Patents

一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法 Download PDF

Info

Publication number
CN103123931A
CN103123931A CN201110372027XA CN201110372027A CN103123931A CN 103123931 A CN103123931 A CN 103123931A CN 201110372027X A CN201110372027X A CN 201110372027XA CN 201110372027 A CN201110372027 A CN 201110372027A CN 103123931 A CN103123931 A CN 103123931A
Authority
CN
China
Prior art keywords
type
pin device
device architecture
parasitic
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201110372027XA
Other languages
English (en)
Other versions
CN103123931B (zh
Inventor
胡君
刘冬华
钱文生
段文婷
石晶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN201110372027.XA priority Critical patent/CN103123931B/zh
Publication of CN103123931A publication Critical patent/CN103123931A/zh
Application granted granted Critical
Publication of CN103123931B publication Critical patent/CN103123931B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种BiCMOS工艺中寄生N-I-P型PIN器件结构，包括：P型衬底上方形成有有源区，P型膺埋层形成于有源区中，P型膺埋层上方形成有多个浅沟槽隔离，浅沟槽隔离放上形成有多晶硅层，有源区上方形成有发射区，发射区与多晶硅层交替排列，发射区通过接触孔引出连接金属连线，P型膺埋层通过深接触孔引出连接金属连线，深接触孔中具有钛或锡和钨。本发明还公开了一种BiCMOS工艺中寄生N-I-P型PIN器件结构的制造方法。本发明的寄生N-I-P型PIN器件结构及其制造方法能增加PIN器件的正向导通电流，增加PIN器件的有效面积，降低PIN器件的插入损耗。

Description

一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种BiCMOS工艺中寄生N-I-P型PIN器件结构。本发明还涉及一种BiCMOS工艺中寄生N-I-P型PIN器件结构的制造方法。
背景技术
常规的Bipolar(绝缘栅双极型晶体管)采用高掺杂的集电区埋层，以降低集电区电阻，采用高浓度高能量N型注入，连接集电区埋层，形成集电极引出端(collector pick-up)。集电区埋层上外延中低掺杂的集电区，在P型掺杂的外延形成基区，然后重N型掺杂多晶硅构成发射极，最终完成bipolar的制作。如图1所示，一种传统PIN器件结构其缺点是正向导通电流能力有限，插入损耗大。
发明内容
本发明要解决的技术问题是提供一种BiCMOS工艺中寄生N-I-P型PIN器件结构能增加PIN器件的正向导通电流，增加PIN器件的有效面积，降低PIN器件的插入损耗。为此，本发明还提供了一种BiCMOS工艺中寄生N-I-P型PIN器件结构的制造方法。
为解决上述技术问题，本发明寄生N-I-P型PIN器件结构，包括：P型衬底上方形成有有源区，P型膺埋层形成于有源区中，P型膺埋层上方形成有多个浅沟槽隔离，浅沟槽隔离放上形成有多晶硅层，有源区上方形成有发射区，发射区与多晶硅层交替排列，发射区通过接触孔引出连接金属连线，P型膺埋层通过深接触孔引出连接金属连线，深接触孔中具有钛或锡和钨。
所述P型膺埋层具有硼或铟杂质。
所述有源区具有磷或砷杂质。
所述发射区具有磷或砷杂质。
本发明寄生N-I-P型PIN器件结构的制造方法，包括：
(1)在P型衬底上制作多个浅沟槽隔离，在浅沟槽隔离底部注入形成P型膺埋层；
(2)注入形成有源区，热退火，使P型膺埋层扩散彼此实现重叠；
(3)生长多晶硅层；
(4)注入形成发射区；
(5)将发射区通过接触孔引出连接金属连线，将P型膺埋层通过深接触孔引出连接金属连线。
进一步改进，实施步骤(1)时，注入杂质为硼或铟，剂量为1e14cm-2至1e16cm-2，能量小于15keV。
进一步改进，实施步骤(2)时，注入杂质为磷或砷，剂量为1e12cm-2至5e13cm-2，能量为100keV至2000keV。
进一步改进，实施步骤(4)时，注入杂质为磷或砷，剂量为1e14cm-2至1e16cm-2，能量为2keV至100keV。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种传统PIN器件结构的示意图。
图2是本发明PIN器件结构的示意图。
图3是本发明PIN器件结构制造方法的流程图。
图4是本发明PIN器件结构制造方法的示意图一，其显示步骤(1)所形成的器件结构。
图5是本发明PIN器件结构制造方法的示意图一，其显示步骤(2)所形成的器件结构。
图6是本发明PIN器件结构制造方法的示意图二，其显示步骤(3)所形成的器件结构。
图7是本发明PIN器件结构制造方法的示意图三，其显示步骤(4)所形成的器件结构。
具体实施方式
如图2所示，本发明寄生N-I-P型PIN器件结构，包括：
P型衬底上方形成有有源区，P型膺埋层形成于有源区中，P型膺埋层上方形成有多个浅沟槽隔离，浅沟槽隔离放上形成有多晶硅层，有源区上方形成有发射区，发射区与多晶硅层交替排列，发射区通过接触孔引出连接金属连线，P型膺埋层通过深接触孔引出连接金属连线，深接触孔中具有钛或锡和钨。
如图3所示，本发明寄生N-I-P型PIN器件结构的制造方法，包括：
(1)如图4所示，在P型衬底上制作多个浅沟槽隔离，在浅沟槽隔离底部注入形成P型膺埋层；
(2)如图5所示，注入形成有源区，热退火，使P型膺埋层扩散彼此实现重叠；
(3)如图6所示，生长多晶硅层；
(4)如图7所示，注入形成发射区；
(5)将发射区通过接触孔引出连接金属连线，将P型膺埋层通过深接触孔引出连接金属连线，形成如图2所示器件。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (8)

1.一种BiCMOS工艺中寄生N-I-P型PIN器件结构，其特征是，包括：P型衬底上方形成有有源区，P型膺埋层形成于有源区中，P型膺埋层上方形成有多个浅沟槽隔离，浅沟槽隔离上方形成有多晶硅层，有源区上方形成有发射区，发射区与多晶硅层交替排列，发射区通过接触孔引出连接金属连线，P型膺埋层通过深接触孔引出连接金属连线，深接触孔中具有钛或锡和钨。
2.如权利要求1所述的PIN器件结构，其特征是：所述P型膺埋层具有硼或铟杂质。
3.如权利要求1所述的PIN器件结构，其特征是：所述有源区具有磷或砷杂质。
4.如权利要求1所述的PIN器件结构，其特征是：所述发射区具有磷或砷杂质。
5.一种BiCMOS工艺中寄生N-I-P型PIN器件结构的制造方法，其特征是，包括：
(1)在P型衬底上制作多个浅沟槽隔离，在浅沟槽隔离底部注入形成P型膺埋层；
(2)注入形成有源区，热退火，使P型膺埋层扩散彼此实现重叠；
(3)生长多晶硅层；
(4)注入形成发射区；
(5)将发射区通过接触孔引出连接金属连线，将P型膺埋层通过深接触孔引出连接金属连线。
6.如权利要求5所述PIN器件结构的制造方法，其特征是：实施步骤(1)时，注入杂质为硼或铟，剂量为1e14cm-2至1e16cm-2，能量小于15keV。
7.如权利要求5所述PIN器件结构的制造方法，其特征是：实施步骤(2)时，注入杂质为磷或砷，剂量为1e12cm-2至5e13cm-2，能量为100keV至2000keV。
8.如权利要求5所述PIN器件结构的制造方法，其特征是：实施步骤(4)时，注入杂质为磷或砷，剂量为1e14cm-2至1e16cm-2，能量为2keV至100keV。
CN201110372027.XA 2011-11-21 2011-11-21 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法 Active CN103123931B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110372027.XA CN103123931B (zh) 2011-11-21 2011-11-21 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110372027.XA CN103123931B (zh) 2011-11-21 2011-11-21 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法

Publications (2)

Publication Number Publication Date
CN103123931A true CN103123931A (zh) 2013-05-29
CN103123931B CN103123931B (zh) 2016-04-13

Family

ID=48454863

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110372027.XA Active CN103123931B (zh) 2011-11-21 2011-11-21 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法

Country Status (1)

Country Link
CN (1) CN103123931B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03145771A (ja) * 1989-10-31 1991-06-20 Hamamatsu Photonics Kk 半導体装置
US20070018268A1 (en) * 2002-11-12 2007-01-25 X-Fab Semiconductor Foundries Ag Monolithically integrated vertical pin photodiode used in bicmos technology
CN102104062A (zh) * 2009-12-21 2011-06-22 上海华虹Nec电子有限公司 双极晶体管
CN102117748A (zh) * 2009-12-31 2011-07-06 上海华虹Nec电子有限公司 双极晶体管的集电区和集电区埋层的制造方法
CN103107186A (zh) * 2011-11-11 2013-05-15 上海华虹Nec电子有限公司 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03145771A (ja) * 1989-10-31 1991-06-20 Hamamatsu Photonics Kk 半導体装置
US20070018268A1 (en) * 2002-11-12 2007-01-25 X-Fab Semiconductor Foundries Ag Monolithically integrated vertical pin photodiode used in bicmos technology
CN102104062A (zh) * 2009-12-21 2011-06-22 上海华虹Nec电子有限公司 双极晶体管
CN102117748A (zh) * 2009-12-31 2011-07-06 上海华虹Nec电子有限公司 双极晶体管的集电区和集电区埋层的制造方法
CN103107186A (zh) * 2011-11-11 2013-05-15 上海华虹Nec电子有限公司 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法

Also Published As

Publication number Publication date
CN103123931B (zh) 2016-04-13

Similar Documents

Publication Publication Date Title
CN102117827B (zh) BiCMOS工艺中的寄生垂直型PNP器件
CN101877358B (zh) 具有对称击穿电压的瞬时电压抑制器
CN102110709B (zh) BiCMOS工艺中的寄生垂直型PNP三极管及其制造方法
CN102097465B (zh) BiCMOS工艺中的寄生垂直型PNP三极管及其制造方法
CN102044560B (zh) 超高频硅锗异质结双极晶体管
CN102412274B (zh) 锗硅hbt工艺中垂直寄生型pnp器件及制造方法
CN102487077B (zh) BiCMOS工艺中的垂直寄生型PNP器件及制造方法
CN102376776B (zh) BiCMOS工艺中的寄生PIN二极管及制造方法
US8476728B2 (en) Parasitic PIN device in a BiCMOS process and manufacturing method of the same
CN102104064B (zh) SiGe HBT工艺中的寄生横向型PNP三极管及其制造方法
US8592870B2 (en) Pseudo buried layer and manufacturing method of the same, deep hole contact and bipolar transistor
CN102544081B (zh) 锗硅异质结npn三极管及制造方法
CN103107186B (zh) 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法
CN102544079B (zh) 锗硅异质结npn晶体管及制造方法
CN103839985B (zh) 锗硅hbt工艺中的横向寄生pnp器件及制造方法
CN102969349B (zh) 锗硅hbt工艺中的横向寄生型pnp器件及制造方法
CN103123931B (zh) 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法
US8907453B2 (en) Parasitic lateral PNP transistor and manufacturing method thereof
CN102104065B (zh) SiGe HBT工艺中的寄生横向型PNP三极管
CN102446978B (zh) BiCMOS工艺中的PIN器件
CN102386183B (zh) BiCMOS工艺中的寄生PIN器件组合结构及制造方法
CN102468329B (zh) 锗硅异质结双极晶体管多指结构
CN103066119B (zh) 锗硅异质结双极晶体管及制造方法
CN106169506A (zh) Ddd mos器件结构及其制造方法
CN102376757B (zh) SiGe HBT工艺中的横向型寄生PNP器件及制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140116

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TA01 Transfer of patent application right

Effective date of registration: 20140116

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Applicant before: Shanghai Huahong NEC Electronics Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant