CN100449749C - 具有静电放电保护电路的差动输入输出级 - Google Patents

Abstract

本发明提出一种具有静电放电保护电路的差动输入输出级，此差动输入输出级包括一P型差动对，P型差动对包括两个P型晶体管，每一个P型晶体管的闸极耦接一N型晶体管以保护P型晶体管免于充电元件模式静电。此保护元件比起先前技术，当充电元件模式静电发生在差动输入输出级时更可以提供低阻抗电流路径。

Description

具有静电放电保护电路的差动输入输出级

技术领域

本发明是有关于一种具有静电放电保护电路的差动输入输出级，且特别是有关于一种利用N型保护元件以防护充电元件模式静电的P型差动输入输出级电路。

背景技术

在现今集成电路产品上，为了快速资料传送应用，并且达到低电压、低功率消耗，差动输入输出结构扮演了很重要的角色。差动输入输出结构例如低摆幅差动信号(Reduced Swing Differential Signaling，RSDS)以及低压差动信号(Low Voltage Differential Signaling，LVDS)提供了许多的好处，例如低功率消耗、较低的电磁干扰、较高的抵抗杂讯能力以及快速资料传送。

然而，这种操作在高速此类型的架构通常制程上使用深次微米CMOS技术，通过闸极长度的尺寸较小，可以提供较好的效能。但是，较薄的闸极氧化层容易使晶体管受到伤害，特别是充电元件模式(CDM)现象发生时。

请参阅图1A以及图1B所示，绘示为美国专利第6885529号ESD保护电路图。一附加的保护元件(N型晶体管101A/二极管101B)置于输入输出级N型晶体管111的闸极与电源线VSS之间，且一附加的保护元件(P型晶体管102A/二极管102B)置于输入输出级P型晶体管112的闸极与电源线VDD之间。尽管此种保护电路非常适合用于一般输入输出级，此种保护电路不适合用在差动输入输出级，因为作为保护元件的P型晶体管的基体必须要耦接到电源线VDD，但是做为输入级的P型晶体管的基体无法耦接到电源线VDD。由于在保护元件与被保护元件之间有较大的(P-/N型井)接面崩溃电压，因此，作为保护元件的P型晶体管当充电元件模式静电发生时是无效的。

请参阅图2所示，绘示为工业技术研究院在美国提出的美国专利第6437407号充电元件模式静电放电保护电路图。此具体保护电路包括一对充电元件模式钳位器222与222′，此两钳位器分别耦接CMOS晶体管224以及224′。虽然这种充电元件模式钳位器222与222′在CDM发生期间可有效地钳制跨越输入级的薄氧化层的过电压(overstress voltage)。由于在电源线VDD与P型差动对之间需要一电流源，此种结构无法被实施在差动对的结构。

请参阅图3所示，绘示为工业技术研究院在美国提出的美国专利第6437407号充电元件模式静电放电保护电路用于差动输入级电路图。由于跨在N型晶体管301的源极以及基体的电位差非0电位，因此元件会被基体效应所影响并且会降低了此输入级的效能。另外，请参阅图4所示，绘示为工业技术研究院在美国提出的美国专利第5901022号充电元件模式静电放电保护电路图。用一电感401放置在输入级以及焊垫(pad)之间。然而，当电路高速运作时，此电感401会与输入级电路的金属氧化物半导体场效应晶体管402的寄生电容产生LC振荡。因此，美国专利5901022号此种以电感作为充电元件模式静电保护电路的架构无法使用在高速差动输入输出级例如RSDS以及LVDS。

发明内容

本发明的目的就是在提供一种具有静电放电保护电路的差动输入输出级，用以防止差动输入输出级充电元件模式的静电放电对电路产生的伤害。

本发明提出一种具有静电放电保护电路的差动输入输出级，此差动输入输出级包括电流源、第一P型晶体管、第二P型晶体管、第一静电保护单元、第二静电保护单元。电流源用以提供一电流。第一P型晶体管的第一端与基体耦接至电流源。第二P型晶体管的第一端与基体耦接至电流源。第一静电保护单元包括第一N型晶体管，其第一端耦接至第一P型晶体管的闸极。第一N型晶体管的闸极耦接第一焊垫以及第一N型晶体管的第二端与基体，其中当第一P型晶体管的基体发生充电元件模式的静电流时，第一N型晶体管提供自第一N型晶体管的基体至第一焊垫的一放电路径，以避免静电流烧毁第一P型晶体管的闸氧化层。第二静电保护单元包括第二N型晶体管，其第一端耦接第二焊垫以及第二P型晶体管的闸极。第二N型晶体管的闸极耦接第二N型晶体管的第二端与基体，其中当第二P型晶体管的基体发生充电元件模式的静电流时，第二N型晶体管提供自第二N型晶体管的基体至第二焊垫的一放电路径，以避免静电流烧毁第二P型晶体管的闸氧化层。

依照本发明的较佳实施例所述的具有静电放电保护电路的差动输入输出级，上述的第一P型晶体管以及第一N型晶体管配置在一P型基板上，第一P型晶体管包括：N型井配置在P型基板中；第一闸极配置在N型井上；第一P+型掺杂区配置在第一闸极的一侧的N型井中，作为第一P型晶体管的第一端；第二P+型掺杂区配置在第一闸极的另一侧的N型井中，作为第一P型晶体管的第二端；第一闸介电层配置在N型井与第一闸极之间；第一N+型掺杂区配置于N型井。第一N型晶体管包括：P型井配置在P型基板中，且配置在N型井外；第二闸极配置在P型井上；第二N+型掺杂区配置在P型井中，且配置在第二闸极靠近该N型井的一侧，作为第一N型晶体管的第一端；第三N+型掺杂区，配置在P型井中，且配置在第二闸极的另一侧，作为第一N型晶体管的第二端；第二闸介电层配置在P型井与第二闸极之间；第三P+型掺杂区配置于P型井。

依照本发明的较佳实施例所述的具有静电放电保护电路的差动输入输出级，上述的第二P型晶体管以及第二N型晶体管配置在一P型基板上，第二P型晶体管包括：N型井配置在P型基板中；第一闸极配置在N型井上；第一P+型掺杂区配置在第一闸极的一侧的N型井中，作为第二P型晶体管的第一端；第二P+型掺杂区配置在第一闸极的另一侧的N型井中，作为第二P型晶体管的第二端；第一闸介电层配置在N型井与第一闸极之间；第一N+型掺杂区配置于N型井。第二N型晶体管包括：P型井配置在P型基板中，且配置在N型井外；第二闸极配置在P型井上；第二N+型掺杂区配置在P型井中，且配置在第二闸极靠近该N型井的一侧，作为第二N型晶体管的第一端；第三N+型掺杂区，配置在P型井中，且配置在第二闸极的另一侧，作为第二N型晶体管的第二端；第二闸介电层配置在P型井与第二闸极之间；第三P+型掺杂区配置在该P型井。

本发明实施例差动输入输出级电路因采用P型晶体管差动对，其中P型差动对包括两个P型晶体管，每一个P型晶体管的闸极耦接一N型晶体管所形成的保护元件以保护P型晶体管免于充电元件模式静电。当充电元件模式静电发生在差动输入输出级时，更能够提供低阻抗的静电放电路径。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1A以及图1B绘示为美国专利第6885529号ESD保护电路图。

图2绘示为工业技术研究院在美国提出的美国专利第6437407号充电元件模式静电放电保护电路图。

图3绘示为工业技术研究院在美国提出的美国专利第6437407号充电元件模式静电放电保护电路用于差动输入级电路图。

图4绘示为工业技术研究院在美国提出的美国专利第5901022号充电元件模式静电放电保护电路图。

图5绘示为本发明实施例的具有静电放电保护电路的差动输入输出级电路图。

图6绘示为本发明实施例具有静电放电保护电路的差动输入输出级内部的第一P型晶体管与第一N型晶体管在集成电路晶片上的横截面图。

图7绘示为习知具有充电元件模式保护电路的差动输入输出级在晶片上的横截面图。

图8绘示为本发明实施例的具有静电放电保护电路的差动输入输出级电路图。

图9绘示为本发明实施例的具有静电放电保护电路的差动输入输出级电路图。

图10绘示为本发明实施例的具有静电放电保护电路的差动输入输出级电路图。

图11绘示为本发明实施例的具有静电放电保护电路的差动输入输出级电路图。

图12绘示为本发明实施例的具有静电放电保护电路的差动输入输出级电路图。

VSS、VDD：电源线

111：输入输出级N型晶体管

102A、502、504：P型晶体管

102B：二极管

112：输入输出级P型晶体管

222A、222B：充电元件模式钳位器

224、224′：CMOS晶体管

301、506、508：N型晶体管

401：电感

402：输入级电路的金属氧化物半导体场效应晶体管

500：输入输出级P型晶体管差动对

502、504、702、706：P型晶体管

506、508：N型晶体管

510、512、700：焊垫

61、62、71、72：充电元件模式静电流放电路径

601、704：N型井

602：P型井

603：N+掺杂区

605、705：P型基板

610、707：P型基板拾取区

826、828：电阻

具体实施方式

由于习知的技术无法应用在当充电元件模式发生时，保护P型差动输入输出级，因此本发明提出一种具有充电元件模式静电放电保护电路的差动输入输出级，详细实施例将会在下面文中配合图示说明。

请参阅图5所示，绘示为本发明实施例的一种具有静电放电保护电路的差动输入输出级电路图。用以当充电元件模式(CDM)发生时，提供较低阻抗的静电电流放电路径。如图5，此具有静电放电保护电路的差动输入输出级电路包括P型晶体管差动对500、第一静电保护单元与第二静电保护单元。在本实施例中，第一静电保护单元与第二静电保护单元各自包括N型晶体管506以及508。其中，P型晶体管502以及504的基体并非直接连接至电源线VDD。保护元件N型晶体管506以及508的源极接地，汲极耦接P型晶体管502以及504的闸极。当充电元件模式静电发生在P型晶体管502时，此电荷的电位会造成N型晶体管506的汲极与基体接面崩溃以提供从N型晶体管506的基体到焊垫510充电元件模式静电放电路径。同样的，当充电元件模式静电发生在P型晶体管504时，以同样的方式提供N型晶体管508基体到焊垫512的放电路径。当此输入输出级电路正常工作下，由于N型晶体管506以及508的闸极与源极互相耦接使得N型晶体管506以及508将会截止。然而，此实施例将N型晶体管506以及508的闸极、源极以及基体接地，设计上仍可将其耦合一合适电压。

请参阅图6所示，绘示为本发明实施例具有静电放电保护电路的差动输入输出级内部的P型晶体管502与N型晶体管506在集成电路晶片上的横截面图。如图6，此图亦绘示了充电元件模式静电流放电路径(为图上的61以及62)。在本实施例中，当发生CDM负电荷静电流时，在欲保护的P型晶体管502的N井601中的负电荷会流入N型晶体管506的P型井602中，使得配置在P型井602中的N+掺杂区603与P型井602的PN接面崩溃。在接面崩溃后，负电荷会通过路径61被导出焊垫510(路径61)。

为了详细说明本发明图6实施例，在此举一习知的充电元件模式保护电路例子，请参阅图7所示，绘示为习知具有充电元件模式保护电路的差动输入输出级在晶片上的横截面图。在此图中可以看到与图6的差别在于图7是用P型晶体管706作为保护电路。同样的，输入输出级P型晶体管702在N型井704中的负电荷会使得P型基板705与N型井704接面崩溃(路径71)。由于P型基板705的掺杂较小于N型井704的掺杂，因此P型基板705与N型井的接面崩溃电压远大于图6的N+掺杂603与P型井602的接面崩溃电压。因此本发明图6的实施例，导通效率较佳于习知图7。

以正电荷储存在被保护元件P型晶体管的情况来说，在习知图7的状况下，此正电荷会使N型井704与P型基板705的接面崩溃引起基板电流，某些电荷会流过P型基板拾取区(Psub pickup)707至焊垫700，某些电荷会藉由使N型井与P+掺杂区接面崩溃使电荷流至焊垫700(路径72)。在本发明实施例图6中，某些电荷会流过P型基板拾取区(Psub pickup)610至焊垫510，便如同习知图7，另外的某些电荷会藉由使P型基板605与P型井602接面崩溃使电荷流至焊垫510(路径62)，由于P型基板605与P型井602接面崩溃电压非常小，使得电荷很容易流过并到达焊垫510，因此本发明无论是正电荷或是负电荷在充电元件模式静电发生时，比起习知的做法上更能够保护输出入级电路免于静电损害。

同样的，熟悉此技术者，应当知道，P型晶体管504与N型晶体管508的结构实施例，亦可以如图6中P型晶体管502与N型晶体管506的布局配置方式加以实施，故不予赘述。

在静电保护元件N型晶体管闸极的耦接可根据不同的需要来调整，请参阅图8所示，绘示的本发明实施例的具有静电放电保护电路的差动输入输出级电路图。可将两个N型晶体管506以及508两者的闸极分别通过电阻826以及828耦接自己本身的基体。同样的道理，本发明仍可以利用如图9以及图10的方式实施，图9与图10实施例类似图8，其不同处在于只有其中一个N型晶体管的闸极有加电阻。同样的，本发明仍可利用图11的方式实施，在每一个P型晶体管的闸极各耦接两个N型晶体管。而图12为图11所衍生的实施例，如图12电路把每一个N型晶体管的闸极都加上电阻。另外，熟知此技术者应当知道，图12只是一种实施例，其他实施例还可以例如在其中一个N型晶体管的闸极加上电阻、其中两个N型晶体管的闸极加上电阻以及其中三个N型晶体管的闸极加上电阻，皆为本发明所保护的范围。

综上所述，本发明实施例差动输入输出级电路因采用P型晶体管差动对，每一个P型晶体管的闸极耦接一N型晶体管所形成的保护元件以保护P型晶体管免于充电元件模式静电。当充电元件模式静电发生在差动输入输出级时，更能够提供低阻抗的静电放电路径。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当前述的申请专利技术方案所界定为准。

Claims (13)

1、一种具有静电放电保护电路的差动输入输出级，其特征在于此差动输入输出级包括：

一电流源，用以提供一电流；

一第一P型晶体管，其第一端与基体耦接至该电流源；

一第二P型晶体管，其第一端与基体耦接至该电流源；

一第一静电保护单元，包括：

一第一N型晶体管，其第一端耦接至第一焊垫以及该第一P型晶体管的闸极，该第一N型晶体管的闸极耦接第一N型晶体管的第二端与基体，其中当该第一P型晶体管的基体发生充电元件模式的一静电流时，该第一N型晶体管提供自该第一N型晶体管的基体至该第一焊垫的一放电路径，以避免该静电流烧毁该第一P型晶体管的闸氧化层；以及

一第二静电保护单元，包括：

一第二N型晶体管，其第一端耦接至第二焊垫以及该第二P型晶体管的闸极，该第二N型晶体管的闸极耦接该第二N型晶体管的第二端与基体，其中当该第二P型晶体管的基体发生充电元件模式的一静电流时，该第二N型晶体管提供自该第二N型晶体管的基体至该第二焊垫的一放电路径，以避免该静电流烧毁该第二P型晶体管的闸氧化层。

2、根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第一N型晶体管的第二端耦接一第一电压。

3、根据权利要求2所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第一电压为接地。

4、根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第一静电保护单元更包括：

一电阻，耦接在第一N型晶体管的闸极与第二端之间。

5、根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第二静电保护单元更包括：

一电阻，耦接在第二N型晶体管的闸极与第二端之间。

6、根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其更包括：

一第三静电保护单元，包括：

一第三N型晶体管，其第一端耦接至第三焊垫以及该第一P型晶体管的闸极，该第三N型晶体管的闸极耦接该第三N型晶体管的第二端与基体，其中当该第一P型晶体管的基体发生CDM的一静电流时，该第三N型晶体管提供自该第三N型晶体管的基体至该第三焊垫的一放电路径，以避免该静电流烧毁该第一P型晶体管的闸氧化层。

7、根据权利要求6所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第三静电保护单元更包括：

一电阻，耦接在第三N型晶体管的闸极与第二端之间。

8、根据权利要求6所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第三N型晶体管的第二端接地。

9、根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其更包括：

一第四静电保护单元，包括：

一第四N型晶体管，其第一端耦接至第四焊垫以及该第二P型晶体管的闸极，该第四N型晶体管的闸极耦接该第四N型晶体管的第二端与基体，其中当该第二P型晶体管的基体发生CDM的一静电流时，该第四N型晶体管提供自该第四N型晶体管的基体至该第四焊垫的一放电路径，以避免该静电流烧毁该第二P型晶体管的闸氧化层。

10、根据权利要求9所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第四静电保护单元更包括：

一电阻，耦接在第四N型晶体管的闸极与第二端之间。

11、根据权利要求9所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第四N型晶体管的第二端接地。

12、根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第一P型晶体管以及该第一N型晶体管配置在一P型基板上，该第一P型晶体管包括：

一N型井，配置在该P型基板中；

一第一闸极，配置在该N型井上；

一第一P+型掺杂区，配置在该第一闸极的一侧的该N型井中，作为该第一P型晶体管的第一端；

一第二P+型掺杂区，配置在该第一闸极的另一侧的该N型井中，作为该第一P型晶体管的第二端；

一第一闸介电层，配置在N型井与第一闸极之间；以及

一第一N+型掺杂区，配置在该N型井；以及

该第一N型晶体管包括：

一P型井，配置在该P型基板中，且配置在该N型井外；

一第二闸极，配置在该P型井上；

一第二N+型掺杂区，配置在该P型井中，且配置在该第二闸极靠近该N型井的一侧，作为该第一N型晶体管的第一端；

一第三N+型掺杂区，配置在该P型井中，且配置在该第二闸极的另一侧，作为该第一N型晶体管的第二端；

一第二闸介电层，配置在P型井与第二闸极之间；以及

一第二P+型掺杂区，配置在该P型井。

13、根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第二P型晶体管以及该第二N型晶体管配置在一P型基板上，该第二P型晶体管包括：

一N型井，配置在该P型基板中；

一第一闸极，配置在该N型井上；

一第一P+型掺杂区，配置在该第一闸极的一侧的该N型井中，作为该第二P型晶体管的第一端；

一第二P+型掺杂区，配置在该第一闸极的另一侧的该N型井中，作为该第二P型晶体管的第二端；

一第一闸介电层，配置在N型井与第一闸极之间；以及

一第一N+型掺杂区，配置于该N型井；以及

该第二N型晶体管包括：

一P型井，配置在该P型基板中，且配置在该N型井外；

一第二闸极，配置在该P型井上；

一第二N+型掺杂区，配置在该P型井中，且配置在该第二闸极靠近该N型井的一侧，作为该第二N型晶体管的第一端；

一第三N+型掺杂区，配置在该P型井中，且配置在该第二闸极的另一侧，作为该第二N型晶体管的第二端；

一第二闸介电层，配置在P型井与第二闸极之间；以及

一第三P+型掺杂区，配置于该P型井。

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