CN1084053C - 静电放电保护器件 - Google Patents
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Abstract
一种静电放电保护器件，包括：在第一导电类型的半导体衬底上隔开预定间距的双极晶体管的第一和第二杂质区；垂直于双极晶体管的第一和第二杂质区的场控晶体管的第一和第二杂质区，其间插入隔离层；与场控晶体管的杂质区中的一个相连的栅线，其位于半导体衬底上的双极晶体管的第一和第二杂质区之间；通过接触孔与场控晶体管的杂质区中没与栅线相连的其它杂质区相连、与双极晶体管的第一杂质区相连的Vss线；通过接触孔与双极晶体管和第一杂质区相连、同时与焊盘相连的金属层。
Description
本发明涉及一种半导体器件，特别涉及一种适用于保护其内部电路免受静电放电影响的静电放电保护器件。
近来，随着芯片尺寸的小型化，静电放电保护器件的尺寸趋于小型化。具体地，随着高集成度电路或高速电路的出现，在静电放电保护电路的结附近产生的静电的能力变成RC延迟的主要原因。
但，在利用常规寄生双极晶体管(通常用场控晶体管)实现静电放电保护电路时，对于保持保护器件免受静电影响的性能同时减小结静电容量来说，具有局限性。通常，晶闸管可以象双极晶体管一样放电两次，所以用比双极晶体管的结小的结面积来实现更有效地静电保护电路。
为了克服这些局限，美国专利4896243中公开了利用晶闸管(SCR：可控硅整流器)的方法。典型的静电放电保护器件利用阱的内压来实现该器件。如图1所示，在P型衬底1的预定区域上形成低浓度杂质注入其中的N阱2。在N阱2中，形成高浓度N+杂质区3和第一P+杂质区4。在P型衬底1的预定区域而不是在N阱2上，形成高浓度第二N+杂质区3a和第二P+杂质区4a。图2所示的等效电路示出了该静电放电保护电路。其中，图1中的N阱2相当于第一N层22。图1的第一P+杂质区4是由杂质扩散形成的，相当于图2中的第一P层24。于是，由第一N层22和P层24构成一个PN结。第一P层24与焊盘(PAD)相连。图1中的第二N+杂质区3a相当于图2中的第二N层23，于是与图1的P型衬底1形成PN结。第二N+杂质区3a和P+杂质区4a皆接地或Vss。
在静电放电保护器件中，如果如图1所示施加静电，阱2会发生击穿，载流子注入到P型衬底1。注入的载流子进入P型衬底1和第二N+杂质区4a的结，从而使NPN双极晶体管工作，并在此至少形成一个PNPN通道，于是施加的载流子由于静电而放电。
然而，在利用阱的内压的可控硅整流器的情况下，由于触发电压为30-50V这样一个高压，在静电放电保护部件没有任何问题时，也会击穿栅绝缘层或内电路的结。因此，为了降低可控硅整流器的触发电压，引入了一种利用结的内压而不是利用阱的内压的方法。
如图3所示，在利用结的内压的静电放电保护器件中，内压大约是10-15V。然而，在栅绝缘层的厚度低于100埃的情况下，栅绝缘层的击穿电压大约是12V，所以结的内压和栅绝缘层的击穿电压几乎相同，因此由于静电放电会使栅绝缘层的特性退化，具体说，因为256以上的DRAM的高集成度电路的栅绝缘层较薄，所以对于这种电路来说问题变得更严重。
因此，为了解决该问题，提出了一种方法，用晶闸管实现静电放电保护器件，并形成附加的触发电路，以便在施加静电时，该电路产生热载流子，从而降低晶闸管的触发电压。利用晶闸管和产生热载流子的电路的静电放电保护器件的工作情况如图4所示。加强相对于Vss的Vcc的正极的静电放电保护电路的早期形式是由利用NPN和PNP的双极晶体管Q1和Q2构成的SCR。N阱和P阱的电阻分别是如图4所示的RNW和RPW。SCR在低阻抗状态下由阳极电流触发，该电流具有从与Q1的基极相连的NMOS晶体管M1注入的热载流子。晶体管M2-M5根据触发晶体管M1的变化控制SCR的触发，允许只在ESD产生过程中产生热载流子。晶体管M2与提供Vcc电源的M1的栅相连，并连接成电容器。这里，晶体管M1的栅作为Vss由晶体管M3根据晶体管M5的接通而接通来放电。利用晶体管M2和M3的几何结构来保证ESD产生期间的栅电压Vgate大于NMOS FET的电压。在利用热载流子发生电路的静电放电保护电路的正常工作情况下，晶体管M3会防止SCR的触发，并根据Vss形成M1的栅电压。晶体管M4用作限制穿过M2的栅氧化层的电压的ESD箝位电路。
但，利用热载流子的那些常规静电放电保护方法存在以下问题。
首先在利用结的内压的情况下，在器件高速工作时，栅绝缘层变得较薄，绝缘层的内压因此而降低。然而，结的内压并没有降低。因此，无法防止利用结的内压的静电。
第二，在利用热载流子时，如果由于产生热载流子而通过电路自身的退化来积累静电，则触发电路无法精确地工作。
第三，由于设置附加电路来产生热载流子，会使电路结构变得更复杂。
因此，本发明提出了一种静电放电保护，基本上能解决由于已有技术的局限和弊端造成的一个或多个问题。
本发明的目的提供一种静电放电保护器件，在没有用来降低晶闸管的触发电压的附加电路的情况下，也不会损伤栅绝缘层，适于保护内部电路免受静电的影响。
下面的说明将清楚地显示出本发明的其它特点和优点，其中一部分通过下面的说明显现出来，或通过实施本发明了解到。由以下的书面说明和权利要求书以及附图所特别指出的结构可以实现本发明的目的，并获得其它优点。
为了实现本发明的这些和其它优点，根据本发明的目的，正如所概括和所概要说明的那样，本发明的静电放电保护电路包括：第二导电类型的第一和第二杂质区，它们分别形成于第一导电类型的半导体衬底上的第一导电类型杂质区的两侧上；在杂质区之下的第二导电类型的阱；形成于除第二导电类型的阱外的预定区域上的第二导电类型的第三杂质区，该区与第二导电类型的第一杂质区是隔开的；形成于第二导电类型的第一和第三杂质区之间的第一导电类型的半导体衬底上的栅线；形成于第二导电类型的第一、第二和第三杂质区及第一导电类型的杂质区上的金属层；形成于杂质区的一侧上的第二导电类型的第四和第五杂质区，在它们中间插入与相应的杂质区垂直的器件隔离层；以及形成于杂质区的另一侧上的第二导电类型的第六和第七杂质区。
应该理解，上述一般性的说明和下述详细说明皆是说明性和解释性的，对本发明的进一步解释如权利要求书所述。
各附图可供人们进一步理解本发明，它们可以与说明书结合，构成说明书的一部分，本发明所公开的实施例与说明书一起说明本发明的原理。
在各附图中：
图1是常规静电放电保护器件的剖面图；
图2是示于图1的器件的等效电路图；
图3是利用结处内压的常规静电保护器件的剖面图；
图4是利用热载流子的常规静电保护器件的电路图；
图5是本发明的静电放电保护器件的布局图；
图6是沿I-I＇线所取的图5的剖面图；
图7是沿II-II′线所取的图5的剖面图。
下面参照各附图中所示的实例详细说明本发明的优选实施例。
如图5所示，本发明包括：第二导电类型的第一和第二杂质区33和34，它们分别形成于第一导电类型的半导体衬底31上的第一导电类型杂质区32的两侧上；在杂质区之下形成的第二导电类型的阱35，其一端包围34，其另一端延伸到第一导电类型的半导体衬底31的预定部分；形成于除第二导电类型阱35外的衬底31预定区域上的第二导电类型的第三杂质区36，该区与第二导电类型的第一杂质区33是隔开的；形成于杂质区的两侧的第二导电类型的第四和第五杂质区38和38a，它们中间插着垂直于相应杂质区的器件隔离层37；第二导电类型的第六和第七杂质区39和39a，它们面对第二导电类型的第四和第五杂质区38和38a，并插有第二器件隔离层37a；形成于第二导电类型的第三、第五和第七杂质区36、38a和39a上的第一金属层40，它们分别通过一个接触孔被连接到此；形成于第二导电类型的第四和第六杂质区38和39上的第二金属层41，它们分别通过接触孔被连接至此；分别通过接触孔与第四杂质区38和第六杂质区39上的第二金属层41相连的栅线42，它形成于第二导类型的第一和第三杂质区33和36之间的衬底31上；形成于第一和第二器件隔离层37和37a上的第三金属层43；形成于第二导电类型的第一和第二杂质区33和34、及第一导电类型的第一杂质区32上的第四金属层44，它们通过接触孔连接至此；以及电连接第三和第四金属层43和44的焊盘。这里，第一导电类型第一杂质区33与第四金属层44不相连。第一导电类型的第一杂质区32和第二导电类型的第一和第二杂质区33和34构成双极晶体管。形成于第二导电类型的第三、第五和第七杂质区36、38a和39a上的第一金属层40用作提供电源电压的Vss线。因此，第二导电类型的第四杂质区38、连接到第二导电类型的第四杂质区38上的栅线42和第二导电类型的第五杂质区38a构成场控晶体管。这里，第一导电类型是P型，第二导电类型是N型。
如图6所示，静电放电保护器件包括：形成于第一导电类型的半导体衬底31的预定部分上的第二导电类型的阱35，衬底的有源区由场氧化层62限定；第二导电类型的第一杂质区33，在第二导电类型的阱35中，插入第一导电类型的第一杂质区32，且杂质区33的一端与第一导电类型的半导体衬底31相连，其另一端与第二导电类型的阱35相连；位于第一导电类型的第一杂质区32另一侧的第二导电类型的第二杂质区34；与第二导电类型的第一杂质区33分开的第二导电类型的第三杂质区36，它位于第一导电类型的半导体衬底31的预定部分；形成于第二导电类型第一和第三杂质区33和36之间的第一导电类型的半导体衬底31上的栅线42，其中心具有绝缘层；与第二导电类型的第三杂质区电连接的Vss线40；以及形成于第一导电类型的第一杂质区32和第二导电类型的第二杂质区34上的金属层44，该层通过各接触孔与这些层相连。这里栅线42和杂质区32、33、34和36中的每一个皆构成双极晶体管。第二导电类型的第三杂质区36与Vss线相连。
如图7所示，本发明包括：第一导电类型的半导体衬底31；形成于衬底31的预定部分的第二导电类型的第四和第五杂质区38和38a，它们中间具有器件隔离层37；形成于器件隔离层37和37a上的第三金属层43，用于电连接焊盘45；通过接触孔连接第二导电类型的第七杂质区39a的Vss线；以及电连接第二导电类型的第六杂质区39和栅线42的第二金属层41。
下面将说明这样构成的静电放电保护器件的工作情况。
一旦通过焊盘施加静电，便会根据场控晶体管的电容与双极晶体管的栅电容的耦合速率，引发与场控晶体管连接的双极晶体管的栅极42的击穿电压。双极晶体管在低于把双极晶体管的栅极42接地所取的电压时开始工作，即，通过把预定电压感应于栅极，以便产生与降低BVDSS的相同效果。因此，双极晶体管在低电压开始工作。
如上所述，双极晶体管的栅极42没连接到电源端，但连接到场控晶体管。因此，如果施加静电，则会有一预定电压加到栅极上。即，通过测量评价晶体管特性的各参数中的瞬时反电压，测量寄生双极晶体管的工作电压。通常，瞬时反电压低于BVDSS电压，所以可以有效地除去该静电。本发明与晶闸管同步，从而把工作电压降低到10V以下，所以本发明可以应用于氧化层的厚度薄于100埃的工艺过程中。
本发明的静电放电保护器件具有以下效果。
首先，本发明不需要降低晶闸管的同步电压的附加电路，所以电路布局简单，电路退化特性得以改善。
第二，在利用降低晶闸管的同步电压的有源电路情况下，不需要降低BVDSS电压的附加静电放电保护电路。
第三，该静电放电保护器件在不改变工艺条件的情况下可用于栅氧化层厚度小于100埃的工艺过程中。
显然，在不脱离本发明的精神实质或范围的情况下，本领域的普通技术人员可以针对本发明作出各种改型和变化。但是，本发明将覆盖这些会落入权利要求书及其延伸的范围内的改型和变化。
Claims (9)
1、一种静电放电保护器件，包括：
双极晶体管的第一和第二杂质区，这些区在第一导电类型的半导体衬底上隔开预定间距；
垂直于双极晶体管的第一和第二杂质区的场控晶体管的第一和第二杂质区，在它们中间，插有隔离层；
与场控晶体管的杂质区中的一个相连的栅线，该栅线形成于半导体衬底上的双极晶体管的第一和第二杂质区之间；
通过接触孔与场控晶体管的杂质区中没与栅线相连的其它杂质区相连、还与双极晶体管的第一杂质区相连的Vss线；以及
通过接触孔与双极晶体管的第一杂质区相连、同时与焊盘相连的金属层。
2、根据权利要求1的器件，其中，双极晶体管的第一杂质区包括第二导电类型的第一和第二杂质区，它们位于第一导电类型的杂质区中。
3、根据权利要求1的器件，其中，金属层形成于场控晶体管的绝缘层上，该金属层与焊盘相连。
4、根据权利要求1的器件，其中，栅线与具有金属层的场控晶体管的一个杂质区相连。
5、根据权利要求1的器件，其中，第二导电类型的阱形成于双极晶体管的第一杂质区之下。
6、根据权利要求1的器件，其中，第一导电类型为P型。
7、根据权利要求1的器件，其中，场控晶体管的杂质区是N型的。
8、根据权利要求1的器件，其中，场控晶体管包括：
第一导电类型的半导体衬底，其有源区由器件隔离层确定；
形成在有源区上的第二导电类型的第一和第二杂质区；
与第二导电类型的第一杂质区相连的Vss线；
与第二导电类型的第二杂质区相连的栅线；
形成于第二导电类型的第一和第二杂质区之间的器件隔离层上的金属层；
与金属层电连接的焊盘。
9、根据权利要求1的器件，其中，双极晶体管包括：
形成于第一导电类型的半导体衬底中的预定区域上的第二导电类型的阱，所说衬底的有源区由场氧化层确定；
插入在第二导电类型的阱中的第一导电类型的第一杂质区的第二导电类型的第一杂质区，其一端与第一导电类型的半导体衬底的预定部分相连，其另一端与第二导电类型的阱相连；
在第一导电类型的第一杂质区的另一端的第二导电类型的第二杂质区；
与第二导电类型的第一杂质区隔开、且位于第一导电类型的半导体衬底的预定部分的第二导电类型的第三杂质区；
形成于第二导电类型的第一和第三杂质区之间的第一导电类型的半导体衬底上的栅线，该栅线中间具有绝缘层；
与第二导电类型的第三杂质区电连接的Vss线；以及
形成于第一导电类型的第一杂质区和第二导电类型的第二杂质区上的金属层，该金属层通过相应接触孔与这些区相连。
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