CN100336223C - 半导体装置 - Google Patents
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Abstract
在工作晶体管和截止态晶体管彼此并联的电路中，工作晶体管的结的耐受电压低于截止晶体管的表面击穿电压，使得工作晶体管因ESD而击穿。为了解决这个问题，在本发明中，工作MOS晶体管的漏极被栅极包围着。
Description
技术领域
本发明涉及半导体装置，详细地说，涉及连接到外部输出端子子的金属氧化物半导体(MOS)晶体管。
背景技术
众所周知，当带电的人体或器件与集成电路(IC)的引脚接触时，IC会因为ESD(静电放电)而击穿。
作为对付ESD的对策，通常在IC的内部形成保护元件。图3示出说明配备有保护元件的输出电路的原理图。在图3中，起IC功能作用的晶体管108与作为保护元件的晶体管109并联。因为栅极102b连接到Vss，所以保护晶体管109不能工作。即保护晶体管109处在截止状态。
各晶体管的漏极105a和105b分别连接到电源极电压端子(Vdd)和输出端子子107，并且源极106a和106b连接到Vss端子(＝地)。通常，关于各晶体管的表面击穿，截止态晶体管109的表面击穿电压做得低于工作晶体管108的表面击穿电压。
当采用这种结构时，即使静电从外部进入，截止保护晶体管109首先击穿而释放电荷，从而能保护工作晶体管108。
图2是传统的半导体装置的布局图。通常，工作晶体管108在漏极105a的两侧配备有两个栅极102a。在这种情况下，形成漏极105a和场掺杂区(在101a区之外)的一个结。根据使在场氧化物膜下的硅衬底表面上不形成寄生沟道的原则来确定场浓度。漏极105a和场的结的耐受电压随各自浓度而改变，并且当浓度变高时，耐受电压变低。
通常，根据使结的耐受电压变得高于晶体管108的表面击穿电压的原则来确定浓度。可是，随工艺过程而定，有这样的情况，即场浓度变高，使得结的耐受电压变得低于表面击穿电压。当结的耐受电压变得低于并联的晶体管109的表面击穿电压，或低于晶体管109的漏极105b与场掺杂区(在101a区之外)的结的耐受电压时，ESD就会加到晶体管108上并击穿晶体管108。
这样，在工作晶体管的漏极与场掺杂区的结的耐受电压变得低于工作晶体管的表面击穿电压、以及结的耐受电压变得低于截止晶体管109的表面击穿电压的情况下，就有ESD加到工作晶体管上并击穿该元件的可能性。
发明内容
根据上述情况而提出本发明，本发明的一个目的是提供一种能解决上述问题的半导体装置。
如果工作晶体管108的耐受电压高于晶体管109的耐受电压，则ESD加到作为保护元件的晶体管109，于是晶体管108能得到保护。
因此，为实现上述目的，本发明提供了一种半导体装置，包括：一个电压检测集成电路，该集成电路具有一个输出电路，所述输出电路由一个保护MOS晶体管和与所述保护MOS晶体管并联的一个工作MOS晶体管组成，所述工作MOS晶体管具有一个栅电极和被所述栅电极包围的一个漏区。
本发明还提供了一种半导体装置，包括：一个电池保护集成电路，该集成电路具有一个输出电路，所述输出电路由一个保护MOS晶体管和与所述保护MOS晶体管并联的一个工作MOS晶体管组成，所述工作MOS晶体管具有一个栅电极和被所述栅电极包围的一个漏区。
本发明最后提供了一种半导体装置，包括：一个输出电路，所述输出电路具有一个保护MOS晶体管；与所述保护MOS晶体管并联的一个工作MOS晶体管组成，所述工作MOS晶体管具有一个栅电极和被所述栅电极包围的一个漏区，所述工作MOS晶体管的击穿电压比所述保护MOS晶体管的击穿电压高；和含有所述输出电路的一个电压检测集成电路。
所述半导体装置还可以包括含有所述输出电路的一个电池保护集成电路。
所述电压检测集成电路的最大工作电压在7V到12V的范围内。
所述电池保护集成电路的最大工作电压在7V到12V的范围内。
附图说明
图1是本发明的半导体装置的布局图。
图2是传统的半导体装置的布局图。
图3是输出电路原理图。
图4是本发明的半导体装置的剖面图。
图5是传统的半导体装置的剖面图。
图6是本发明的半导体装置的工作晶体管的第一实施例的剖面图。
图7是本发明的半导体装置的工作晶体管的第二实施例的剖面图。
图8是本发明的半导体装置的截止态晶体管的第一实施例的剖面图。
图9是电压检测IC的电路图。
图10是电池保护IC的电路图。
具体实施方式
下面将参考附图描述本发明的实施例。
图1是本发明的半导体装置的布局图。起IC功能作用的晶体管8和作为保护元件的截止态晶体管9彼此并联地连接到输出端子7。通过在区域1设置栅极2a和2b，漏极5a和5b，源极6a和6b来构成各晶体管。各电极通过接触点4，把漏极5a和5b连接到输出端子7，并且通过布线线路3分别把源极6a和6b，以及晶体管9的栅极2b连接到Vss端(＝地)。
在本发明中，因为晶体管8的漏极5a被栅极2a包围，所以漏极5a与场掺杂区(区域1的外部)之间没有形成结。这样，即使场浓度变高，结的耐受电压也不会变低。
通常，结的耐受电压为14.5V。另一方面，在本发明中，漏极被栅极包围，使得结的耐受电压变为18.1V，并且变得高于表面击穿电压15.8V。
图4是沿图1的A-A’线所取的部分的剖面图。因为漏极5a是在形成栅极2a之后形成的，没有形成漏极5a对场掺杂区11的结。因此，即使场浓度变高，结的耐受电压不会变低。另一方面，作为传统的例子，图5是沿图2的B-B’线所取的部分的剖面图。在图5中，因为没有栅极，所以形成了漏极105a与场掺杂区11之间的结110。
图6是表示本发明的工作晶体管的剖示结构的例子的图。晶体管包括在衬底201上的栅极204、侧隔离片(spacer)205、源极/漏极207和LDD(低掺杂漏极)206，并且通过场氧化物膜203与其它元件隔开。在场氧化物膜下面形成用于防止寄生沟道的场掺杂区202。在本发明中，P型硅衬底用作衬底201。在该衬底上可以形成P阱。
N型杂质砷用于源极/漏极207，磷用于LDD 206，P型硼用于场掺杂区202。砷为4到7E15/cm2。由对布线线路的接触电阻来决定下限浓度。磷为5E12/cm2到8E13/cm2。场掺杂为5E13/cm2到2E14/cm2。在下述的条件下决定场掺杂浓度，即，即使在场氧化物膜上设置加有8到15V电压的布线线路，在衬底的表面(场掺杂区202)上也不形成反型层。这反型层称为寄生沟道，并且会引起IC的错误操作。因为在这些浓度下源极/漏极207与场掺杂区202接触，所以结的耐受电压会变得低于表面击穿电压。
图7是表示本发明的工作晶体管的剖面结构的另一个例子的图。该晶体管包括在衬底201上的栅极204、侧隔离片(spacer)205、源极/漏极207和DDD 208，并且通过场氧化物膜203与其它元件隔开。DDD 208的磷为1到2E14/cm2。除此以外的其它的条件与图4的晶体管的条件相同。
图8是表示本发明的截止态晶体管的剖面结构的例子的图。该晶体管包括在衬底201上的栅极204、侧隔离片(spacer)205和源极/漏极209，并且通过场氧化物膜203与其它元件隔开。在场氧化物膜下面形成用于防止寄生沟道的场掺杂区202。在本发明中，P型硅衬底用作衬底201。在衬底上可以形成P阱。N型杂质的磷用于源极/漏极207，P型硼用于场掺杂区202。磷为4到7E15/cm2，而场掺杂浓度为5E13/cm2到2E14/cm2。
因为所确定的浓度使得图6或图7所示的晶体管的表面击穿电压变得大于图8的晶体管的表面击穿电压，元件不会因为ESD而击穿。
图9是利用本发明的电压检测IC的例子的电路图。执行本发明的操作的Nch-MOS晶体管302连接到输出端子OUT 301，并且还连接一个与这晶体管302并联的截止态MOS晶体管(虽然没有表示在电路图中)。这种IC的最大工作电压在7V到12V的范围内。
图10是利用本发明的电池保护IC的例子的电路图。执行本发明的操作的Nch-MOS晶体管302连接到DO 401，CO 402，VM 403和ICT 404，并且截止态MOS晶体管与该晶体管并联连接(虽然没有表示在电路图中)。这种IC的最大工作电压在7V到12V的范围内。
如上所述，根据本发明，因为连接到输出端子的工作晶体管的漏极被栅极所包围，所以结的耐受电压高于表面击穿电压，并且工作晶体管的表面击穿电压高于并联的截止态晶体管的表面击穿电压，使得工作晶体管能得到保护而免受ESD的损坏。
Claims (8)
1.一种半导体装置，包括：一个电压检测集成电路，该集成电路具有一个输出电路，所述输出电路由一个保护MOS晶体管和与所述保护MOS晶体管并联的一个工作MOS晶体管组成，所述工作MOS晶体管具有一个栅电极和被所述栅电极直接包围的一个漏区。
2.根据权利要求1的半导体装置，其特征在于：所述电压检测集成电路最大工作电压在7V到12V的范围内。
3.根据权利要求1的半导体装置，其特征在于：所述工作MOS晶体管的表面击穿电压比所述保护MOS晶体管的表面击穿电压高。
4.根据权利要求3的半导体装置，其特征在于：所述电压检测集成电路的最大工作电压在7V到12V的范围内。
5.根据权利要求3的半导体装置，其特征在于还包括含有所述输出电路的一个电池保护集成电路。
6.根据权利要求5的半导体装置，其特征在于：所述电池保护集成电路的最大工作电压在7V到12V的范围内。
7.一种半导体装置，包括：一个电池保护集成电路，该集成电路具有一个输出电路，所述输出电路由一个保护MOS晶体管和与所述保护MOS晶体管并联的一个工作MOS晶体管组成，所述工作MOS晶体管具有一个栅电极和被所述栅电极直接包围的一个漏区。
8.根据权利要求7的半导体装置，其特征在于：所述电池保护集成电路的最大工作电压在7V到12V的范围内。
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