JP2012142668A - インターフェース回路 - Google Patents
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Abstract
【課題】 中間電位の出力が可能なトレラント機能を有するインターフェース回路等を提供する。
【解決手段】 第1の電位VDDと第1の電位以下である第2の電位VSSとを受け取るインターフェース回路10。内部データ信号P、XNと第1の内部信号n1とを受け取る前置駆動回路PD、PDaと、前置駆動回路からの信号n2、n3を受け取る出力駆動回路ODaと、出力駆動回路の出力部と電気的に接続された入出力パッドPADと、入出力パッドに第1の電位よりも高い電位が印加された場合に、前置駆動回路からの信号を第1の電位よりも高くして出力駆動回路をオフ状態にする第1の保護回路(P2、P5、P5a)と、第1の内部信号を第1の電位よりも高くして前置駆動回路をオフ状態にする第2の保護回路(P2、P7、P6、P6a)とを含み、出力駆動回路はトランスミッションゲートを含み、中間電位を入出力パッドに出力する。
【選択図】 図1
【解決手段】 第1の電位VDDと第1の電位以下である第2の電位VSSとを受け取るインターフェース回路10。内部データ信号P、XNと第1の内部信号n1とを受け取る前置駆動回路PD、PDaと、前置駆動回路からの信号n2、n3を受け取る出力駆動回路ODaと、出力駆動回路の出力部と電気的に接続された入出力パッドPADと、入出力パッドに第1の電位よりも高い電位が印加された場合に、前置駆動回路からの信号を第1の電位よりも高くして出力駆動回路をオフ状態にする第1の保護回路(P2、P5、P5a)と、第1の内部信号を第1の電位よりも高くして前置駆動回路をオフ状態にする第2の保護回路(P2、P7、P6、P6a)とを含み、出力駆動回路はトランスミッションゲートを含み、中間電位を入出力パッドに出力する。
【選択図】 図1
Description
本発明はインターフェース回路等に関する。
半導体プロセスの微細化や異なる電源電圧をもつ半導体集積回路をバスに接続してデータをやりとりする必要性などから、トレラント機能を有するインターフェース回路が求められている。ここで、トレラント機能は入力が電源電圧VDD以上に高く設定された場合等に、入力から電源に向かって電流が流れないようにする機能をいう。
特許文献1の発明では、例えば3.3Vの電源電圧VDDに対して5Vの電圧が外部から印加され得るインターフェース回路において、0V(VSS)と3.3V(VDD)と5Vとの、どのような順番の組み合わせに対しても回路のフローティング状態を解消して、実質的に問題となる電流リークを防止している。
しかし、特許文献1の発明では、出力駆動回路がインバーター構造であるためにデジタル信号、すなわちVDD又はVSSをとる信号の出力だけが可能である。つまり、これらの中間電位をとる信号の出力はできない。そのため、インターフェース回路の適用範囲が限定されるとともに、更なる消費電力低減の要求に応えることが難しかった。
本発明はこのような問題点に鑑みてなされたものである。本発明のいくつかの態様によれば、中間電位の出力が可能なトレラント機能を有するインターフェース回路を提供できる。
(1)本発明は、第1の電源から供給される第1の電位(VDD)と、第2の電源から供給される前記第1の電位以下である第2の電位(VSS)とを受け取るインターフェース回路であって、入力データ信号に基づく信号である内部データ信号(P、XN)と、入力制御信号に基づく信号である第1の内部信号(n1)と、を受け取る前置駆動回路(P8、P6、N2、P8a、P6a、N2a)と、前記前置駆動回路(P8、P6、N2、P8a、P6a、N2a)からの信号(n2、n3)を受け取る出力駆動回路(P1、N1a、P1a、N1)と、前記出力駆動回路(P1、N1a、P1a、N1)の出力部と電気的に接続された入出力パッドと、前記入出力パッドに前記第1の電位(VDD)よりも高い電位が印加された場合に、前記前置駆動回路からの信号(n2、n3)を前記第1の電位よりも高くすることにより、前記出力駆動回路(P1、N1a、P1a、N1)をオフ状態とする第1の保護回路(P2、P5、P5a)と、前記入出力パッドに前記第1の電位(VDD)よりも高い電位が印加された場合に、前記第1の内部信号(n1)を前記第1の電位よりも高くすることにより、前記前置駆動回路(P8、P6、N2、P8a、P6a、N2a)をオフ状態とする第2の保護回路(P2、P7、P6、P6a)と、を含み、前記出力駆動回路(P1、N1a、P1a、N1)は、トランスミッションゲートを含み、前記第1の電位(VDD)と前記第2の電位(VSS)との中間電位を前記入出力パッドに出力する。
本発明によれば、第1の保護回路および第2の保護回路を備えることによりトレラント機能を有し、出力駆動回路がトランスミッションゲートを含むことで中間電位の出力が可能なインターフェース回路を提供できる。トレラント機能を有することにより電源カットオフも可能になり、このインターフェース回路を含む半導体集積回路や装置の低電源電圧化を実現できる。そして、中間電位の出力が可能であるため適用範囲が広がると共に、更に消費電力を低減することができる。例えば、本発明のインターフェース回路ではアナログ信号も出力可能であり多様な半導体集積回路や装置に接続することが可能になる。このとき、第1の電位VDDと第2の電位VSSをとるデジタル信号を駆動するよりも消費電力を抑えることも可能である。
(2)このインターフェース回路において、前記前置駆動回路は、前記出力駆動回路に第2の内部信号(n2)を出力する第1の前置駆動回路(P8、P6、N2)と、前記第1の前置駆動回路と同じ構成であって、前記出力駆動回路に第3の内部信号(n3)を出力する第2の前置駆動回路(P8a、P6a、N2a)と、を含んでもよい。
出力駆動回路が受け取る信号を生成する前置駆動回路は複数であってもよい。本発明によれば、例えば出力駆動回路が2つのトランスミッションゲートを含む場合に、これらの入力信号を2つの前置駆動回路のそれぞれで生成することで、柔軟な制御が可能になる。このとき、前置駆動回路のそれぞれが第2の保護回路を含むことで強固なトレラント機能を実現できる。
(3)このインターフェース回路において、P型トランジスターは、フローティングウェル上に形成されていてもよい。
(4)このインターフェース回路において、前記中間電位を出力する場合に、フローティングウェルの電位を第1の電位(VDD)に安定させる安定化回路(P3、P4、P4a)を含んでもよい。
これらの発明によれば、インターフェース回路を構成するP型トランジスターをフローティングウェル上に形成してフローティングウェルの電位を制御することで、寄生ダイオードによる入出力パッドから第1の電源への電流経路を遮断してトレラント機能を実現する。ここで、フローティングウェルはフローティングNウェルである。電流経路を例えばダイオードで遮断する構成だと供給電源がダイオードの閾値電圧だけ低下するが、これらの発明ではそのような問題を生じることがない。なお、入出力パッドから中間電位を出力する場合には、安定化回路によってフローティングウェルの電位を第1の電位VDDに安定させてもよい。
(5)このインターフェース回路において、前記出力駆動回路(P1、N1a、P1a、N1)は、2つのトランスミッションゲートを含み、前記中間電位として第1の中間電位(VH)と、前記第1の中間電位以下である第2の中間電位(VL)と、を出力してもよい。
(6)このインターフェース回路において、前記第2の中間電位(VL)を出力する場合にオン状態になる、前記フローティングウェルに電位を供給するP型トランジスター(P3、P4a)を含んでもよい。
これらの発明によれば、2つのトランスミッションゲートにより第1の中間電位VHと第2の中間電位VLとを出力することができる。第1の中間電位VHは、第2の電位VSS以上かつ第1の電位VDD以下の範囲で設定される。第2の中間電位VLは、第2の電位VSS以上かつ第1の中間電位VH以下の範囲で設定される。これらの中間電位は固定電位であってもよいし、変動してもよい。中間電位の2値出力が可能であることにより、接続可能な半導体集積回路や装置の幅が広がる。このとき、インターフェース回路は、第2の中間電位VLを出力する場合にフローティングウェルに電位を供給するP型トランジスターを含んでいてもよい。
以下、本発明の実施形態について図面を参照して説明する。まず、トレラント機能と比較例について説明し、その後に第1実施形態のインターフェース回路を説明する。
1.トレラント機能
トレラント機能を有さないインターフェース回路(以下、非トレラントタイプのインターフェース回路)の問題を図4(A)〜図4(B)を参照して説明する。図4(A)は、非トレラントタイプのインターフェース回路における出力駆動回路の断面図を示し、図4(B)は、その等価回路図を示している。なお、これらの図における第1の電位VDDは第2の電位VSSよりも高電位である。
トレラント機能を有さないインターフェース回路(以下、非トレラントタイプのインターフェース回路)の問題を図4(A)〜図4(B)を参照して説明する。図4(A)は、非トレラントタイプのインターフェース回路における出力駆動回路の断面図を示し、図4(B)は、その等価回路図を示している。なお、これらの図における第1の電位VDDは第2の電位VSSよりも高電位である。
図4(A)では、P型基板(P−sub)にNウエル(NWELL)が形成されている。そして、P型基板上にN型トランジスター103が形成され、Nウェル上にP型トランジスター101が形成されている。このとき、P型トランジスター101のドレインとNウエルとの間に寄生ダイオード102が生じる。ここで、P型トランジスター101のソースとNウエルは第1の電位VDDを供給する第1の電源に接続している。そして、P型トランジスター101のドレインは入出力パッド(PAD)と接続されている。よって、寄生ダイオード102のアノード側は入出力パッドに、カソード側は第1の電源に接続されることになる。
図4(B)は、この等価回路である。入出力パッド(PAD)が入力モードで使用される場合には、P型トランジスター101のゲート電極を第1の電位VDDにし、N型トランジスター103のゲート電極を第2の電位VSSにすることにより、各トランジスターをオフ状態にする。これにより、入出力パッドに入力された信号と出力駆動回路からの出力信号との衝突を防ぐことができる。しかし、入出力パッドに第1の電位VDDよりも高い電位が印加されると、寄生ダイオード102を介して入出力パッドから第1の電位VDDを供給する第1の電源までの電流経路ができる(図4(A)、図4(B)の点線矢印)。このように、非トレラントタイプのインターフェース回路では、入出力パッドに第1の電位VDDよりも高い電位が印加されると、このインターフェース回路を含む半導体集積回路や装置の誤動作や破壊が生じる可能性があった。
2.比較例
比較例であるトレラントタイプのインターフェース回路11(以下、比較例11と略記する)について図5を参照して説明する。比較例11は特許文献1で開示されている。ここでは、比較例11の出力駆動回路ODとその制限についてのみ説明する。なお、比較例11の出力駆動回路OD以外の要素は本発明の第1実施形態に含まれており、詳細については後述する。
比較例であるトレラントタイプのインターフェース回路11(以下、比較例11と略記する)について図5を参照して説明する。比較例11は特許文献1で開示されている。ここでは、比較例11の出力駆動回路ODとその制限についてのみ説明する。なお、比較例11の出力駆動回路OD以外の要素は本発明の第1実施形態に含まれており、詳細については後述する。
図5は、比較例11の回路図である。図4(A)〜図4(B)と同じ要素については同じ符号を付しており説明は省略する。図5のVSUBFLは、比較例11のP型トランジスターが形成されているフローティングNウェルの電位を示す。比較例11は、出力駆動回路OD(アウトプットドライバー)と、出力駆動回路ODに信号を出力する1つの前置駆動回路PD(プリドライバー)とを含む。比較例11では、後述する保護回路や安定化回路によってVSUBFLを制御してトレラント機能を実現することができる。そのため、非トレラントタイプのインターフェース回路における前記の問題は解決される。しかし、比較例11の出力駆動回路ODはインバーター構造であるために、VDD又はVSSをとるデジタル信号の出力は可能であるが、VDDとVSSの中間電位をとる信号の出力はできない。
そのため、比較例11はトレラントタイプのインターフェース回路であるが、適用範囲が限定されるとともに、更なる消費電力低減の要求に応えることが難しかった。
3.第1実施形態
3.1.本実施形態のインターフェース回路の構成
図1は本実施形態のインターフェース回路10の回路図である。インターフェース回路10は様々な装置等に適用可能であるが、本実施形態では、インターフェース回路10は半導体集積回路で外部からの信号の入出力に用いられているものとする。そして、本実施形態の説明においては、内部とは半導体集積回路に含まれることを意味するものとする。なお、図4(A)〜図5と同じ要素には同じ符号・番号を付しており、既に説明した要素についての説明は省略する。
3.1.本実施形態のインターフェース回路の構成
図1は本実施形態のインターフェース回路10の回路図である。インターフェース回路10は様々な装置等に適用可能であるが、本実施形態では、インターフェース回路10は半導体集積回路で外部からの信号の入出力に用いられているものとする。そして、本実施形態の説明においては、内部とは半導体集積回路に含まれることを意味するものとする。なお、図4(A)〜図5と同じ要素には同じ符号・番号を付しており、既に説明した要素についての説明は省略する。
3.1.1.概要
本実施形態のインターフェース回路10は、内部回路(図外)からの入力制御信号Eに従い入出力パッドPADの出力モードと入力モードとを切り換える。出力モードにおいては、内部回路からの信号(入力データ信号A)に応じて、第1の中間電位VH又は第2の中間電位VLを入出力パッドPADから外部へと出力する。ここで、中間電位とは第2の電位VSS以上かつ第1の電位VDD以下の電位であり、特にVSS、VDDを含まない電位をいう。第2の中間電位VLは第1の中間電位VH以下の電位である。また、VL、VHは固定された電位であってもよいし変動してもよい。本実施形態のインターフェース回路10は中間電位の出力可能であり、比較例11(図5参照)における出力信号の制限を解消している。
本実施形態のインターフェース回路10は、内部回路(図外)からの入力制御信号Eに従い入出力パッドPADの出力モードと入力モードとを切り換える。出力モードにおいては、内部回路からの信号(入力データ信号A)に応じて、第1の中間電位VH又は第2の中間電位VLを入出力パッドPADから外部へと出力する。ここで、中間電位とは第2の電位VSS以上かつ第1の電位VDD以下の電位であり、特にVSS、VDDを含まない電位をいう。第2の中間電位VLは第1の中間電位VH以下の電位である。また、VL、VHは固定された電位であってもよいし変動してもよい。本実施形態のインターフェース回路10は中間電位の出力可能であり、比較例11(図5参照)における出力信号の制限を解消している。
一方、入力モードにおいては、外部から入出力パッドPADに入力された信号を内部回路へと伝える。なお、図1では入力モードにおいて内部回路に伝わる信号の表記を省略しているが、入出力パッドPADの信号そのものであってもよいし、電圧レベルの調整が施された信号であってもよいし、バッファーやインバーター等の論理回路を経由した信号であってもよい。
そして、インターフェース回路10はトレラント機能を有している。入出力パッドPADに第1の電位VDDよりも高い電位が印加された場合でも、寄生ダイオードを介して入出力パッドPADから第1の電位VDDを供給する第1の電源までの電流経路が生じることがない。そのため、非トレラントタイプのインターフェース回路(図4(A)〜図4(B)参照)における問題を解決している。
本実施形態のインターフェース回路10は、内部回路からの信号を変換する変換回路CONV、2つの前置駆動回路PD、PDa、入出力パッドPADに中間電位を出力できる駆動回路ODa、そして、保護回路や安定化回路として機能するその他のトランジスターを含む。以下では、機能別に構成の説明を行う。
なお、図1において、P1、P1a、P2、P3、P4、P4a、P5、P5a、P6、P6a、P7、P8、P8aはP型トランジスターである。本実施形態では、全てのP型トランジスターはフローティングNウェル上に形成されている。そして、N1、N1a、N2、N2a、N3、N4、N5、N6はN型トランジスターである。また、I1、I2、I3はインバーターである。
また、第1の電位VDDは3.3V、第2の電位VSSは0V、入力モードにおいてトレラント動作を必要とする入出力パッドPADに印加される電圧(>VDD)は5Vであるとして説明する。
3.1.2.内部回路からの信号の変換回路
インターフェース回路10は、内部回路から入力データ信号Aと入力制御信号Eとを受け取り、必要な信号へと変換する変換回路CONVを含む。変換回路CONVは例えばIOセルであって、レベルシフター等を含んでいてもよい。
インターフェース回路10は、内部回路から入力データ信号Aと入力制御信号Eとを受け取り、必要な信号へと変換する変換回路CONVを含む。変換回路CONVは例えばIOセルであって、レベルシフター等を含んでいてもよい。
図2は、変換回路CONVの入出力の真理値表である。入力制御信号Eがハイレベル(1)であれば入出力パッドPADは入力モードとなり、ローレベル(0)であれば出力モードとなる。インターフェース回路10の内部データ信号P、Nは、それぞれ真理値表のように変化し、例えば出力モードでは入力データ信号Aと同じ値が出力される。そして、入力モードでは信号の衝突を避けるために、出力駆動回路ODaの出力信号がハイインピーダンス状態になるようにP、Nの値は固定される。なお、図1の内部制御信号XE、内部データ信号XNはそれぞれ入力制御信号E、内部データ信号Nを反転した信号であるため、図2の真理値表では表記を省略している。
3.1.3.前置駆動回路
インターフェース回路10は、2つの前置駆動回路PD、PDaを含む。比較例(図5参照)では前置駆動回路は1つであったが、本実施形態では、第2の内部信号n2、第3の内部信号n3のそれぞれを別の前置駆動回路で生成している。第2の内部信号n2、第3の内部信号n3は出力駆動回路ODaが含む2つのトランスミッションゲートの入力信号として用いられる。
インターフェース回路10は、2つの前置駆動回路PD、PDaを含む。比較例(図5参照)では前置駆動回路は1つであったが、本実施形態では、第2の内部信号n2、第3の内部信号n3のそれぞれを別の前置駆動回路で生成している。第2の内部信号n2、第3の内部信号n3は出力駆動回路ODaが含む2つのトランスミッションゲートの入力信号として用いられる。
前置駆動回路PDと前置駆動回路PDaの構成は同じであるので、ここでは前置駆動回路PDについてのみ詳細を説明する。前置駆動回路PDは、N型トランジスタN2とP型トランジスタP6、P8とを含む。前置駆動回路PDは、N2とP8とで構成されるインバーターによって、出力駆動回路ODaの第1の中間電位VHについて出力制御を行う。ここで、P6はトレラント機能で用いられる保護回路であり、P型トランジスターP7と組み合わせて前置駆動回路PDの電流経路を遮断する。なお、前置駆動回路PDaを構成するトランジスターについては、前置駆動回路PDにおいて対応するトランジスターの符号に添え字aを付したものを用いている。また、前置駆動回路PDaは、出力駆動回路ODaの第2の中間電位VLについて出力制御を行う。
3.1.4.出力駆動回路
インターフェース回路10は、出力駆動回路ODaを含む。比較例(図5参照)における出力駆動回路ODはインバーター構成であり、3.3V、又は0Vのレベルしかとることができなかった。本実施形態では、出力駆動回路ODaは2つのトランスミッションゲートを含み、それぞれ第1の中間電位VHと第2の中間電位VLを出力することができる。例えば、第1の中間電位VHとして2.5V、1.8Vなどの出力が可能である。そのため、多様な半導体集積回路、装置等と接続することが可能になり、インターフェース回路としての適用範囲が広がる。なお、第2の中間電位VLは第1の中間電位VH以下であれば独立して設定が可能であり、例えば1.2Vでもよいし、VSSと同じ0Vであってもよい。
インターフェース回路10は、出力駆動回路ODaを含む。比較例(図5参照)における出力駆動回路ODはインバーター構成であり、3.3V、又は0Vのレベルしかとることができなかった。本実施形態では、出力駆動回路ODaは2つのトランスミッションゲートを含み、それぞれ第1の中間電位VHと第2の中間電位VLを出力することができる。例えば、第1の中間電位VHとして2.5V、1.8Vなどの出力が可能である。そのため、多様な半導体集積回路、装置等と接続することが可能になり、インターフェース回路としての適用範囲が広がる。なお、第2の中間電位VLは第1の中間電位VH以下であれば独立して設定が可能であり、例えば1.2Vでもよいし、VSSと同じ0Vであってもよい。
第1の中間電位VHを出力するトランスミッションゲートはP1とN1aとで構成され、第2の内部信号n2がローレベル(0)のときに入出力パッドPADから第1の中間電位VHを出力する。また、第2の中間電位VLを出力するトランスミッションゲートはP1aとN1とで構成され、第3の内部信号n3がローレベル(0)のときに入出力パッドPADから第2の中間電位VLを出力する。なお、入力モードでは、第2の内部信号n2と第3の内部信号n3とが共にハイレベル(1)であり、2つのトランスミッションゲートはハイインピーダンス状態となる。
本実施形態のインターフェース回路10は、2つのトランスミッションゲートを含む出力駆動回路ODaによって中間電位の出力が可能であり、比較例における3.3V、又は0Vのデジタル信号しか出力できないという制限を解消している。
3.1.5.保護回路、安定化回路
本実施形態のインターフェース回路10は、トレラント機能を実現するための保護回路、安定化回路を含んでいる。なお、以下において通常動作とはトレラント機能を発揮しない通常の入力モード、出力モードによる動作をいう。
本実施形態のインターフェース回路10は、トレラント機能を実現するための保護回路、安定化回路を含んでいる。なお、以下において通常動作とはトレラント機能を発揮しない通常の入力モード、出力モードによる動作をいう。
N型トランジスターN3〜N6で構成される回路は、第1の内部信号n1の安定化回路であり、第1の内部信号n1がフローティング状態となることを回避する。第1の内部信号n1はP6およびP6aのゲート入力であり、フローティング状態になるとインターフェース回路10の動作が不安定となる。
N3〜N6で構成される回路の存在によって、例えば出力モード(内部制御信号XEが1)の場合にはN6がオン状態となり第1の内部信号n1は0Vになる。また、入力モードの場合にはN3がオン状態となるが、N3、N4、N5のドレイン電位はそれぞれのソース電位から閾値電圧Vtnだけ低い電圧となるので、第1の内部信号n1はP6およびP6aをオン状態にするのに十分な電位となる。N3〜N6で構成される安定化回路によって、通常動作においてP6およびP6aは常にオン状態となりインターフェース回路10の動作が不安定になることを回避できる。
P3、P4、P4aは出力モードにおいてフローティングNウェルの電位VSUBFLをVDDすなわち3.3Vに安定させる安定化回路である。例えば、入出力パッドから第1の中間電位VHを出力する場合にはP4がオン状態となり、第2の中間電位VLを出力する場合にはP4aおよびP3がオン状態となる。そのため、VSUBFLが安定し、所望の中間電位を出力することができる。
P2、P5、P5a、P7はトレラント機能を実現する保護回路として機能する。動作の詳細については後述するが、入出力パッドに5Vが印加された場合にP2、P5、P5a、P7がオン状態となることで、入出力パッドからVDDを供給する第1の電源への電流経路を遮断する。なお、前置駆動回路PD、PDaに含まれるP6、P6aも保護回路としての機能を有する。
3.2.本実施形態の動作
以下に、本実施形態のインターフェース回路10の中間電位を出力する出力モードと、トレラント機能を発揮するトレラント動作とを説明する。なお、通常動作の入力モードについては説明を省略するが、図2のテーブルのように内部データ信号P、Nを固定することで第2、第3の内部信号n2、n3がハイレベル(1)となり、トランスミッションゲートがハイインピーダンス状態となって実現される。
以下に、本実施形態のインターフェース回路10の中間電位を出力する出力モードと、トレラント機能を発揮するトレラント動作とを説明する。なお、通常動作の入力モードについては説明を省略するが、図2のテーブルのように内部データ信号P、Nを固定することで第2、第3の内部信号n2、n3がハイレベル(1)となり、トランスミッションゲートがハイインピーダンス状態となって実現される。
3.2.1.フローティングウェル
図3は、図1の回路のレイアウトにおける部分断面図であって、フローティングウェル(本実施形態ではフローティングNウェル)を説明するための図である。本実施形態では、出力モードではフローティングNウェルの電位を3.3Vにし、トレラント動作ではフローティングNウェルを入出力パッドに印加された5Vにする。そこで、図3を参照して、フローティングNウェルの構造を説明する。なお、図1と同じ要素については同じ符号を付しており説明は省略する。
図3は、図1の回路のレイアウトにおける部分断面図であって、フローティングウェル(本実施形態ではフローティングNウェル)を説明するための図である。本実施形態では、出力モードではフローティングNウェルの電位を3.3Vにし、トレラント動作ではフローティングNウェルを入出力パッドに印加された5Vにする。そこで、図3を参照して、フローティングNウェルの構造を説明する。なお、図1と同じ要素については同じ符号を付しており説明は省略する。
図3では、P型基板(P−sub)にフローティングNウエル(Floating NWELL)が形成されている。フローティングNウエルの電位は、図3のようにN+領域経由でP4a又はP2のドレイン電位に設定することができる。例えば第3の内部信号n3がローレベル(0)の場合に、P4aがオン状態となることでフローティングNウエルの電位を3.3Vにすることができる。また、例えば入出力パッドPADに5Vが印加された場合に、P2がオン状態となることでフローティングNウエルの電位を5Vとすることができる。
本実施形態のインターフェース回路10は、フローティングNウエルを用いてトレラント機能を実現するので、例えば電流経路をダイオードで遮断するインターフェース回路のように供給電源がダイオードの閾値電圧だけ低下するという問題が生じない。
3.2.2.出力モード
再び図1を参照して、本実施形態のインターフェース回路10の出力モードについて説明する。出力モードでは、第1の中間電位VH、又は第2の中間電位VLの出力が可能である。このとき、入力制御信号Eは0であり、入力データ信号Aが0のときにはVLが、1のときにはVHが出力される。なお、0とは信号のローレベルを、1とはハイレベルを表す。
再び図1を参照して、本実施形態のインターフェース回路10の出力モードについて説明する。出力モードでは、第1の中間電位VH、又は第2の中間電位VLの出力が可能である。このとき、入力制御信号Eは0であり、入力データ信号Aが0のときにはVLが、1のときにはVHが出力される。なお、0とは信号のローレベルを、1とはハイレベルを表す。
第1の中間電位VHを出力する場合には、入力データ信号Aが1であるため、内部データ信号P、Nは共に1である。すると、インバーターI3や前置駆動回路PD、PDaによって、第2の内部信号n2は0に、第3の内部信号n3は1になる。このとき、P4がオン状態となりフローティングNウエルの電位VSUBFLは3.3Vで安定する。
第2の中間電位VLを出力する場合には、第2の内部信号n2は1に、第3の内部信号n3は0になる。このとき、P4aがオン状態となりVSUBFLは3.3Vで安定する。なお、第2の中間電位VLが出力されるためP3もオン状態となり得るが、VSUBFLが3.3Vで安定することに変わりはない。
よって、出力モードでは、安定化回路P3、P4、P4aによってVSUBFLは3.3Vで安定する。
そして、出力モードにおいては、保護回路P2、P5、P5a、P7はいずれもオフ状態となり中間電位の出力に影響を与えない。また、入力制御信号Eが0、すなわち内部制御信号XEが1であるのでN6がオン状態となり第1の内部信号n1は0になる。よって、P6およびP6aはオン状態であり、前置駆動回路PD、PDaはインバーターとして機能する。
以上のように、本実施形態のインターフェース回路10は、出力モードにおいて第1の中間電位VH、又は第2の中間電位VLの出力が可能な出力バッファーとして機能する。このため、比較例の出力駆動回路ODが3.3V又は0Vのレベルのみを出力するのに対し(図5参照)、本実施形態ではアナログ信号も出力可能であり、多様な半導体集積回路、装置等と接続できる適用範囲の広いインターフェース回路を実現する。
3.2.3.トレラント動作
図1を参照して、本実施形態のインターフェース回路10のトレラント動作について説明する。トレラント動作は、出力駆動回路ODaの2つのトランスミッションゲートがハイインピーダンス状態(入力モード)であって入出力パッドに5Vが印加された場合に、入出力パッドから第1の電源までの電流経路を遮断する動作である。なお、第1の電源とは3.3Vを供給する電源である。
図1を参照して、本実施形態のインターフェース回路10のトレラント動作について説明する。トレラント動作は、出力駆動回路ODaの2つのトランスミッションゲートがハイインピーダンス状態(入力モード)であって入出力パッドに5Vが印加された場合に、入出力パッドから第1の電源までの電流経路を遮断する動作である。なお、第1の電源とは3.3Vを供給する電源である。
P2のゲート入力は3.3Vであり、入出力パッドに0Vまたは3.3Vを印可してもP2はオフ状態にある。しかし、入出力パッドに5Vが印加されるとソース(ここでは入出力パッド側)とゲート間に閾値電圧Vtp以上の電位差が生じるためP2はオン状態となる。詳細には、入出力パッドの印加電圧である5Vは、「3.3V+寄生ダイオードの閾値電圧Vth」よりも大きな電位であるため、P2の寄生ダイオードを介してフローティングNウェルへのチャージが開始される。そして、「VSUBFL−3.3V」がP2の閾値電圧Vtpを越えるとP2はオン状態となりVSUBFLは5Vとなる。なお、P2が存在しない場合には、例えばP1aの寄生ダイオードを介してチャージが行われるので、5Vよりも寄生ダイオードの閾値電圧Vthだけ低い電位までしかフローティングNウェルはチャージされない。
このとき、保護回路P5、P5aはいずれもオン状態となり、第2の内部信号n2、第3の内部信号n3を5Vにする。それにより、出力駆動回路ODaのP1、P1aはオフ状態となる。また、保護回路P7はオン状態となり、第1の内部信号n1を5Vにする。それにより、前置駆動回路PD、PDaのP6、P6aもオフ状態となる。これらの保護回路の動作により、出力駆動回路ODa、前置駆動回路PD、PDaにおける入出力パッドから第1の電源への電流経路が遮断されて、トレラント機能が発揮される。
なお、入出力パッドに5Vが印加された場合には、出力モードにおいてVSUBFLを3.3Vに安定させた安定化回路P3、P4、P4aはオフ状態となり、第1の電源とフローティングNウェルとの間でのショートを防ぐ。
これらの例示に限らず、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
10…インターフェース回路、11…インターフェース回路(比較例)、101…P型トランジスター、102…寄生ダイオード、103…N型トランジスター、VDD…第1の電位(電源電圧)、VSS…第2の電位、VSUBFL…フローティングNウェルの電位、VH…第1の中間電位、VL…第2の中間電位、PAD…入出力パッド、A…入力データ信号、E…入力制御信号、XE…内部制御信号、P…内部データ信号、N…内部データ信号、XN…内部データ信号、PD…前置駆動回路(プリドライバー)、PDa…前置駆動回路(プリドライバー)、OD…出力駆動回路(アウトプットドライバー)、ODa…出力駆動回路(アウトプットドライバー)、I1…インバーター、I2…インバーター、I3…インバーター、n1…第1の内部信号、n2…第2の内部信号、n3…第3の内部信号、N1…N型トランジスター、N1a…N型トランジスター、N2…N型トランジスター、N2a…N型トランジスター、N3…N型トランジスター、N4…N型トランジスター、N5…N型トランジスター、N6…N型トランジスター、P1…P型トランジスター、P1a…P型トランジスター、P2…P型トランジスター、P3…P型トランジスター、P4…P型トランジスター、P4a…P型トランジスター、P5…P型トランジスター、P5a…P型トランジスター、P6…P型トランジスター、P6a…P型トランジスター、P7…P型トランジスター、P8…P型トランジスター、P8a…P型トランジスター
Claims (6)
- 第1の電源から供給される第1の電位(VDD)と、第2の電源から供給される前記第1の電位以下である第2の電位(VSS)とを受け取るインターフェース回路であって、
入力データ信号に基づく信号である内部データ信号(P、XN)と、入力制御信号に基づく信号である第1の内部信号(n1)と、を受け取る前置駆動回路(P8、P6、N2、P8a、P6a、N2a)と、
前記前置駆動回路(P8、P6、N2、P8a、P6a、N2a)からの信号(n2、n3)を受け取る出力駆動回路(P1、N1a、P1a、N1)と、
前記出力駆動回路(P1、N1a、P1a、N1)の出力部と電気的に接続された入出力パッドと、
前記入出力パッドに前記第1の電位(VDD)よりも高い電位が印加された場合に、前記前置駆動回路からの信号(n2、n3)を前記第1の電位よりも高くすることにより、前記出力駆動回路(P1、N1a、P1a、N1)をオフ状態とする第1の保護回路(P2、P5、P5a)と、
前記入出力パッドに前記第1の電位(VDD)よりも高い電位が印加された場合に、前記第1の内部信号(n1)を前記第1の電位よりも高くすることにより、前記前置駆動回路(P8、P6、N2、P8a、P6a、N2a)をオフ状態とする第2の保護回路(P2、P7、P6、P6a)と、を含み、
前記出力駆動回路(P1、N1a、P1a、N1)は、
トランスミッションゲートを含み、
前記第1の電位(VDD)と前記第2の電位(VSS)との中間電位を前記入出力パッドに出力するインターフェース回路。 - 請求項1に記載のインターフェース回路において、
前記前置駆動回路は、
前記出力駆動回路に第2の内部信号(n2)を出力する第1の前置駆動回路(P8、P6、N2)と、
前記第1の前置駆動回路と同じ構成であって、前記出力駆動回路に第3の内部信号(n3)を出力する第2の前置駆動回路(P8a、P6a、N2a)と、を含むインターフェース回路。 - 請求項1乃至2のいずれかに記載のインターフェース回路において、
P型トランジスターは、フローティングウェル上に形成されているインターフェース回路。 - 請求項3に記載のインターフェース回路において、
前記中間電位を出力する場合に、フローティングウェルの電位を第1の電位(VDD)に安定させる安定化回路(P3、P4、P4a)を含むインターフェース回路。 - 請求項1乃至4のいずれかに記載のインターフェース回路において、
前記出力駆動回路(P1、N1a、P1a、N1)は、
2つのトランスミッションゲートを含み、
前記中間電位として第1の中間電位(VH)と、前記第1の中間電位以下である第2の中間電位(VL)と、を出力するインターフェース回路。 - 請求項4に従属する請求項5に記載のインターフェース回路において、
前記第2の中間電位(VL)を出力する場合にオン状態になる、前記フローティングウェルに電位を供給するP型トランジスター(P3、P4a)を含むインターフェース回路。
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2010
- 2010-12-28 JP JP2010292046A patent/JP2012142668A/ja not_active Withdrawn
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