JP2018073865A - Ｅｓｄ保護回路 - Google Patents

Abstract

【課題】ＥＳＤ保護回路の放電性能を維持しつつ、消費電力を低減する。
【解決手段】実施形態のＥＳＤ保護回路は、第１電源配線と第２電源配線との間に接続され、ダイオードと、ＭＯＳトランジスタと、トリガー回路と、コンデンサと、抵抗体と、を備える。前記ＭＯＳトランジスタは、ソース及びドレインが前記第１電源配線と前記第２電源配線との間で前記ダイオードと直列に接続される。前記トリガー回路は、トリガー信号を前記ＭＯＳトランジスタのゲートに出力する。前記抵抗体は、前記第１電源配線と前記第２電源配線との間に接続され、接続点で前記コンデンサと直列接続する。前記ＭＯＳトランジスタの前記ソースと前記ドレインが形成されるウェル領域は前記接続点と接続される。前記サージに同期して、前記ウェル領域と前記ソースとのｐｎ接合に順方向電圧が印加されるように前記接続点の電位が変化する。
【選択図】図１

Description

本発明の実施形態は、半導体集積回路においてＥＳＤ（Electrostatic Discharge）に起因するサージから内部回路を保護するＥＳＤ保護回路に関する。

電源端子等からのＥＳＤにより発生したサージから、半導体装置内の内部回路を保護するためにＥＳＤ保護回路が用いられる。ＥＳＤ保護回路では、サージによる電源配線の電圧上昇を検知して、電源配線と接地配線との間に接続されたシャントＭＯＳ（Metal Oxide Semiconductor）トランジスタを導通状態にして、サージによる電荷を接地配線へ放出する。サージによる電圧上昇を検知してシャントＭＯＳトランジスタを導通状態にする手段として、抵抗（Ｒ）とコンデンサ（Ｃ）の直列接合を利用してトリガー信号を発生させるＲＣトリガー回路が用いられる。

特開２０１５−４６５０７号公報

ＥＳＤ保護回路内のサージにより発生した電荷を放流するためのシャントトランジスタは、駆動力が大きいことが望まれるが、駆動力が大きいほど非道通状態でのリーク電流が大きくなり、半導体装置の消費電力が高くなる。一方、リーク電流を抑制して半導体装置の消費電力を低減すると、シャントトランジスタの駆動電力が下がりＥＳＤ保護回路の放電性が低下して、シャントトランジスタが破壊される恐れがある。ＥＳＤ保護回路の放電性能を維持しつつ、消費電力を低減することが望まれる。

実施形態のＥＳＤ保護回路は、第１電源配線と第２電源配線との間に接続され、ダイオードと、ＭＯＳトランジスタと、トリガー回路と、コンデンサと、抵抗体と、を備える。前記第１電源配線は、前記第１電源から第１電位を半導体集積回路の内部回路の一端に供給する。前記第２電源配線は、第２電源から前記第１電位より低い第２電位を前記内部回路の他端に供給する。前記ダイオードは、前記第１電源配線にアノードが接続され前記第２電源配線にカソードが接続される。前記ＭＯＳトランジスタのソース及びドレインが前記第１電源配線と前記第２電源配線との間で前記ダイオードと直列に接続される。前記トリガー回路は、前記第１電源配線に入ったサージに同期して前記ＭＯＳトランジスタを導通状態にするトリガー信号を前記ＭＯＳトランジスタのゲートに出力する。前記コンデンサは、前記第１電源配線と前記第２電源配線との間に接続される。前記抵抗体は、前記第１電源配線と前記第２電源配線との間に接続され、接続点で前記コンデンサと直列接続する。前記ＭＯＳトランジスタの前記ソースと前記ドレインが形成されるウェル領域は前記接続点と接続される。前記サージに同期して、前記ウェル領域と前記ソースとのｐｎ接合に順方向電圧が印加されるように前記接続点の電位が変化する。

実施形態１に係るＥＳＤ保護回路の構成を示す図。 実施形態１に係るＲＣトリガー回路の構成の一例を示す図。 比較例に係るＥＳＤ保護回路の構成を示す図。 比較例に係るＥＳＤ保護回路の動作を説明する図。 実施形態１に係るＥＳＤ保護回路の動作を説明する図。 基板バイアス効果を説明する図。 基板バイアス効果を説明する図。 実施形態２に係るＥＳＤ保護回路の構成を示す図。 実施形態２に係るＲＣトリガー回路の構成の一例を示す図。 実施形態３に係るＥＳＤ保護回路の構成を説明する図。

以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。同様な性質、機能、又は特徴を有する要素は、同一参照番号又は同一参照記号を用い説明は省略する。

（実施形態１）
図１及び図２を用いて、本発明の実施形態１を説明する。図１は、半導体集積回路における本発明の第１の実施形態にかかるＥＳＤ保護回路の構成を示す図である。図２は、ＲＣトリガー回路の構成例の一例である。

図１に示すように、半導体集積回路１は、第１電位Ｖ_ＤＤを供給する第１電源（図示せず）に接続された第１電源端子ＴＶＤＤ、及び第１電位Ｖ_ＤＤよりも電位が低い第２電位Ｖ_ＳＳを供給する第２電源（図示せず）に接続された第２電源端子ＴＶＳＳを備える。なお、ここでは、第２電源は接地として、第２電位Ｖ_ＳＳは接地電位として実施形態１を説明する。また、第１電源は単に電源として、第１電位Ｖ_ＤＤは電源電位として実施形態１を説明する。

半導体集積回路１は、第１電源配線ＬＶＤＤ、第２電源配線ＬＶＳＳ、ＥＳＤ保護回路１００、及び内部回路１０１を備える。内部回路１０１とは、半導体集積回路１を構成するＣＰＵ（Central Processing Unit）、及びメモリ等を含んだコア部分である。

第１電源配線ＬＶＤＤは、第１電源端子ＴＶＤＤと内部回路の一端とを電気的に接続し、第１電源端子ＴＶＤＤに供給される電源電位Ｖ_ＤＤを内部回路１０１の一端に供給する。第２電源配線ＬＶＳＳは、第２電源端子ＴＶＳＳと内部回路１０１の他端とを電気的に接続し、第２電源端子ＴＶＳＳに供給される接地電位を内部回路１０１の他端に供給する。

ＥＳＤ保護回路１００は、第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に接続される。ＥＳＤによるサージが第１電源端子ＴＶＤＤから半導体集積回路１内に入った場合、ＥＳＤ保護回路１００が作動し、ＥＳＤによるサージにより発生した電荷を第２電源配線ＬＶＳＳに放流することにより、サージにより発生した大量の電荷が内部回路１０１に侵入して内部回路１０１を破壊することを防ぐ。

ＥＳＤ保護回路１００は、ＲＣトリガー回路ＲＣＴ１、シャントｎＭＯＳトランジスタ（ｎチャネルＭＯＳトランジスタ）Ｍｎ、ダイオードＤ、コンデンサＣ２、及び抵抗体Ｒ２を有する。ダイオードＤは、アノードが第１電源配線（ＬＶＤＤ）に接続され、カソードが第２電源配線ＬＶＳＳに接続される。シャントｎＭＯＳトランジスタＭｎのソース及びドレインは、第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間で、ダイオードＤと直列に接続される。すなわち、シャントｎＭＯＳトランジスタのソースがダイオードＤのアノードに接続され、シャントｎＭＯＳトランジスタのドレインが第１電源配線ＬＶＤＤに接続される。ダイオードＤのカソードは第2電源配線に接続される。

ここで、ダイオードＤは、たとえば、ｎ形半導体とｐ形半導体とが接合したｐｎ接合型ダイオードである。本実施形態では、ｐｎ接合が一段の場合で説明するが、多段のｐｎ接合を用いることも可能である。ダイオードＤは、ｐｎ接合型ダイオードに限られることはなく、ＭＯＳトランジスタの寄生ダイオード、又は、ダイオード接続されたバイポーラトランジスタなどであってもよい。

ＭＯＳトランジスタの寄生ダイオードは、例えば、ｎＭＯＳトランジスタの場合は、ゲートとドレインとバックゲートが接続されてアノードとして機能し、ソースがカソードとして機能する。ｐＭＯＳトランジスタ（ｐチャネルトランジスタ）の場合は、ゲートとドレインとバックゲートが接続されてカソードとして機能し、ソースがアノードとして機能する。

また、ダイオード接続されたバイポーラトランジスタとは、ｎｐｎトランジスタの場合は、ベースがアノードとして機能し、エミッタとコレクタが接続されてカソードとして機能する。ｐｎｐトランジスタの場合は、ベースがカソードとして機能し、エミッタとコレクタが接続されてアノードとして機能する。

シャントｎＭＯＳトランジスタのソースとドレインはｎ型半導体でありｐ型半導体のウェル領域に形成されている。ゲート電極は、ゲート絶縁膜を介してソース、ウェル領域、及びドレイン上に設けられる。バックゲート電極（図示しない）は、ウェル領域に電気的に接続するように設けられており、バックゲート電極を介してウェル領域の電位が調節される。

コンデンサＣ２が第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に接続される。抵抗体Ｒ２が第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に、コンデンサＣ２と直列接続するように接続される。すなわち、コンデンサＣ２の一端が第１電源配線ＬＶＤＤに接続され、コンデンサＣ２の他端は接続点ｎ２で抵抗体Ｒ２の一端に接続される。抵抗体Ｒ２の他端は、第２電源配線ＬＶＳＳに接続される。接続点ｎ２は、シャントｎＭＯＳトランジスタのウェル領域にバックゲート電極を介して接続される。接続点ｎ２の電位がウェル領域に供給される。

図２に示したように、ＲＣトリガー回路ＲＣＴ１は、第１抵抗体Ｒ１、第１コンデンサＣ１、及び第１インバータ回路ＩＮＶ１を有する。第１抵抗体は一端が第１電源配線ＬＶＤＤに接続され、他端が接続点ｎ１で第１コンデンサＣ１の一端に接続される。第１コンデンサＣ１の他端は第２電源配線ＬＶＳＳに接続される。第１抵抗体Ｒ１と第１コンデンサＣ１は、第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間で直列に接続される。

第１抵抗体Ｒ１の他端は、第１インバータ回路ＩＮＶ１の入力端子に接続される。第１インバータＩＮＶ１の出力端子は、シャントｎＭＯＳトランジスタのゲートに接続される。第１電源端子ＴＶＤＤにサージが印加されると、第１電源配線ＬＶＤＤの電位Ｖ_ＤＤが上昇し、これに同期してＲＣトリガー回路の第１インバータ回路ＩＮＶ１からシャントｎＭＯＳトランジスタを導通状態にするトリガー信号ＳＣ１が出力される（詳細は後述）。

次に、本実施形態に係るＥＳＤ保護回路の動作について比較例と比べて説明する。図３に比較例に係るＥＳＤ保護回路２０００を説明する。比較例においても、ＥＳＤ保護回路２０００は、本実施形態と同様に半導体集積回路１０００内において、第１電源配線ＬＶＤＤ及び第２電源配線ＬＶＳＳとの間に接合される。内部回路１０１は、第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に接続される。ＥＳＤによるサージが第１電源端子ＴＶＤＤから半導体集積回路１０００内に進入すると、ＥＳＤ保護回路２０００が作動し、サージにより発生した電荷はＥＳＤ保護回路２０００を介して第１電源配線から第２電源配線に放流される。これによって、サージにより発生した電荷が内部回路１０１に進入することを防止する。

比較例に係る保護回路２０００は、ＲＣトリガー回路ＲＣＴ１、シャントｎＭＯＳトランジスタＭｎ、ダイオードＤを、本実施形態に係るＥＳＤ保護回路１００と同様に備える。比較例に係るＥＳＤ保護回路２０００と本実施形態に係るＥＳＤ保護回路１００とは、次の点で異なる。比較例に係るＥＳＤ保護回路２０００のシャントｎＭＯＳトランジスタのバックゲートは第２電源配線に接続される。すなわち、シャントｎＭＯＳトランジスタＭｎのウェル領域の電位は接地電位に固定される。

図４を参照しながら、比較例に係るＥＳＤ保護回路２０００の動作を説明する。図４は、ＥＳＤによるサージが第１電源端子から半導体集積回路１０００内に侵入した時の、シャントｎＭＯＳトランジスタのゲート電位、シャントｎＭＯＳトランジスタのドレイン電流、シャントｎＭＯＳトランジスタのドレイン電位（図中に第１電源配線に印加された電源電位Ｖ_ＤＤで記述）、シャントｎＭＯＳトランジスタのソース電位、及びシャントｎＭＯＳトランジスタのバックゲート電位の時間変化を示す。左側の縦軸は、比較例にかかるＥＳＤ保護回路のドレイン電位の最大値を基準に規格化した電位を示す。右側の縦軸は、比較例に係るＥＳＤ保護回路２０００のドレイン電流の最大値を基準に規格化した電流を示す。横軸は、時間変化を示す。

ＥＳＤに起因したサージが半導体集積回路内の第１電源配線ＬＶＤＤに印加されると、第１電源配線ＬＶＤＤの電位（ドレイン電位）Ｖ_ＤＤがサージにより発生した電荷量により増加する。ＲＣトリガー回路ＲＣＴ１内では、第１抵抗体Ｒ１と第１コンデンサＣ１との抵抗・容量積の時定数Ｒ１×Ｃ１の時間内では、第１抵抗体Ｒ１と第１コンデンサＣ１の接続点ｎ１の電位は、第１電源配線ＬＶＤＤの電位より低い状態となる。

第１インバータ回路ＩＮＶ１の電源は、第１電源配線ＬＶＤＤと同じ電源電位Ｖ_ＤＤが供給されるため、ＲＣトリガー回路の時定数に相当する時間内では、第１インバータ回路ＩＮＶ１の入力の電位は、第１インバータ回路内のｐチャネルＭＯＳトランジスタのソース電位よりも低くなる。この結果、ｐチャネルＭＯＳトランジスタがオン（導通）となり、第１インバータ回路ＩＮＶ１は、ハイレベルを出力し、この出力がＲＣトリガー回路ＲＣＴ１から出力されるトリガー信号ＳＣ１となる。

サージが印加される前は、第１抵抗体Ｒ１と第１コンデンサＣ１との接続点ｎ１の電位は、第１電源配線ＬＶＤＤの電位と同じである。この場合は、第１インバータ回路ＩＮＶ１のｐチャネルＭＯＳトランジスタはオフ（非導通）となり、第１インバータ回路ＩＮＶ１はトリガー信号ＳＣ１としてロウレベルを出力する。

このトリガー信号ＳＣ１は、シャントｎＭＯＳトランジスタＭｎのゲートに供給される。図４に示すように、サージが第１電源配線ＬＶＤＤに印加されてからＲＣトリガー回路ＲＣＴ１の時定数に相当する時間内だけ、トリガー信号がハイレベルとなるので、シャントｎＭＯＳトランジスタのゲート電位が上昇してシャントｎＭＯＳトランジスタがオン状態を維持する。

シャントｎＭＯＳトランジスタがオン状態となると、シャントｎＭＯＳトランジスタのドレイン・ソース間にドレイン電流が流れて、第１電源配線ＬＶＤＤ内のサージにより発生した電荷を第２電源配線ＬＶＳＳを介して接地に放出する。

ダイオードＤのアノードがシャントｎＭＯＳトランジスタのソースと第２電源配線ＬＶＳＳとの間に接続されている。サージが第１電源配線ＬＶＤＤに印加されない定常状態では、トリガー信号ＳＣ１はロウレベルのためシャントｎＭＯＳトランジスタはオフ状態となる。このとき、シャントｎＭＯＳトランジスタのゲートは接地電位である。また、シャントｎＭＯＳトランジスタのバックゲートは、接地されているため、常時接地電位を有する。すなわちウェル領域の電位は接地電位を常に維持する。

シャントｎＭＯＳトランジスタはオフ状態でもドレイン・ソース間にリーク電流が生じる。ここで、シャントｎＭＯＳトランジスタのソースにダイオードＤが接続されることで、ダイオードＤの順バイアス電圧分だけソース電位が接地電位より高くなる。この結果、ゲート・ソース間電圧は、ダイオードＤがない場合に比べてさらに負の電圧になるので、シャントｎＭＯＳトランジスタのリーク電流が抑制されている。

しかしながら、比較例に係るＥＳＤ保護回路２０００では、ドレイン電流を流すことによりサージにより発生した電荷を放出する際にも、ゲート・ソース間電圧がダイオードＤの順方向バイアス電圧分だけ減少する。このため、シャントｎＭＯＳトランジスタのオン状態での駆動力が減少する。その結果、図４に示すようにサージが印加された直後にシャントｎＭＯＳトランジスタがオン状態になっても、第１電源配線ＬＶＤＤ内にサージにより大量に発生した電荷がすぐに放出されにくくなり、第１電源配線ＬＶＤＤの電源電位Ｖ_ＤＤは急激に上昇してオーバーシュートを引き起こす。この結果、ドレイン電流が流れ始める際に、第１電源配線ＬＶＤＤの電位Ｖ_ＤＤが大きくオーバーシュートしてしまう。

以上説明したように、比較例に係るＥＳＤ保護回路２０００は、ダイオードＤがシャントｎＭＯＳトランジスタに接続されていることにより、オフ状態のリーク電流を抑制することが可能である一方で、ＥＳＤ保護回路２０００の動作時においては、シャントｎＭＯＳトランジスタＭｎの駆動力を低下させるため、サージ印加時の第１電源配線ＬＶＤＤの電位のオーバーシュートが極めて大きい。これが原因で、シャントｎＭＯＳトランジスタＭｎが破壊されやすい。すなわち、ＥＳＤ保護回路２０００の放電性が低下することにより、シャントｎＭＯＳトランジスタが破壊される恐れがある。

これに対して、本実施形態に係るＥＳＤ保護回路１００では、シャントｎＭＯＳトランジスタのバックゲート電極Ｖ_ＢがコンデンサＣ２と抵抗体Ｒ２との接続点ｎ２に接続されている。そのため、シャントｎＭＯＳトランジスタＭｎのウェル領域の電位は接地電位に固定されず、コンデンサＣ２と抵抗体Ｒ２との接続点ｎ２の電位とともに変動する。

第１電源配線ＬＶＤＤにサージが印加されると、サージによる電荷量により第１電源配線ＬＶＤＤの電位Ｖ_ＤＤが急激に上昇する。このとき、コンデンサＣ２が充電されるようにコンデンサＣ２と抵抗体Ｒ２による時定数Ｒ２×Ｃ２に相当する時間の間、抵抗体Ｒ２に電流が流れるため、接続点ｎ２は接地電位から接地電位より高い正電位を有することとなる。したがって、シャントｎＭＯＳトランジスタＭｎのウェル領域には正電位が印加される。すなわち、シャントｎＭＯＳトランジスタＭｎのウェル領域はｐ形半導体であり、ソースはｎ形半導体なので、シャントｎＭＯＳトランジスタＭｎのウェル領域とソースとのｐｎ接合に順方向電圧がかかる。

図６はシャントｎＭＯＳトランジスタの動作を説明するための簡単な断面図である。Ｖ_Ｇは、ゲート電位、Ｖ_Ｄはドレイン電位、Ｖ_Ｓはソース電位、及びＶ_Ｂはバックゲート電位を示す。上述の通り、本実施形態に係るＥＳＤ保護回路１００のバックゲート電位Ｖ_Ｂは、サージ印加直後に接地電位から正電位に上昇する。

図７を用いて、ｎＭＯＳトランジスタのバックゲート効果を説明する。図７は、ｎＭＯＳトランジスタのドレイン電流とゲート電位（ゲート・ソース間電圧）との関係の、バックゲート・ソース間電圧Ｖ_ＢＳ依存性を示す。ｎＭＯＳトランジスタのバックゲート・ソース間電圧Ｖ_ＢＳが正電圧になるとバックゲート・ソース間電圧Ｖ_ＢＳがゼロ（バックゲートが接地）の場合に比べて閾値Ｖ_ｔｈが低下し、ｎＭＯＳトランジスタのドレイン電流が増加して駆動力が増大する。すなわち、ウェル領域とソースのｐｎ接合に順方向電圧が印加されると、ｎＭＯＳトランジスタのドレイン電流が増加してｎＭＯＳトランジスタの駆動力が増大する。一方、ｎＭＯＳトランジスタのバックゲート・ソース間電圧Ｖ_ＢＳが負電圧になるとバックゲート・ソース間電圧Ｖ_ＢＳがゼロ（バックゲートが接地）の場合に比べて閾値Ｖ_ｔｈが上昇し、ｎＭＯＳトランジスタのドレイン電流が減少し駆動力が減少する。すなわち、ウェル領域とソースのｐｎ接合に逆方向電圧が印加されると、ｎＭＯＳトランジスタのドレイン電流が減少してｎＭＯＳトランジスタの駆動力が減少する。

図５に示したように、本実施形態に係るＥＳＤ保護回路１００では、サージが印加されるとシャントｎＭＯＳトランジスタＭｎのバックゲート・ソース間電位Ｖ_ＢＳが正電位となるためシャントｎＭＯＳトランジスタの駆動力が増大する。これにより、比較例にかかるＥＳＤ保護回路２０００に比べて、サージ印加直後にシャントｎＭＯＳトランジスタによるサージ電荷の放出が効率よく実施される。その結果、本実施形態のＥＳＤ保護回路１００では、サージ印加直後の第１電源配線ＬＶＤＤの電位Ｖ_ＤＤのオーバーシュートが比較例に係るＥＳＤ保護回路２０００よりも抑制される。ＥＳＤ保護回路１００の放電性が向上することにより、シャントｎＭＯＳトランジスタＭｎの破壊を防止することができる。

なお、サージが印加された直後から、ＥＳＤ保護回路１００のトリガー回路ＲＣＴ１内の第１抵抗体Ｒ１と第１コンデンサＣ１の直列回路の時定数Ｒ１×Ｃ１に相当する時間の間、トリガー信号ＳＣ１はハイレベルとなり、シャントｎＭＯＳトランジスタＭｎのゲート電位が正電位となって、シャントｎＭＯＳトランジスタはオン状態を維持する。同時に、サージ印加直後から抵抗体Ｒ２及びコンデンサＣ２の直列回路の時定数Ｒ２×Ｃ２に相当する時間の間、抵抗体Ｒ２及びコンデンサＣ２の接続点ｎ２が正電位を維持するので、バックゲート・ソース間電圧Ｖ_ＢＳが正電圧を維持する。すなわち、バックゲート・ソース間には順方向電圧が維持される。

（実施形態２）
次に本実施形態２に係るＥＳＤ保護回路２００を図８を用いて説明する。本実施形態に係るＥＳＤ保護回路２００は、以下の点で、実施形態１に係るＥＳＤ保護回路１００と相異する。

本実施形態に係るＥＳＤ保護回路２００は、ｎチャネルのシャントｎＭＯＳトランジスタＭｎに替えてｐチャネルのシャントｐＭＯＳトランジスタＭｐを有する。ダイオードＤは、アノードが第１電源配線ＬＶＤＤに接続され、カソードが第２電源配線ＬＶＳＳとの間に接続されること、シャントｐＭＯＳトランジスタＭｐのソース及びドレインは、第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間で、ダイオードＤと直列に接続されることは、実施形態１と同様である。シャントｐＭＯＳトランジスタのソースがダイオードＤのカソードに接続され、シャントｐＭＯＳトランジスタＭｐのドレインが第２電源配線ＬＶＳＳに接続される点で、本実施形態に係るＥＳＤ保護回路２００は実施形態１に係るＥＳＤ保護回路と相異する。また、シャントｐＭＯＳトランジスタＭｐのウェル領域はｎ形半導体であり、ソース及びドレインはｐ形半導体である。

また、コンデンサＣ２が第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に接続され、抵抗体Ｒ２が第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に、コンデンサＣ２と直列接続するように接続されることは、本実施形態に係るＥＳＤ保護回路２００と実施形態１に係るＥＳＤ保護回路１００は同じである。しかしながら、本実施形態に係るＥＳＤ保護回路２００では、以下の点で実施形態１に係るＥＳＤ保護回路１００と相異する。すなわち、抵抗体Ｒ２の一端が第１電源配線ＬＶＤＤに接続され、抵抗体Ｒ２の他端は接続点ｎ２でコンデンサＣ２の一端に接続される。コンデンサＣ２の他端は、第２電源配線ＬＶＳＳに接続される。接続点ｎ２は、シャントｐＭＯＳトランジスタＭｐのウェル領域にバックゲート電極を介して接続される。接続点ｎ２の電位がウェル領域に供給される。

図９に、本実施形態に係るＥＳＤ保護回路２００中のＲＣトリガー回路ＲＣＴ２の具体的な一例を示す。図９に示すように、ＲＣトリガー回路ＲＣＴ２は、第１抵抗体Ｒ１、第１コンデンサＣ１、及び第１インバータ回路ＩＮＶ１を実施形態１に係るＥＳＤ保護回路と同様に有する。以下の点で、本実施形態に係るＥＳＤ保護回路２００と実施形態１に係るＥＳＤ保護回路とは相異する。第１コンデンサＣ１は一端が第１電源配線ＬＶＤＤに接続され、他端が接続点ｎ１で第１抵抗体Ｒ１の一端に接続される。第１抵抗体Ｒ１の他端は第２電源配線ＬＶＳＳに接続される。第１抵抗体Ｒ１と第１コンデンサＣ１は、第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間で直列に接続される。

第１コンデンサＣ１の他端は、第１インバータ回路ＩＮＶ１の入力端子に接続される。第１インバータＩＮＶ１の出力端子は、シャントｐＭＯＳトランジスタのゲートに接続される。第１電源端子ＴＶＤＤにサージが印加されると、第１電源配線ＬＶＤＤの電位Ｖ_ＤＤが上昇し、これに同期してＲＣトリガー回路ＲＣＴ２の第１インバータ回路ＩＮＶ１からシャントｐＭＯＳトランジスタを導通状態にするトリガー信号ＳＣ２が出力される（詳細は後述）。

次に実施形態２に係るＥＳＤ保護回路２００の動作について説明する。 ＥＳＤに起因したサージが半導体集積回路内の第１電源配線ＬＶＤＤに印加されると、第１電源配線ＬＶＤＤの電位（ドレイン電位）Ｖ_ＤＤがサージにより大量に発生した電荷により増加する。ＲＣトリガー回路ＲＣＴ２内では、第１抵抗体Ｒ１と第１コンデンサＣ１の抵抗・容量積の時定数Ｒ１×Ｃ１に相当する時間内では、第１抵抗体Ｒ１と第１コンデンサＣ１の接続点ｎ１の電位は、第２電源配線ＬＶＳＳの電位すなわち接地電位Ｖ_ＳＳから接地電位Ｖ_ＳＳより高くなる。この結果、第１インバータ回路ＩＮＶ１から出力されるトリガー信号ＳＣ２はロウレベルとなる。すなわち、シャントｐＭＯＳトランジスタＭｐのゲートにロウレベルの信号が入力され、シャントｐＭＯＳトランジスタはオン状態になる。なお、サージが第１電源配線ＬＶＤＤに印加される前は、第１インバータ回路ＩＮＶ１は、接地電位が入力されてハイレベルを出力し、ゲート電圧が閾値より高いので、シャントｐＭＯＳトランジスタＭｐはオフ状態である。

シャントｐＭＯＳトランジスタＭｐがオン状態となると、シャントｐＭＯＳトランジスタＭｐのドレイン・ソース間にドレイン電流が流れて、第１電源配線ＬＶＤＤ内のサージによる電荷を第２電源配線ＬＶＳＳを介して接地に放出する。第１抵抗体Ｒ１と第１コンデンサＣ１との直列回路の時定数Ｒ１×Ｃ１に相当する時間の間、シャントｐＭＯＳトランジスタがオン状態となりサージにより発生した電荷が接地に放出される。

サージが印加された直後に、抵抗体Ｒ２とコンデンサＣ２の接続点ｎ２の電位は、コンデンサＣ２を充電する電流が抵抗体Ｒ２を流れることにより、第２電源配線ＬＶＤＤの電位_ＶＤＤよりも低い電位となる。このため、シャントｐＭＯＳトランジスタのウェル領域はソース電位に対して負にバイアスされた状態となる。すなわち、ウェル領域とソースのｐｎ接合に順方向電圧が印加された状態になる。

ｐＭＯＳトランジスタのバックゲート効果はバックゲート・ソース間電圧Ｖ_ＢＳに関してｎＭＯＳトランジスタとは逆の特性になる。すなわちバックゲート・ソース間電圧Ｖ_ＢＳが負になると、ウェル領域とソースとのｐｎ接合に順方向電圧がかかり、シャントｐＭＯＳトランジスタの駆動力が増大する。そのため、本実施形態に係るＥＳＤ保護回路２００においても、実施形態に１に係るＥＳＤ保護回路１００と同様に、サージ印加直後の第１電源配線ＬＶＤＤの電位Ｖ_ＤＤのオーバーシュートを抑制することができる。この結果、ＥＳＤ保護回路２００の放電性を向上し、ＥＳＤ保護回路２００内のシャントｐＭＯＳトランジスタの破壊を防止することができる。

実施形態１と同様に、本実施形態においてもサージ印加直後から抵抗体Ｒ２及びコンデンサＣ２の直列回路の時定数Ｒ２×Ｃ２に相当する時間の間、抵抗体Ｒ２及びコンデンサＣ２の接続点ｎ２が第１電源配線ＬＶＤＤの電位より低い電位を維持する。これにより、バックゲート・ソース間電圧Ｖ_ＢＳが負電圧を維持する。すなわち、シャントｐＭＯＳトランジスタのウェル領域はｎ形半導体であり、ソースはｐ形半導体なので、シャントｐＭＯＳトランジスタＭｐのウェル領域とソースとのｐｎ接合に順方向電圧がかかる。この間、シャントｐＭＯＳトランジスタＭｐの駆動力が増大し、ＥＳＤ保護回路２００の放電性が向上する。

（実施形態３）
次に、実施形態３に係るＥＳＤ保護回路３００を図１０を用いて説明する。図１０は、実施形態３のＥＳＤ保護回路３００の構成を示す。実施形態３に係るＥＳＤ保護回路３００は、実施形態１に係るＥＳＤ保護回路１００と同様にシャントｎＭＯＳトランジスタＭｎ、ダイオードＤ、コンデンサＣ２、抵抗体Ｒ２、及びＲＣトリガー回路ＲＣＴ１を備える。本実施形態に係るＥＳＤ保護回路３００は、第２インバータ回路ＩＮＶ２が２段直列にシャントｎＭＯＳトランジスタＭｎのバックゲートと、コンデンサＣ２と抵抗体Ｒ２との接続点ｎ２と、の間に接続される点で、実施形態に係るＥＳＤ保護回路１００と相異する。

本実施形態に係るＥＳＤ保護回路３００においても、実施形態１に係るＥＳＤ保護回路１００と同様に、シャントｎＭＯＳトランジスタのウェル領域にコンデンサＣ２と抵抗体Ｒ２との接続点ｎ２の電位を供給することにより、サージ印加直後からコンデンサＣ２と抵抗体Ｒ２との直列回路の時定数Ｒ２×Ｃ２に相当する時間の間、シャントｎＭＯＳトランジスタＭｎのバックゲート・ソース間電圧ＶＢＳを正電圧にする。これにより、ウェル領域とソースとのｐｎ接合に順方向電圧がかかり、シャントｎＭＯＳトランジスタＭｎの駆動力を増大して、第１電源配線ＬＶＤＤの電位Ｖ_ＤＤのオーバーシュートを抑制し、シャントｎＭＯＳトランジスタの破壊を防止する。

さらに、本実施形態に係るＥＳＤ保護回路３００では、シャントｎＭＯＳトランジスタＭｎのバックゲート電位と、コンデンサＣ２と抵抗体Ｒ２との接続点ｎ２と、の間に第２インバータ回路ＩＮＶ２を２段直列に備えることにより、サージが印加されたときに、より安定にバックゲート・ソース間電圧Ｖ_ＢＳを正電圧に維持することができる効果がさらにある。本実施形態では、第２インバータ回路は２段で説明しているが、偶数段であれば２段に限定されない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１０００ 半導体集積回路、
１００、２００、３００、２０００ ＥＳＤ保護回路、１０１ 内部回路、
Ｃ１、Ｃ２ コンデンサ
Ｄ ダイオード、
ＬＶＤＤ 第１電源配線、
ＬＶＳＳ 第２電源配線、
Ｍｎ シャントｎＭＯＳトランジスタ、
ＭＰ シャントｐＭＯＳトランジスタ、
ｎ１、ｎ２ 接続点、
Ｒ１、Ｒ２ 抵抗体、
ＲＣＴ１、ＲＣＴ２ トリガー回路、
ＳＣ１、ＳＣ２ トリガー信号、
ＴＶＤＤ 第１電源端子、
ＴＶＳＳ 第２電源端子、
Ｖ_Ｂバックゲート電位、
Ｖ_ＢＳ バックゲート・ソース電圧
Ｖ_Ｄ ドレイン電位、
Ｖ_ＤＤ 第１電源電位、
Ｖ_Ｇ ゲート電位、
Ｖ_ＧＳ ゲート・ソース間電圧、
Ｖ_Ｓ ソース電位、
Ｖ_ＳＳ 第２電源電位、

Claims (7)

1. 第１電源から第１電位を半導体集積回路の内部回路の一端に供給する第１電源配線と、第２電源から前記第１電位より低い第２電位を前記内部回路の他端に供給する第２電源配線との間に接続されたＥＳＤ保護回路であって、
   前記第１電源配線にアノードが接続され前記第２電源配線にカソードが接続されたダイオードと、
   ソース及びドレインが前記第１電源配線と前記第２電源配線との間で前記ダイオードと直列に接続されたＭＯＳトランジスタと、
   前記第１電源配線に入ったサージに同期して前記ＭＯＳトランジスタを導通状態にするトリガー信号を前記ＭＯＳトランジスタのゲートに出力するトリガー回路と、
   前記第１電源配線と前記第２電源配線との間に接続されたコンデンサと、
   前記第１電源配線と前記第２電源配線との間に接続され、接続点で前記コンデンサと直列接続する抵抗体と、を備え、
   前記ＭＯＳトランジスタの前記ソースと前記ドレインが形成されるウェル領域は前記接続点と接続され、
   前記サージに同期して、前記ウェル領域と前記ソースとのｐｎ接合に順方向電圧が印加されるように前記接続点の電位が変化する、ＥＳＤ保護回路。
2. 前記トリガー回路は、
   一端が前記第１電源配線に接続された第１抵抗体と、
   一端が前記第１抵抗体の他端に接続され他端が前記第２電源配線に接続された第１コンデンサと、
   前記第１抵抗体の前記他端に入力端子が接続され、出力端子が前記ゲートに接続された第１インバータ回路と、を有し、
   前記ＭＯＳトランジスタはｎチャネルＭＯＳトランジスタであり、
   前記ソースは前記ダイオードの前記アノードに接続され、
   前記コンデンサの一端は前記第１電源配線に接続され、
   前記コンデンサの他端は前記接続点に接続され、
   前記抵抗体の一端は前記接続点に接続され
   前記抵抗体の他端は前記第２電源配線に接続された、請求項１記載のＥＳＤ保護回路。
3. 前記トリガー回路は、
   一端が前記第１電源配線に接続された第１コンデンサと、
   一端が前記第１コンデンサの他端に接続され他端が前記第２電源配線に接続された第１抵抗体と、
   前記第１コンデンサの前記他端に入力端子が接続され、出力端子が前記ゲートに接続された第１インバータ回路と、を有し、
   前記ＭＯＳトランジスタはｐチャネルＭＯＳトランジスタであり、
   前記ソースは前記ダイオードの前記カソードに接続され、
   前記抵抗体の一端は前記第１電源配線に接続され、
   前記抵抗体の他端は前記接続点に接続され、
   前記コンデンサの一端は前記接続点に接続され
   前記コンデンサの他端は前記第２電源配線に接続された、請求項１記載のＥＳＤ保護回路。
4. 前記ダイオードは、ｐｎ接合ダイオードである請求項１から３のいずれか１つに記載のＥＳＤ保護回路。
5. 前記ダイオードは、ＭＯＳトランジスタの寄生ダイオードである請求項１から３のいずれか１つに記載のＥＳＤ保護回路。
6. 前記ダイオードは、ダイオード接続されたバイポーラトランジスタである請求項１から３のいずれか１つに記載のＥＳＤ保護回路。
7. 前記ウェル領域と前記接続点の間に、さらに偶数個の第２のインバータ回路が接続されている請求項１から６のいずれか１つに記載のＥＳＤ保護回路。

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