CN115065245A - 同步整流控制电路、芯片及开关电源 - Google Patents

同步整流控制电路、芯片及开关电源 Download PDF

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Abstract

本申请涉及一种同步整流控制电路、芯片及开关电源，涉及电子电路技术领域。该同步整流控制电路包括：驱动单元，被配置为控制副边整流管的通断；第一控制单元，被配置为将副边整流管的漏源电压的采样电压和第一阈值的差值电压进行放大，并基于放大后的差值电压和所述副边整流管的栅端电压输出电流，所述电流被配置为对副边整流管的栅端进行放电。本申请能够有效降低芯片损耗、避免芯片烧毁，保证了DCM情况下的效率问题的同时解决了CCM情况下的“炸机”现象。

Description

同步整流控制电路、芯片及开关电源
技术领域
本申请涉及电子电路技术领域，更具体地，涉及一种同步整流控制电路、芯片及开关电源。
背景技术
对于开关电源，在原边整流管开始导通后，由于副边整流管关断速度慢，将导致原边整流管和副边整流管同时导通（交越现象），致使开关管电流急剧增加，增加芯片的额外损耗甚至烧毁芯片的问题。
为了实现快速关断副边整流管的目的，现有技术中采用提前下拉同步整流管栅端电压，在触发关断机制后，可以立即将VG电压（副边整流管栅端电压）拉低，实现快速关断的技术。
然而，现有的技术中，例如负反馈环路，一方面响应速度有限，导致Vds在Vref附近来回振荡，波动较大，很可能触发关断机制，导致同步整流管提前关断。另一方面，需要大的补偿电容，结构复杂，面积大。其它的一些预关断技术，存在诸多问题，例如，未考虑同步整流管的损失效率，不能实时控制下拉电流（通过偏置电流单元注入固定电流大小），过度下拉VG会造成同步整流管的RON变大，致使同步整流管的损失效率大。而且比较器会存在延时，有可能导致相关开关不能及时关断，造成Vgs被固定电流继续下拉，RON变大，Vds负的更多，轻则导致在Vref附近来回震荡，重则Vds负的很多，有可能导致触发同步整流管重新开启，这样预关断技术相当于失效。
此外，在断续导通模式（Discontinuous Conduction Mode，DCM）下，由于VG电压的下降，会导致副边整流管的RON的上升进而导致其损失的效率更高。而在连续导通模式（Continuous Conduction Mode，CCM）下，Vds上升到上述阈值Vref后再触发零关断功能的过程时间很短（约为1ns），导致提前下拉栅端功能失效，主要通过触发零关断电压，产生下拉同步整流管栅端的大电流，才能将同步整流管关断。上述过程中开关电源易发生“炸机”现象。
上述问题成为亟需解决的问题。
发明内容
本申请实施例的一个目的是提供一种同步整流控制的新的技术方案，以解决现有技术中同步整流管关断速度慢容易造成原边管和同步整流管互通的问题，同时解决了现有技术中Vds波动大误触发关断机制、结构复杂面积大、以及DCM下副边整流管（一般为MOSFET）损失的效率高和CCM模式下容易“炸机”的问题。
根据本申请的第一方面，提供了一种同步整流控制电路，包括：
驱动单元，被配置为控制副边整流管的通断；
第一控制单元，被配置为将所述副边整流管的漏源电压的采样电压和第一阈值的差值电压进行放大，并基于放大后的差值电压和所述副边整流管的栅端电压输出电流，所述电流被配置为对所述副边整流管的栅端进行放电。
可选地，第一控制单元包括：放大子模块和放电子模块；其中，所述放大子模块的第一输入端、第二输入端分别接收所述副边整流管的漏源电压的采样电压和所述第一阈值，所述放大子模块对所述副边整流管的漏源电压的采样电压和第一阈值的差值进行放大后经输出端输出；放电子模块的输入端与放大子模块输出端电连接，放电子模块的输出端与副边整流管的栅端电连接，以对副边整流管的栅端进行放电。
可选地，所述同步整流控制电路还包括：采样模块；
所述采样模块的输入端与所述副边整流管的漏端电连接，所述采样模块的输出端与所述放大子模块电连接，用于向所述放大子模块输出所述副边整流管的漏源电压的采样电压。
可选地，所述放大子模块包括误差放大器；所述误差放大器的第一端与所述采样模块连接，所述误差放大器的第二端接收所述第一阈值，所述误差放大器的输出端与所述放电子模块的输入端连接。
可选地，放电子模块包括电流镜、第一MOS管；电流镜的第一端与第一MOS管的第一端电连接，电流镜的第二端与第一MOS管的第二端、副边整流管的栅端共接；第一MOS管的控制端与放大子模块的输出端电连接。
可选地，放电子模块包括电流镜、第一MOS管和第一电阻；电流镜的第一端与第一MOS管的第一端电连接，电流镜的第二端与第一电阻的第一端电连接；第一MOS管的第二端与副边整流管的栅端、以及第一电阻的第二端电连接，第一MOS管的控制端与放大子模块的输出端电连接。
可选地，同步整流控制电路还包括：第二控制单元，被配置为：当副边整流管的漏源电压的采样电压大于第二阈值，且副边整流管的栅端电压的采样电压大于第三阈值时，控制驱动单元关断副边整流管；所述第二阈值大于所述第一阈值。
可选地，第二控制单元包括：第一判断子模块、第二判断子模块、以及逻辑门；第一判断子模块，被配置为：判断副边整流管的漏源电压的采样电压和第二阈值的大小，输出第一判断结果；第二判断子模块，被配置为：判断副边整流管的栅端电压的采样电压和第三阈值的大小，输出第二判断结果；逻辑门，被配置为：对第一判断结果和第二判断结果做逻辑运算，并将逻辑运算结果输出至驱动单元。
可选地，逻辑门，被配置为：对第一判断结果、第二判断结果和模式检测信号做逻辑运算，并将逻辑运算结果输出至驱动单元；其中，模式检测信号被配置为表征当前时间是否为处于开通消隐结束后且副边整流管关闭之前的时间。
可选地，所述第一判断子模块包括第一比较器；所述第一比较器的第一端和第二端分别接收所述副边整流管的漏源电压的采样电压和所述第二阈值；所述第一比较器的输出端与所述逻辑门的第一输入端电连接；
所述第二判断子模块包括：第二比较器；所述第二比较器的第一端和第二端分别接收所述副边整流管的栅端电压的采样电压和所述第三阈值，所述第二比较器的输出端与所述逻辑门的第二输入端电连接。
可选地，所述逻辑门包括反相器和或非门；所述第一比较器的输出端和所述反相器连接，所述反相器的输出端与所述或非门的第一输入端连接。
根据本申请的第二方面，还提供了一种同步整流控制芯片，包括上述第一方面中的同步整流控制电路。
根据本申请的第三方面，还提供了一种开关电源，包括：副边整流管和如上述第二方面中的同步整流控制芯片。
本申请实施例提供的同步整流控制电路，其有益效果是：
1. 能够有效降低副边整流管（即同步整流管）的损耗；
2. 能够避免副边整流管关断速度慢造成原边管和副边整流管互通产生交越现象，从而降低芯片损耗，避免芯片烧毁，使得芯片寿命稳定；
3. 提高开关电源在DCM模式下的效率，以及解决开关电源在CCM模式下会出现“炸机”的问题，避免芯片被烧毁；
4.实现对开关电源的模式进行检测的目的，准确判断出开关电源的模式是CCM模式还是DCM模式，针对不同模式匹配不同的关断的方案；
5.不需要大的补偿电容，电路设计简单、成本低、且对高低压同步整流芯片的快速关断过程均适用，适合大规模生产。
6.只会对VG进行放电，不存在充电，不会存在Vds反复在VREF_DOWN波动得问题，同时，VD近似稳定在VREF_DOWN或则略微向上涨得趋势，使VD离0电压近，减小副边整流管得损耗。
通过以下参照附图对本申请的示例性实施例的详细描述，本申请实施例的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本申请的实施例，并且连同其说明一起用于解释本申请实施例的原理。
图1示出了相关技术中一种开关电源的示意图；
图2示出了相关技术中快速关断副边整流管的过程中副边整流管的漏源电压、源漏电流以及栅源电压的波形图；
图3示出了本申请一些实施例的一种同步整流控制电路的功能结构框图；
图4示出了本申请另一些实施例的一种同步整流控制电路的功能结构框图；
图5示出了本申请另一些实施例的一种同步整流控制电路的功能结构框图；
图6A示出了本申请一些实施例的一种同步整流控制电路的电路结构示意图；
图6B示出了本申请一些实施例的另一种同步整流控制电路的电路结构示意图；
图7A示出了本申请一些实施例的放电子模块的电路结构示意图；
图7B示出了本申请另一些实施例的放电子模块的电路结构示意图；
图8A为图6B所示的同步整流控制电路在DCM模式下工作时各信号的波形图；
图8B为图6B所示的同步整流控制电路在CCM模式下工作时各信号的波形图。
具体实施方式
现在将参照附图来详细描述本申请的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
基于上述存在的问题，本申请实施例提供一种同步整流控制电路、芯片以及开关电源。
图1所示为副边同步整流控制的反激式开关电源100（Flyback）。所述开关电源100包括原边绕组、原边整流管102、副边绕组、副边整流管101和同步整流控制芯片。Vout表示开关电源100的输出电压。
由于同步整流管（图1中副边整流管101）关断速度慢，将导致原边整流管和副边整流管同时导通（交越现象），致使开关管电流急剧增加，增加芯片的额外损耗甚至烧毁芯片。
相关技术中，采用提前下拉副边整流管栅端电压VG，在触发关断机制后，可以立即将VG电压拉低，实现快速关断的技术。
如图1-图2，当副边整流管101的漏源电压Vds上升到某一阈值Vref时（t0时），采用下拉单元产生一路电流下拉副边整流管101的栅端电压。t1时刻后，Vds急剧升高，在Vds触发零关断电压（例如Vds上升到0）时，关断机制立即将Vgs拉到低电位，关闭副边整流管。通过上述提前下拉栅端电压到一个较低的电压的方式，可以实现后续快速关断副边整流管的目的，尽可能避免交越现象。
具体地，通过比较器比较副边整流管漏端电压VD和Vref的电压大小，当VD>Vref，输出高电平，闭合开关管，通过偏置电流单元镜像一路电流下拉同步整流管（即副边整流管）的栅端电压VG，随着VG下降，同步整流管的RON（导通电阻，领域中也采用Rds表示）增大，根据VD=ID*RON，可知VD负的更多，致使VD<Vref，打开开关管，关闭下拉电流。当ID（副边电流，即图2中源漏电流Isd）下降到使VD>Vref时，又重新打开下拉电流，使VG在上一次下降的基础上继续下降，而VD电压在Vref电压上下波动。等到ID=0（也可认为是等到VD触发关断电压），关断机制立即将VG拉到低电位，关闭同步整流管。VD为同步整流管的漏端电压，VG为同步整流管的栅端电压，ID为副边电流。Vref为负电压（例如：-40mV，当然，也可以根据需要选择其它值）。需要说明的是，一般副边整流管的源端为芯片地，因此，副边整流管的漏端电压VD就是其漏源电压Vds；栅端电压VG就是其栅源电压Vgs。
相关技术的快速关断，例如使用负反馈环路结构控制下拉电流得方法，由于负反馈得响应速度有限，导致VD在Vref附近来回振荡，很可能触发关断机制，导致同步整流管提前关断。而且负反馈结构，需要大的补偿电容，结构复杂，面积大。然后当VD>Vref时，控制MOS管对VG进行充电，而当VD<Vref时，下拉电流会对VG进行放电，增大VD波动程度。又如，采用单边调整器系统的快速关断，未考虑同步整流管的损失效率。因为单边调整器系统不能实时控制下拉电流（通过偏置电流单元注入固定电流大小），过度下拉VG会造成同步整流管的RON变大，致使同步整流管的损失效率大。而且比较器会存在延时，在VD小于Vref时，有可能造成VG被固定电流继续下拉，RON变大，Vds负的更多，轻则导致在Vref来回震荡，重则Vds负的很多，有可能导致触发同步整流管重新开启，这样预关断技术相当于失效。
鉴于前述提到现有技术中的缺陷，本申请提供了一种同步整流控制电路。
图3示出了本申请一些实施例的同步整流控制电路的功能结构框图。如图3所示，同步整流控制电路300包括驱动单元301和第一控制单元302。
驱动单元301，被配置为控制副边整流管101的通断。
第一控制单元302，被配置为将副边整流管的漏源电压的采样电压和第一阈值的差值电压进行放大，并基于放大后的差值电压和所述副边整流管的栅端电压输出电流，该电流被配置为对副边整流管的栅端进行放电。
可以理解地，驱动单元301和第一控制单元302均与副边整流管101的栅端电连接。驱动单元301输出驱动信号控制副边整流管101的通断，第一控制单元302输出下拉电流，对副边整流管101的栅端放电，以下拉副边整流管101的栅端电压到一个较低的值（注意，此时副边整流管101并未关断）。即在副边整流管的漏源电压Vds上升到某一阈值Vref时（例如图2中，t0时刻），开始对栅端电压进行下拉。
需要说明的是，本实施例中第一阈值为负电压，由于本申请中计算的是漏源电压的采样电压与第一阈值的差值，因此，本申请中的第一阈值大小实际是与采样方式和上述阈值Vref相关的。比如，实际漏源电压是-100mV，对应的Vref是-40mV，当漏源电压的采样电压是-50mV时，则对应的第一阈值是-20mV；而当采样电压就是-100mV时，则对应的第一阈值是-40mV，与Vref相同。可以理解的是，第一阈值是与阈值Vref相关的，其表征了阈值Vref。对应不同的采样比例或采样方式，第一阈值会适应性变化。换句话说，比较副边整流管漏源电压的采样电压和第一阈值的大小，实际是比较副边整流管漏源电压与前述阈值Vref的大小。阈值Vref可以由本领域技术人员根据实际情况进行配置，例如为-30mV~-50mV范围内的任一，例如优选-40mV。当然，本申请实施例对阈值Vref的具体数值不作限定。
与相关技术中在副边整流管漏源电压Vds>Vref的情况下对副边整流管的栅端充电，在 Vds<Vref的情况下对副边整流管的栅端放电相比，第一控制单元302仅对副边整流管101的栅端进行放电，不对栅端进行充电，以有效避免出现Vds在Vref附近来回振荡，波动较大，以致可能触发关断机制，导致同步整流管提前关断的问题。
可以理解的，由于VG电压的下降，会导致同步整流管的RON的上升进而导致其损失的效率更高。所以需兼顾效率以及速度的情况。
本申请实时检测副边整流管的漏源电压，并基于漏源电压Vds的采样电压与第一阈值的差值以及副边整流管的栅端电压来产生下拉电流。下拉电流的大小与Vds的采样电压与第一阈值的差值以及副边整流管的栅端电压VG有关。换言之，实时检测VD（副边整流管的漏端电压，由于S端是芯片地，故VD就是Vds）和VG的电压，并将VD和VG的电压转换为VG的下拉电流（这样，放大子模块、放电子模块和副边整流管形成了负反馈环路），实现实时控制下拉电流（下拉电流的大小与上述差值、VG电压有关，即受上述差值和VG电压控制），使VG电压进而缓慢下降，而Vds电压维持在提前下拉栅端的阈值（Vref），并且使其呈略微上升的趋势，这样可提高DCM的效率（Vds越靠近0），并有效降低同步整流管的损耗（P=Vds*IS）。
下面来具体介绍本申请实施例中的驱动单元301。
如图4所示，驱动单元301可以与如图1所示的副边整流管101的栅端电连接，在此情况下，通过控制副边整流管101栅端上的栅端电压，可以控制副边整流管101导通或断开。
示例地，如图4所示，驱动单元301可以包括输出端3010，输出端3010与副边整流管101的栅端电连接。
示例地，驱动单元301还可以包括第一输入端3011，第一输入端3011（QUICK_OFF）可以与下述实施例中第二控制单元303电连接，QUICK_OFF信号可用于提前关断副边整流管。举例来说，QUICK_OFF信号可提前将TURN_OFF拉低，进而使其提前打开驱动下管（后文将详细介绍）。
示例地，驱动单元301还可以包括第二输入端3012（TURN_ON，控制副边整流管101导通）和第三输入端3013（TURN_OFF，控制副边整流管101断开）。例如，在第二输入端3012接收到高电平信号的情况下，驱动单元301将副边整流管101栅端上的栅端电压拉高至高电平，以控制控制副边整流管101导通；在第三输入端3013接收到低电平信号的情况下，驱动单元301将副边整流管101栅端上的栅端电压拉低至低电平，以控制副边整流管101断开。具体地可以是，TURN_ON=1，打开驱动上管，将VG电压拉到高电平；TURN_OFF=0，打开驱动下管，将VG电压拉到低电平。当然地，本申请中控制VG电压的电平方式不止于此，例如，还可以是，TURN_ON=0，打开驱动上管，将VG电压拉到高电平；TURN_OFF=1，打开驱动下管，将VG电压拉到低电平。本申请在此不进行限制。
如图4所示，第一控制单元302一端与同步整流管101的栅端电连接，用于输出电流，对副边整流管101放电，以下拉副边整流管101的栅端电压到一个较低的值。第一控制单元302另一端与所述副边整流管的漏端电连接，接收所述副边整流管的漏源电压的采样电压。
在一些实施例中，所述同步整流控制电路还包括：采样模块609；如图4、图6A、图6B所示，所述采样模块609的输入端与所述副边整流管的漏端电连接，所述采样模块609的输出端输出所述副边整流管的漏源电压的采样电压。可以理解地，由于一般副边整流管源端为芯片地，故，漏源电压Vds即等于漏端电压VD。由于VD电压尖峰可达很高，所以需要采用高压耐压管进行采样。如图6A和6B所示，采样模块609的输出端与误差放大器605和第一比较器601电连接，用于为其提供副边整流管漏源电压的采样电压。
可选地，所述第一控制单元302经采样模块609与所述副边整流管的漏端电连接。以此，采样模块609为所述第一控制单元302提供其所需的副边整流管的漏源电压的采样电压VDSENSE。VDSENSE的大小可以与实际的漏源电压相同，也可不同。举例来说，实际漏源电压是-100mV，漏源电压的采样电压是-50mV，也可能是采样电压就是-100mV。
在一些实施例中，如图5所示，第一控制单元302包括：放大子模块3021和放电子模块3022。放大子模块3021、放电子模块3022和副边整流管101形成负反馈环路。或者说，放大子模块3021、放电子模块3022、副边整流管101和采样模块形成负反馈环路。
参见图5和图6A，放大子模块3021，被配置为：对副边整流管101的漏源电压的采样电压和第一阈值的差值进行放大后输出。具体地，放大子模块3021的第一输入端、第二输入端分别接收所述副边整流管的漏源电压的采样电压VDSENSE和所述第一阈值VREF_DOWN，所述放大子模块3021对所述副边整流管101的漏源电压的采样电压和第一阈值的差值进行放大后经输出端输出（Vo）。
放电子模块3022的输入端与放大子模块3021的输出端电连接，放电子模块3022的输出端与副边整流管101的栅端电连接，以对副边整流管101的栅端进行放电。
可选地，所述放大子模块3021包括误差放大器605（例如，EA放大器）；所述误差放大器605的第一端与所述采样模块609连接，所述误差放大器605的第二端接收所述第一阈值VREF_DOWN，所述误差放大器605的输出端(Vo)与所述放电子模块3022的输入端连接。误差放大器605用于对VDSENSE和第一阈值VREF_DOWN的差值放大后输出。
第一控制单元302的工作原理如下：
当VDSENSE < VREF_DOWN时，EA放大器将VDSENSE和VREF_DOWN的差值放大后输出（输出信号Vo），该EA放大器输出低电平，放电子模块3022不工作，即不输出下拉电流，不对副边整流管的栅端电压进行下拉。
当VREF_DOWN < VDSENSE，EA放大器同样将VDSENSE和VREF_DOWN的差值放大后经输出端输出（输出信号Vo），由于Vo=AV*(VDSENSE-VREF_DOWN)。其中，AV为EA放大器的放大参数，即放大倍数。该EA放大器输出高电平，放电子模块3022工作，即输出下拉电流，对副边整流管的栅端电压进行下拉。这里需要说明，输出的下拉电流的大小与Vo和副边整流管的栅端电压VG有关。
在一些实施例中，如图6A和图7A所示，放电子模块3022包括电流镜606和第一MOS管607。
如图7A所示，电流镜606的第一端6061与第一MOS管607的第一端6071电连接，电流镜606的第二端6062与第一MOS管607的第二端6072、以及副边整流管101的栅端共接。
如图7A所示，第一MOS管607的控制端6073与放大子模块3021的输出端30211电连接。
如图6A、图6B所示，差值电压Vo输入第一MOS管607栅端，可以控制第一MOS管607所在支路的电流I1（第一MOS管607的漏源电流，图6A、图6B中未示出）大小，也即流过电流镜606第一端6061的电流大小，此时，由于镜像作用，流过电流镜606第二端6062的电流I2=m*I1，m为镜像比例。通过电流镜的设计，I1较小，I2较大，二者的总电流（即副边整流管栅端的下拉电流）用于下拉副边整流管栅端电压。其中，VG具有为上述电路供电的作用。因此，下拉电流的大小与Vo和VG有关。
在另一些实施例中，如图6B和图7B所示，放电子模块3022可以包括电流镜606、第一MOS管607和第一电阻608。
如图7B所示，电流镜606的第一端6061与第一MOS管607的第一端6071电连接，电流镜606的第二端6062与第一电阻608的第一端6081电连接。
如图7B所示，第一MOS管607的第二端6072与副边整流管101的栅端、以及第一电阻608的第二端6082电连接，第一MOS管607的控制端6073与放大子模块3021的输出端30211电连接。
第一电阻608可以起到限流作用，以起到对同步整流电路的保护作用，特别是保护放电子模块3022中的电路。
本申请中一种实施方式中上述电流镜包括第二MOS管和第三MOS管。二者源端接地，且二者栅端、第二MOS管漏端共接（指这三端电连接在一起）。
需要说明，参见图6A和图6B所示，误差放大器605的同相端接收副边整流管101的漏源电压的采样电压VDSENSE，误差放大器605的反相端接收表征阈值Vref的第一阈值电压（VREF_DOWN）。误差放大器605用于对VDSENSE和第一阈值VREF_DOWN的差值放大后输出。但实际上，误差放大器605的同相端也可接收VREF_DOWN，其反相端也可接收VDSENSE，此时，只需要更换第一MOS管607的类型即可，或者，在误差放大器605后接一个取反的模块，例如反相器。
前述介绍的技术方案中，通过对Vds进行采样，通过误差放大器放大Vds的采样电压与第一阈值的差值，放大后的差值用于控制放电子模块的输出电流大小，实际上输出电流大小和放大后的差值与VG电压相关，由此电流下拉VG电压，形成了负反馈环路。其只会对VG放电，而不会对其充电，可以获得波动较小的Vds，可避免误关断，降低芯片损耗。
相关技术中，在断续导通模式（Discontinuous Conduction Mode，DCM）下，如上所述，Vds上升至阈值Vref（例如-40mV）时，提前下拉栅端电压功能被触发，该功能可以对VG进行下拉，并在VG被下拉期间将Vds稳定在上述阈值Vref附近。在此之后，某一时刻，IS降至0，Vds触发关断电压（例如，零关断电压），可立即将同步整流管关断。其中，在Vds由阈值Vref上升至零的过程中，VG会被下拉一定值（例如，3~4V，参见图8A中的V_CHANGE）。
相较于上述DCM模式，在连续导通模式（Continuous Conduction Mode，CCM）下，原边开关管（原边整流管）开启之前提前下拉栅端电压功能不能被触发，原因在于：在副边整流管导通的情况下，副边电流Isd开始下降，由于Isd的绝对值比较大，Vds（Vds=Isd*Rds，Rds为导通电阻，Vds为负）会比较小（CCM情况下，在副边整流管体二极管导通后，Vds约为-500mV），较小的Vds使得其在原边开关管导通之前无法上升到上述较高的阈值Vref（提前下拉栅端的阈值，例如-40mV）。基于此，只有在原边开关管开启之后，Isd急剧上升，副边整流管的Vds急剧上升，在副边整流管的Vds急剧上升过程中，Vds急剧上升至阈值Vref时才能触发提前下拉栅端电压功能，然后Vds继续上升触发零关断电压时，产生对副边整流管栅端电压VG进行下拉的大电流（5A）以将VG快速下拉至零。实际情况中，由于CCM模式下原边开关管开启后Vds急剧上升至零的时间非常短（约为1ns），导致提前下拉栅端功能失效。换句话说，Vds由阈值Vref急剧上升至零的期间VG被下拉的量非常小，即相较于DCM模式，CCM模式下Vds由阈值Vref急剧上升至零的期间VG被下拉的值远小于上述值（例如3~4V），这使得CCM模式下副边整流管的关断时间较长，关断速度较慢。此时，CCM情况时延时肯定比具有提前下拉栅端功能（DCM情况）大。若不予解决此问题，将会出现“炸机”现象。
为了解决上述“炸机”现象，在一些实施例中，可以在同步整流控制电路300处于CCM模式时，若副边整流管的漏源电压Vds上升到第一关断电压，控制驱动单元301关断副边整流管；当同步整流控制电路300处于DCM模式时，若副边整流管的漏源电压Vds上升到第二关断电压，控制驱动单元301关断副边整流管；其中，第一关断电压小于第二关断电压，以便在CCM模式下对副边整流管101提前进行关断，具体实现方式可以参见下述实施例中关于第二控制单元303的介绍，此处不再赘述。
第一关断电压和第二关断电压的大小可以由本领域技术人员根据实际情况进行设置，本申请实施例对此不作限定。例如，设置第一关断电压U1为负电压，比如满足：-40mV<U1<0，第二关断电压U2=0，即上述零关断电压。
在本申请实施例中，在对副边整流管101进行快速关断时，CCM模式下基于漏源电压Vds和第一关断电压对副边整流管进行快速关断，DCM模式下基于漏源电压Vds和第二关断电压对副边整流管进行快速关断。由于第一关断电压小于第二关断电压，因此相较于DCM模式，CCM模式下关断副边整流管的过程被提前执行，即本申请实施例中CCM模式下关断副边整流管时间提前，解决了前述的CCM时相较于DCM时的关闭副边整流管的延时问题，从而有效防止CCM模式下出现开关电源“炸机”的情况，由此能够稳定开关电源的性能，消除对开关电源寿命的影响。
在一些实施方式中，为了实现在CCM模式下提前关断副边整流管的目的，如图4所示，同步整流控制电路300还包括：第二控制单元303，第二控制单元303被配置为当副边整流管101的漏源电压的采样电压VDSENSE大于第二阈值，且副边整流管101的栅端电压的采样电压大于第三阈值时，控制驱动单元301关断副边整流管。所述第二阈值大于所述第一阈值。
其中，第二阈值是与上述第一关断电压相关的。本实施例中判断VDSENSE大于第二阈值，且VG的采样电压大于第三阈值，可以认为此时处于CCM（理由在后文介绍）。而判断VDSENSE大于第二阈值实际等效于判断Vds大于第一关断电压。
因此，实际上，第二阈值也可认为是关断电压。由于和第二阈值比较的是Vds的采样电压（第二控制单元可与前述采样模块609连接，接收Vds的采样电压VDSENSE），而前述CCM时，若副边整流管的漏源电压Vds上升到第一关断电压（判断Vds>第一关断电压），控制驱动单元301关断副边整流管。因此，从数值上来讲，判断VDSENSE>第二阈值等效于判断Vds>第一关断电压。即若VDSENSE=k*Vds（k为放大系数，优选为0<k<=1），则理论上可选择，第二阈值=k*第一关断电压。当然，第二阈值并不一定需要这么精确，其可以根据需要在k*第一关断电压上下浮动。也可根据具体的采样模块，本领域技术人员选择合适的第二阈值。
如上所述，第一关断电压小于上述第二关断电压。上述第二关断电压可以理解为DCM情况下的关断电压，即零关断电压。DCM情况下，当Vds达到或者说大于第二关断电压时，TURN_OFF=0，此时，驱动单元控制副边整流管101关闭。一般来说，第二关断电压选择为0，此时第一关断电压、第二阈值为小于0的值。
此外，如前所述，VDSENSE大于第二阈值，且VG的采样电压大于第三阈值，可以认为此时处于CCM。
DCM模式下，当Vds>提前下拉阈值(即VDSENSE>第一阈值)，会通过电流源立即产生一路电流下拉VG，VG电压下降，那么Rds会增加,导致Vds会负的更多，那么通过EA放大器605产生的电压值减小，导致放电子模块产生电流小，产生一个抑制作用使VG电压下降变慢。最终通过这个负反馈结构使Vds的值接近提前下拉阈值（Vref）。当IS等于0后，触发关断阈值，将VG电压通过大电流（5A）拉到0。在DCM情况下，Vds在提前下拉阈值（例如-40mV）到0这个过程下，VG的电压会被下拉一定值（例如3-4V）下来。但是CCM情况，由于Vds在提前下拉阈值（例如-40mV）到0这个过程时间短，导致其VG电压不能被下拉上述值（例如3-4V）。
具体地，对于第二控制单元303，在副边整流管101的漏源电压由上述提前下拉阈值（Vref）上升到第一关断电压的过程中（即副边整流管101的漏源电压的采样电压由第一阈值（VREF_DOWN）上升到第二阈值（VREF_QOFF）的过程中），副边整流管101的栅端电压可能被下拉了设定电压（例如，3V~4V），也可能没有被下拉设定电压。在副边整流管101的栅端电压被下拉了设定电压的情况下，同步整流控制电路300处于DCM模式；在副边整流管101的栅端电压没有被下拉设定电压的情况下，同步整流控制电路300处于CCM模式。因此，基于副边整流管101的栅端电压是否被下拉设定电压，可以对同步整流控制电路300是处于CCM模式还是处于DCM模式进行判断。根据上述设定电压和栅端电压，设置第三阈值，使其满足：DCM模式下副边整流管101的栅端电压小于第三阈值(VREF)，且CCM模式下副边整流管101的栅端电压大于第三阈值。即，在漏源电压Vds的采样电压由VREF_DOWN上升到VREF_QOFF的过程中，若副边整流管101栅端电压下降量超过一定值（例如3V），则认为当前处于DCM模式，若副边整流管101栅端电压下降量未超过一定值（例如3V），则认为当前处于CCM模式。
综上所述，第二控制单元303在副边整流管101的漏源电压上升到第一关断电压（VDSENSE上升到第二阈值）、且副边整流管101的栅端电压的采样值大于第三阈值的情况下，可以确定同步整流控制电路是处于CCM模式且副边整流管101的漏源电压上升到第一关断电压，在此情况下第二控制单元303控制驱动单元301关断副边整流管101，从而在CCM模式下对副边整流管101进行提前关断。
在一些实施例中，如图5、图6A所示，第二控制单元303可以包括：第一判断子模块3031、第二判断子模块3032、以及逻辑门3033。
第一判断子模块3031，被配置为：判断副边整流管101的漏源电压的采样电压和第二阈值的大小，输出第一判断结果。
第二判断子模块3032，被配置为：判断副边整流管101的栅端电压的采样电压和第三阈值的大小，输出第二判断结果。
逻辑门3033，被配置为：对第一判断结果和第二判断结果做逻辑运算，并将逻辑运算结果输出至驱动单元301。
综合第一判断结果和第二判断结果，可以判断是否处于CCM模式，且CCM模式时Vds是否达到了第一关断电压。逻辑门3033与驱动单元301电连接，用于控制驱动单元301关断所述副边整流管101。可以理解地，本申请中逻辑门3033为逻辑电路，其根据第一判断子模块、第二判断子模块的电路设置方式，需要适应性地改变。
本申请中，如图6A所示，第一判断子模块3031还可与前述采样模块609连接，接收Vds的采样电压VDSENSE。
在一些实施例中，上述逻辑门3033，被配置为：对所述第一判断结果、第二判断结果和模式检测信号做逻辑运算，并将逻辑运算结果输出至所述驱动单元301；其中，所述模式检测信号被配置为表征当前时间是否为处于开通消隐结束后且副边整流管关闭之前的时间。
本实施例与前述实施例（如图6A）不同的是，逻辑门3033包括第三个输入端口，如图6B所示。该端口接收模式检测信号（MODE_DET），MODE_DET指的是模式检测，旨在这段时间内才进行模式检测。即只在开通消隐（指图8B中的TON_MIN，最小开通时间或最小开启时间，指这段时间内副边整流管一直保持开通,最小开启时间结束后，拉低MODE_DET）结束后，副边整流管关闭之前（通过检测同步整流管关闭，来拉高MODE_DET）进行检测，其输出低电平，其他时间段都为高电平。当然地，MODE_DET也可以在开通消隐结束后，同步整流管关闭之前为高电平，其它时间为低电平，此时需要修改电路逻辑，例如适应性修改逻辑门。本申请在此不进行限定。本实施例中，MODE_DET用于屏蔽副边整流管开启之后可能存在的振铃。该振铃可能会触发QOFF_OUT为1。
一些实施例中，如图6A和图6B所示，所述第一判断子模块3031包括第一比较器601；所述第一比较器的第一端和第二端分别接收所述副边整流管的漏源电压的采样电压和所述第二阈值；所述第一比较器的输出端与所述逻辑门3033的第一输入端电连接；
所述第二判断子模块3032包括：第二比较器603；所述第二比较器的第一端和第二端分别接收所述副边整流管的栅端电压的采样电压和所述第三阈值，所述第二比较器的输出端与所述逻辑门3033的第二输入端电连接。
如前述实施例，逻辑门可以包括第三输入端，以输入MODE_DET信号，也可以不包括第三输入端。
可以理解地，本申请中，第一比较器、第二比较器的同相端、反相端的输入信号并不一定按照图6A和图6B来设计，只需要保证第一比较器两个输入端分别接收的是所述副边整流管的漏源电压的采样电压和所述第二阈值，以及，保证第二比较器两个输入端分别接收的是所述副边整流管的栅端电压的采样电压和所述第三阈值，再合理的设计逻辑门电路，就可以实现对副边整流管提前关断的功能。
可选地，所述逻辑门3033包括反相器602和或非门；所述第一比较器的输出端和所述反相器连接，所述反相器的输出端与上述或非门的第一输入端连接。
结合图6A和图6B给出的实施例予以说明，第一比较器601的同相端和反相端分别接收所述副边整流管的漏源电压的采样电压（即图6A和图6B中VDSENSE）和所述第二阈值（即图6A和图6B中VREF_QOFF）。即，第一比较器601的同相端接收表征副边整流管101的漏源电压的第一信号，第一比较器601的反相端接收表征第一关断电压的第二信号。第一比较器之后连接有反相器602。
然而，实际中，第一比较器的同相端和反相端输入信号可以分别接收第二阈值和所述副边整流管的漏源电压的采样电压。此时，不再需要反相器602。
请继续参见图6A和图6B所示，第二判断子模块3032可以包括第二比较器603。第二比较器603的同相端接收第三阈值（VREF），反相端接收副边整流管101的栅端电压的采样电压（图6A和图6B中分压采样模块604对栅端电压VG进行分压后得到的信号，实际中还可以使用其它的采样模块对栅端电压进行采样）；所述第二比较器603的输出端与所述逻辑门3033电连接（具体为与逻辑门的或非门电连接）。同理，第二比较器的同相端和反相端输入信号可以分别接收副边整流管101的栅端电压的采样电压和第三阈值（VREF）。此时，通过合理的设计，例如，在第二比较器之后连接一反相器，仍然可以获得和图6A、图6B一样的效果。可以理解地，若不采用反相器，实际还可以选择其它逻辑门电路来实现相同的功能。
请继续参见图6B，在模式检测阶段，MODE_DET=0，若栅端电压的采样电压大于第三阈值（VREF），则第二比较器603输出为0，VDSENSE>第二阈值VREF_QOFF，则此时反相器602输出为0，此时，或非门输出为1，即判断处于CCM模式，且达到第一关断电压，此时驱动单元控制副边整流管提前关断。
当然，如前述，根据第一比较器、第二比较器同相端、反相端分别接收的何种信号，可以适应性地设计逻辑门。例如，如图6B，使得图6B中MODE_DET在模式检测阶段为1，其余时候为0，使得第二比较器603同相端接收VG的采样电压，反相端接收第三阈值VREF，使得第一比较器601同相端接收第二阈值，反相端接收VD的采样电压，则在CCM模式下，且VD的采样电压大于第二阈值时，MODE_DET为1，反相器输出为1，VG_DET为1，只需要设计与门，就可实现对副边整流管的提前关断。
当然地，实际中，还可以设计其它的逻辑门电路，本申请在此不做限制。
在一些实施例中，如图5所示，第二控制单元303还可以包括：采样子模块3034。采样子模块3034的第一端与副边整流管101栅端电连接，采样子模块3034的第二端与第二判断子模块3032电连接，采样子模块3034的第二端输出副边整流管101的栅端电压的采样电压至第二判断子模块3032。
具体地，如图6A和图6B所示，采样子模块3034可以是分压采样模块604，采样子模块3034的第一端30341与副边整流管101的栅端电连接，采样子模块3034的第二端30342输出副边整流管101上栅端电压的采样电压至第二判断子模块3032（即图6A和图6B中的第二比较器603的反相端）。
需要说明的是，本申请中，可选地，采用高压驱动同步整流管（副边整流管），可以降低管子的导通电阻Rds，提升同步整流芯片的效率。通过判断在VREF_DOWN到VREF_QOFF这个过程，VG的电压是否下降了我们的预设值来判断同步整流芯片处于何种模式，进而实现高压情况下的快速关断方案。所以此方案对于高低压同步整流芯片的快速关断都适用。
下面以图6B所示的同步整流控制电路为例，对图6B所示的同步整流控制电路的工作过程进行说明。
采样模块609对副边整流管101的漏源电压进行采样，输出副边整流管101的漏源电压的采样电压VDSENSE。该采样结果表征副边整流管101的漏源电压。
在VDSENSE<VREF_DOWN的情况下，误差放大器605输出低电平，在此情况下放电子模块3022不工作。
在VREF_DOWN<VDSENSE<VREF_QOFF的情况下，误差放大器605对VDSENSE和VREF_DOWN的差值进行放大，输出Vo（Vo=AV*(VDSENSE-VREF_DOWN)）至放电子模块3022中第一MOS管607的栅端，第一MOS管607与副边整流管101的栅端电连接，因此第一MOS管607可以基于Vo来控制副边整流管101栅端上的放电子模块的输出电流大小（也可认为放电子模块3022实时根据VDSENSE和VG控制输出电流的大小），以对副边整流管101的栅端上的栅端电压VG进行下拉。其中，在VG下降的情况下，副边整流管101的漏端和源端间的导通电阻Rds增大，Vds变小（负的更多），采样模块609实时检测Vds，采样模块609上输出的VDSENSE下降，由此使得Vo下降，放电子模块3022输出的电流减小，VG的下降速度变缓，导致RON变大速度减缓，根据VD=ID*RON，ID逐渐减小，而RON在逐渐增大，致使VD理想状态下稳定在VREF_DOWN。本申请实施例在将Vds固定在一固定电压VREF_DOWN的过程中仅对VG进行放电，不存在充电，因此，不会存在Vds反复在VREF_DOWN波动得问题；设计过程中，通过设置放电子模块3022产生电流得大小来使VD近似稳定在VREF_DOWN或则略微向上涨得趋势，使VD离0电压近，能够有效减小副边整流管101的损耗。另外，本申请的负反馈结构不需要大的补偿电容，电路结构简单。
在VDSENSE<VREF_QOFF的情况下，QOFF_OUT=0，反相器602（可采用斯密特触发器）接收QOFF_OUT，输出高电平信号至或非门4013，或非门4013输出的QUICK_OFF为低电平信号，此时快速关断相当于不工作，即不会控制副边整流管101提前关断。
在VDSENSE>VREF_QOFF的情况下，QOFF_OUT=1，反相器602接收QOFF_OUT，输出低电平信号至或非门4013，MODE_DET信号在开通消隐结束后且副边整流管关闭之前为低电平信号（其它时间段为高电平），其输入至或非门3033。在开通消隐结束后且副边整流管关闭之前的期间（即模式检测时间段），若VDSENSE从VREF_DOWN上升到VREF_QOFF， VG下降的足够多（VG的采样电压小于第三阈值VREF），说明VG已经被拉到设定值以下（被下拉了3-4V），此时为DCM模式，VG_DET为高电平，QUICK_OFF为低电平，驱动单元301不对副边整流管进行提前关断；VDSENSE从VREF_DOWN上升到VREF_QOFF，若VG的采样电压大于第三阈值VREF，说明VG没有被拉到设定值以下，VG下降的不够多，由此可以确定是CCM模式，VG_DET为低电平，QUICK_OFF为高电平，驱动单元301对副边整流管101进行关断。在本申请中，副边整流管101的关断电压在DCM模式下为第一关断电压（例如0V），在CCM模式下为第二关断电压（例如-30mV），显然，CCM模式相较于DCM模式对副边整流管101进行了提前关断。
可以理解，CCM时，原边开启后，副边电流IS发生突变，其急剧下降，导致Vds急剧增加（绝对值减小），从而VDSENSE触发到第一阈值VREF_DOWN，之后，副边电流IS继续急剧下降，Vds继续急剧增加，直至VDSENSE触发第二阈值VREF_QOFF后提前关断副边整流管，而非触发零关断电压后再关断副边整流管，以此，可减少原、副边互通时长，甚至避免原副边互通。
需要说明的是，本申请中的放电子模块3022由VG进行供电，在VDSENSE>VREF_DOWN的情况下，VG电压下降到一定值时，导致负反馈环路增益降低，放大子模块3021中误差放大器605放大功能被减弱，导致Vds电压对放电子模块3022的输出电流得控制减弱，致使输出电流降低，以保证VG电压不被拉到很低，避免误提前关断。
另外需要说明，本申请在提前关断未被触发时（例如DCM模式时），采用正常的关断方式。例如，当副边电流ID下降为0（也可判断Vds大小，例如Vds大于第二关断电压，这里第二关断电压对应可选择为0）时，触发关断机制，此时VG电压已经被下拉到一个合适电压，关断机制便可立即将VG拉低，关闭同步整流管。实现了效率与速度的兼顾，提升了系统效率。
图8A为图6B所示的同步整流控制电路300在DCM模式下工作时各信号的波形图。
图8B为图6B所示的同步整流控制电路300在CCM模式下工作时各信号的波形图。
其中，GD为原边整流管的开关控制信号，IS为副边电流（即Isd，副边整流管的电流），GD_SR为副边整流管的开关控制信号，V_CHANGE为VG的变化量(具体为VG被提前下拉的量，即触发提前下拉阈值开始到触发关断电压之前VG被下拉的量)。其他参数参见上述实施例中的对应描述，此处不再赘述。
本申请实施例还提供同步整流控制芯片，包括上述的同步整流控制电路300。
本申请实施例还提供一种开关电源；开关电源包括副边整流管101和上述同步整流控制芯片。
以上已经描述了本申请的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。本申请的范围由所附权利要求来限定。

Claims (12)

1.一种同步整流控制电路，其特征在于，包括：
驱动单元，被配置为控制副边整流管的通断；
第一控制单元，被配置为将所述副边整流管的漏源电压的采样电压和第一阈值的差值电压进行放大，并基于放大后的差值电压和所述副边整流管的栅端电压输出电流，所述电流被配置为对所述副边整流管的栅端进行放电。
2.根据权利要求1所述的同步整流控制电路，其特征在于，所述第一控制单元包括：
放大子模块和放电子模块；
其中，所述放大子模块的第一输入端、第二输入端分别接收所述副边整流管的漏源电压的采样电压和所述第一阈值，所述放大子模块对所述副边整流管的漏源电压的采样电压和第一阈值的差值进行放大后经输出端输出；
所述放电子模块的输入端与所述放大子模块的输出端电连接，所述放电子模块的输出端与所述副边整流管的栅端电连接，以对所述副边整流管的栅端进行放电。
3.根据权利要求2所述的同步整流控制电路，其特征在于，所述同步整流控制电路还包括：采样模块；
所述采样模块的输入端与所述副边整流管的漏端电连接，所述采样模块的输出端与所述放大子模块电连接，用于向所述放大子模块输出所述副边整流管的漏源电压的采样电压。
4.根据权利要求3所述的同步整流控制电路，其特征在于，所述放大子模块包括误差放大器；所述误差放大器的第一端与所述采样模块连接，所述误差放大器的第二端接收所述第一阈值，所述误差放大器的输出端与所述放电子模块的输入端连接。
5.根据权利要求4所述的同步整流控制电路，其特征在于，所述放电子模块包括：电流镜、第一MOS管；
所述电流镜的第一端与所述第一MOS管的第一端电连接，所述电流镜的第二端与所述第一MOS管的第二端、所述副边整流管的栅端共接；
所述第一MOS管的控制端与所述放大子模块的输出端电连接。
6.根据权利要求4所述的同步整流控制电路，其特征在于，所述放电子模块包括：电流镜、第一MOS管和第一电阻；
所述电流镜的第一端与所述第一MOS管的第一端电连接，所述电流镜的第二端与所述第一电阻的第一端电连接；
所述第一MOS管的第二端与所述副边整流管的栅端、以及所述第一电阻的第二端电连接，所述第一MOS管的控制端与所述放大子模块的输出端电连接。
7.根据权利要求1-6任一项所述的同步整流控制电路，其特征在于，所述同步整流控制电路还包括：
第二控制单元，被配置为：当所述副边整流管的漏源电压的采样电压大于第二阈值，且所述副边整流管的栅端电压的采样电压大于第三阈值时，控制所述驱动单元关断所述副边整流管；所述第二阈值大于所述第一阈值。
8.根据权利要求7所述的同步整流控制电路，其特征在于，所述第二控制单元包括：第一判断子模块、第二判断子模块、以及逻辑门；
所述第一判断子模块，被配置为：判断所述副边整流管的漏源电压的采样电压和第二阈值的大小，输出第一判断结果；
所述第二判断子模块，被配置为：判断所述副边整流管的栅端电压的采样电压和所述第三阈值的大小，输出第二判断结果；
所述逻辑门，被配置为：对所述第一判断结果和所述第二判断结果做逻辑运算，并将逻辑运算结果输出至所述驱动单元；
或，
所述逻辑门，被配置为：对所述第一判断结果、第二判断结果和模式检测信号做逻辑运算，并将逻辑运算结果输出至所述驱动单元；其中，所述模式检测信号被配置为表征当前时间是否为处于开通消隐结束后且副边整流管关闭之前的时间。
9.根据权利要求8所述的同步整流控制电路，其特征在于，所述第一判断子模块包括：第一比较器；所述第一比较器的第一端和第二端分别接收所述副边整流管的漏源电压的采样电压和所述第二阈值；所述第一比较器的输出端与所述逻辑门的第一输入端电连接；
所述第二判断子模块包括第二比较器；所述第二比较器的第一端和第二端分别接收所述副边整流管的栅端电压的采样电压和所述第三阈值，所述第二比较器的输出端与所述逻辑门的第二输入端电连接。
10.根据权利要求9所述的同步整流控制电路，其特征在于，所述逻辑门包括反相器，以及或非门；
所述第一比较器的输出端和所述反相器连接，所述反相器的输出端与所述或非门的输入端连接。
11.一种同步整流控制芯片，其特征在于，包括：如权利要求1-10中任一项所述的同步整流控制电路。
12.一种开关电源，其特征在于，包括：副边整流管和如权利要求11所述的同步整流控制芯片。
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