JPH07177004A - 両相信号発生回路 - Google Patents
両相信号発生回路Info
- Publication number
- JPH07177004A JPH07177004A JP5317693A JP31769393A JPH07177004A JP H07177004 A JPH07177004 A JP H07177004A JP 5317693 A JP5317693 A JP 5317693A JP 31769393 A JP31769393 A JP 31769393A JP H07177004 A JPH07177004 A JP H07177004A
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- phase output
- positive
- latch circuit
- side latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 正相出力信号と逆相出力信号が正確に逆相に
なる回路を提供する。 【構成】 マスタ側ラッチ回路２０は、入力クロックＩ
Ｎの立上がりに同期して逆相出力信号Ｓ３０ｂを取り込
んで正相出力信号Ｓ２０を出力する。スレーブ側ラッチ
回路３０は、入力クロックＩＮの立ち下がりに同期して
正相出力信号Ｓ２０ａ及び逆相出力信号Ｓ２０ｂを取り
込んで相補的な正相出力信号Ｓ３０ａ及び逆相出力信号
Ｓ３０ｂを出力する。ＥＸ−ＯＲ回路４１は、マスタ側
ラッチ回路２０の正相出力信号Ｓ２０ａとスレーブ側ラ
ッチ回路の正相出力信号Ｓ３０ａとの一致／不一致を検
出して正相出力信号Ｓ４１を出力する。ＥＸ−ＯＲ回路
４２は、マスタ側ラッチ回路２０の正相出力信号Ｓ２０
ａとスレーブ側ラッチ回路３０の逆相出力信号Ｓ３０ｂ
との一致／不一致を検出して逆相出力信号Ｓ４２を出力
する。
なる回路を提供する。 【構成】 マスタ側ラッチ回路２０は、入力クロックＩ
Ｎの立上がりに同期して逆相出力信号Ｓ３０ｂを取り込
んで正相出力信号Ｓ２０を出力する。スレーブ側ラッチ
回路３０は、入力クロックＩＮの立ち下がりに同期して
正相出力信号Ｓ２０ａ及び逆相出力信号Ｓ２０ｂを取り
込んで相補的な正相出力信号Ｓ３０ａ及び逆相出力信号
Ｓ３０ｂを出力する。ＥＸ−ＯＲ回路４１は、マスタ側
ラッチ回路２０の正相出力信号Ｓ２０ａとスレーブ側ラ
ッチ回路の正相出力信号Ｓ３０ａとの一致／不一致を検
出して正相出力信号Ｓ４１を出力する。ＥＸ−ＯＲ回路
４２は、マスタ側ラッチ回路２０の正相出力信号Ｓ２０
ａとスレーブ側ラッチ回路３０の逆相出力信号Ｓ３０ｂ
との一致／不一致を検出して逆相出力信号Ｓ４２を出力
する。
Description
【０００１】
【産業上の利用分野】本発明は、フリップフロップのよ
うな論理回路等のクロック信号等に用いられる正相出力
信号及び逆相出力信号からなる両相出力信号を発生する
シングルバランス変換回路等の両相信号発生回路に関す
るものである。
うな論理回路等のクロック信号等に用いられる正相出力
信号及び逆相出力信号からなる両相出力信号を発生する
シングルバランス変換回路等の両相信号発生回路に関す
るものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；１９９１年電子情報通信学会技術研究報告書、Ｎ
Ｏ．４２４(１９９１)藤井・徳島・石川・前多・樋田・
大野・高野著「ＳＴＭ−１６用低消費電力１６：１ＭＵ
Ｘ／ＤＭＵＸ ＤＭＴ ＬＳＩ」Ｐ．９３−９９ 図２は、前記文献に記載された従来の両相信号発生回路
及び両相クロック入力型フリップフロップの回路図であ
る。図２中の両相信号発生回路は、入力信号ＩＮを入力
する入力端子１と、入力信号ＩＮを反転して逆相出力信
号Ｓo ２を出力するインバータ２とで構成されている。
入力端子１には、両相クロック入力型フリップフロップ
３の正相クロック入力端子Ｃが接続されると共に、信号
反転用のインバータ２を介して両相クロック入力型フリ
ップフロップ３の逆相クロック入力端子Ｃ／が接続され
ている。両相クロック入力型フリップフロップ３は、入
力信号ＩＮをクロックの正相出力信号Ｓo １とし、逆相
出力信号Ｓo ２をクロックの逆相信号として入力端子Ｄ
から入力データを取り込み、出力端子Ｑから出力信号を
出力するフリップフロップである。
例えば次のような文献に記載されるものがあった。 文献；１９９１年電子情報通信学会技術研究報告書、Ｎ
Ｏ．４２４(１９９１)藤井・徳島・石川・前多・樋田・
大野・高野著「ＳＴＭ−１６用低消費電力１６：１ＭＵ
Ｘ／ＤＭＵＸ ＤＭＴ ＬＳＩ」Ｐ．９３−９９ 図２は、前記文献に記載された従来の両相信号発生回路
及び両相クロック入力型フリップフロップの回路図であ
る。図２中の両相信号発生回路は、入力信号ＩＮを入力
する入力端子１と、入力信号ＩＮを反転して逆相出力信
号Ｓo ２を出力するインバータ２とで構成されている。
入力端子１には、両相クロック入力型フリップフロップ
３の正相クロック入力端子Ｃが接続されると共に、信号
反転用のインバータ２を介して両相クロック入力型フリ
ップフロップ３の逆相クロック入力端子Ｃ／が接続され
ている。両相クロック入力型フリップフロップ３は、入
力信号ＩＮをクロックの正相出力信号Ｓo １とし、逆相
出力信号Ｓo ２をクロックの逆相信号として入力端子Ｄ
から入力データを取り込み、出力端子Ｑから出力信号を
出力するフリップフロップである。
【０００３】図３は、図２に示す両相信号発生回路のタ
イミングチャートであり、この図を参照しつつ、図２の
動作を説明する。入力端子１に入力される入力信号ＩＮ
が低（以下、“Ｌ”という）レベルの場合、それがその
まま“Ｌ”レベルの正相出力信号Ｓo １として正相クロ
ック入力端子Ｃに入力される。更に、入力信号ＩＮは、
インバータ２で反転され、高（以下、“Ｈ”という）レ
ベルの逆相出力信号Ｓo ２が逆相クロック入力端子Ｃ／
に入力される。又、入力信号ＩＮが“Ｈ”レベルの場
合、それがそのまま“Ｈ”レベルの正相出力信号Ｓo １
として正相クロック入力端子Ｃに入力されると共に、イ
ンバータ２で反転されて“Ｌ”レベルの逆相出力信号Ｓ
o ２が逆相クロック入力端子Ｃ／に入力される。以上の
ように、図２の両相信号発生回路では、単相の入力信号
ＩＮを入力することにより、正相出力信号Ｓo １及び逆
相出力信号Ｓo ２からなる両相出力信号が得られる。
イミングチャートであり、この図を参照しつつ、図２の
動作を説明する。入力端子１に入力される入力信号ＩＮ
が低（以下、“Ｌ”という）レベルの場合、それがその
まま“Ｌ”レベルの正相出力信号Ｓo １として正相クロ
ック入力端子Ｃに入力される。更に、入力信号ＩＮは、
インバータ２で反転され、高（以下、“Ｈ”という）レ
ベルの逆相出力信号Ｓo ２が逆相クロック入力端子Ｃ／
に入力される。又、入力信号ＩＮが“Ｈ”レベルの場
合、それがそのまま“Ｈ”レベルの正相出力信号Ｓo １
として正相クロック入力端子Ｃに入力されると共に、イ
ンバータ２で反転されて“Ｌ”レベルの逆相出力信号Ｓ
o ２が逆相クロック入力端子Ｃ／に入力される。以上の
ように、図２の両相信号発生回路では、単相の入力信号
ＩＮを入力することにより、正相出力信号Ｓo １及び逆
相出力信号Ｓo ２からなる両相出力信号が得られる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
図２のような両相信号発生回路では、次のような課題が
あった。従来の両相信号発生回路は、インバータ２の信
号伝達遅延時間Τがあるため、逆相出力信号Ｓo ２が正
相出力信号Ｓo １に比べ信号伝達遅延時間Τだけ遅れ、
共に“Ｈ”レベルまたは“Ｌ”レベルになるという問題
があった。例えば、クロック両相入力型フリップフロッ
プ３では、入力信号ＩＮに対するクロックの位相余裕
は、正相出力信号Ｓo １及び逆相出力信号Ｓo ２が正確
に逆相になるとき最大になり、正確な逆相からずれると
位相余裕が小さくなる。そのため、このような正相出力
信号Ｓo １及び逆相出力信号Ｓo ２で動作する図２中の
両相クロック入力型フリップフロップ３では、正相出力
信号Ｓo １と逆相出力信号Ｓo ２が短い時間でも共に
“Ｌ”レベルになると、誤動作の原因となる。従って、
従来の両相信号発生回路では、その用途上の制限を受け
ることになる。本発明は、前記従来技術が持っていた課
題として、正相信号と逆相信号が正確に逆相にならない
という点について解決した両相信号発生回路を提供する
ものである。
図２のような両相信号発生回路では、次のような課題が
あった。従来の両相信号発生回路は、インバータ２の信
号伝達遅延時間Τがあるため、逆相出力信号Ｓo ２が正
相出力信号Ｓo １に比べ信号伝達遅延時間Τだけ遅れ、
共に“Ｈ”レベルまたは“Ｌ”レベルになるという問題
があった。例えば、クロック両相入力型フリップフロッ
プ３では、入力信号ＩＮに対するクロックの位相余裕
は、正相出力信号Ｓo １及び逆相出力信号Ｓo ２が正確
に逆相になるとき最大になり、正確な逆相からずれると
位相余裕が小さくなる。そのため、このような正相出力
信号Ｓo １及び逆相出力信号Ｓo ２で動作する図２中の
両相クロック入力型フリップフロップ３では、正相出力
信号Ｓo １と逆相出力信号Ｓo ２が短い時間でも共に
“Ｌ”レベルになると、誤動作の原因となる。従って、
従来の両相信号発生回路では、その用途上の制限を受け
ることになる。本発明は、前記従来技術が持っていた課
題として、正相信号と逆相信号が正確に逆相にならない
という点について解決した両相信号発生回路を提供する
ものである。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、両相信号発生回路は、入力クロック
に同期して逆相出力信号を取り込んで一定の遅延時間Ｔ
後に第１の正相出力信号を出力するマスタ側ラッチ回
路、及び該入力クロックと逆相のクロックに同期して該
第１の正相出力信号を取り込んで該遅延時間Ｔ後に相補
的な第２の正相出力信号及び該逆相出力信号を出力する
スレーブ側ラッチ回路を有するマスタ・スレーブ型フリ
ップフロップを備えている。更に、前記マスタ側ラッチ
回路の第１の正相出力信号と前記スレーブ側ラッチ回路
の第２の正相出力信号との一致／不一致を検出する第１
の一致／不一致検出手段と、前記第１の一致／不一致検
出手段と同一の遅延時間を有し、前記マスタ側ラッチ回
路の第１の正相出力信号と前記スレーブ側ラッチ回路の
逆相出力信号との一致／不一致を検出する第２の一致／
不一致検出手段とを、設けている。第２の発明は、両相
信号発生回路は、入力クロックに同期して第２の逆相出
力信号及び第２の正相出力信号を取り込んで一定の遅延
時間Ｔ後に第１の正相出力信号及び第１の逆相出力信号
を出力するマスタ側ラッチ回路、及び該入力クロックと
逆相のクロックに同期して該第１の正相出力信号及び第
１の逆相出力信号を取り込んで該遅延時間Ｔ後に相補的
な該第２の正相出力信号及び該第２の逆相出力信号を出
力するスレーブ側ラッチ回路を有するマスタ・スレーブ
型フリップフロップを備えている。更に、前記マスタ側
ラッチ回路の第１の正相出力信号と前記スレーブ側ラッ
チ回路の第２の正相出力信号との一致／不一致を検出す
る第１の一致／不一致検出手段と、前記第１の一致／不
一致検出手段と同一の遅延時間を有し、前記マスタ側ラ
ッチ回路の第１の正相出力信号と前記スレーブ側ラッチ
回路の逆相出力信号との一致／不一致を検出する第２の
一致／不一致検出手段とを、設けている。第３の発明
は、両相信号発生回路は、入力クロックに同期して第２
の逆相出力信号及び第２の正相出力信号を取り込んで一
定の遅延時間Ｔ後に第１の正相出力信号及び第１の逆相
出力信号を出力するマスタ側ラッチ回路、及び該入力ク
ロックを反転したクロックに同期して該第１の正相出力
信号及び第１の逆相出力信号を取り込んで該遅延時間Ｔ
後に相補的な該第２の正相出力信号及び該第２の逆相出
力信号を出力するスレーブ側ラッチ回路を有するマスタ
・スレーブ型フリップフロップを備えている。更に、前
記マスタ側ラッチ回路の第１の正相出力信号を反転した
信号と前記スレーブ側ラッチ回路の第２の正相出力信号
との一致／不一致を検出する第１の一致／不一致検出手
段と、前記第１の一致／不一致検出手段と同一の遅延時
間を有し、前記マスタ側ラッチ回路の第１の正相出力信
号を反転した信号と前記スレーブ側ラッチ回路の第２の
逆相出力信号との一致／不一致を検出する第２の一致／
不一致検出手段とを、設けている。
を解決するために、両相信号発生回路は、入力クロック
に同期して逆相出力信号を取り込んで一定の遅延時間Ｔ
後に第１の正相出力信号を出力するマスタ側ラッチ回
路、及び該入力クロックと逆相のクロックに同期して該
第１の正相出力信号を取り込んで該遅延時間Ｔ後に相補
的な第２の正相出力信号及び該逆相出力信号を出力する
スレーブ側ラッチ回路を有するマスタ・スレーブ型フリ
ップフロップを備えている。更に、前記マスタ側ラッチ
回路の第１の正相出力信号と前記スレーブ側ラッチ回路
の第２の正相出力信号との一致／不一致を検出する第１
の一致／不一致検出手段と、前記第１の一致／不一致検
出手段と同一の遅延時間を有し、前記マスタ側ラッチ回
路の第１の正相出力信号と前記スレーブ側ラッチ回路の
逆相出力信号との一致／不一致を検出する第２の一致／
不一致検出手段とを、設けている。第２の発明は、両相
信号発生回路は、入力クロックに同期して第２の逆相出
力信号及び第２の正相出力信号を取り込んで一定の遅延
時間Ｔ後に第１の正相出力信号及び第１の逆相出力信号
を出力するマスタ側ラッチ回路、及び該入力クロックと
逆相のクロックに同期して該第１の正相出力信号及び第
１の逆相出力信号を取り込んで該遅延時間Ｔ後に相補的
な該第２の正相出力信号及び該第２の逆相出力信号を出
力するスレーブ側ラッチ回路を有するマスタ・スレーブ
型フリップフロップを備えている。更に、前記マスタ側
ラッチ回路の第１の正相出力信号と前記スレーブ側ラッ
チ回路の第２の正相出力信号との一致／不一致を検出す
る第１の一致／不一致検出手段と、前記第１の一致／不
一致検出手段と同一の遅延時間を有し、前記マスタ側ラ
ッチ回路の第１の正相出力信号と前記スレーブ側ラッチ
回路の逆相出力信号との一致／不一致を検出する第２の
一致／不一致検出手段とを、設けている。第３の発明
は、両相信号発生回路は、入力クロックに同期して第２
の逆相出力信号及び第２の正相出力信号を取り込んで一
定の遅延時間Ｔ後に第１の正相出力信号及び第１の逆相
出力信号を出力するマスタ側ラッチ回路、及び該入力ク
ロックを反転したクロックに同期して該第１の正相出力
信号及び第１の逆相出力信号を取り込んで該遅延時間Ｔ
後に相補的な該第２の正相出力信号及び該第２の逆相出
力信号を出力するスレーブ側ラッチ回路を有するマスタ
・スレーブ型フリップフロップを備えている。更に、前
記マスタ側ラッチ回路の第１の正相出力信号を反転した
信号と前記スレーブ側ラッチ回路の第２の正相出力信号
との一致／不一致を検出する第１の一致／不一致検出手
段と、前記第１の一致／不一致検出手段と同一の遅延時
間を有し、前記マスタ側ラッチ回路の第１の正相出力信
号を反転した信号と前記スレーブ側ラッチ回路の第２の
逆相出力信号との一致／不一致を検出する第２の一致／
不一致検出手段とを、設けている。
【０００６】
【作用】第１の発明によれば、以上のように両相信号発
生回路を構成したので、マスタ側ラッチ回路は、入力ク
ロックに同期して逆相出力信号を取り込んで一定の遅延
時間Ｔ後に第１の正相出力信号を出力する。更に、スレ
ーブ側ラッチ回路は、該入力クロックと逆相のクロック
に同期して該第１の正相出力信号を取り込んで該遅延時
間Ｔ後に相補的な第２の正相出力信号及び該逆相出力信
号を出力する。一方、第１の一致／不一致検出手段は、
前記マスタ側ラッチ回路の第１の正相出力信号と前記ス
レーブ側ラッチ回路の第２の正相出力信号との一致／不
一致を検出する。更に、第２の一致／不一致検出手段
は、前記第１の一致／不一致検出手段と同一の遅延時間
を有し、前記マスタ側ラッチ回路の第１の正相出力信号
と前記スレーブ側ラッチ回路の逆相出力信号との一致／
不一致を検出する。第２の発明では、マスタ側ラッチ回
路は、入力クロックに同期して第２の逆相出力信号及び
第２の正相出力信号を取り込んで一定の遅延時間Ｔ後に
第１の正相出力信号及び第１の逆相出力信号を出力す
る。更に、スレーブ側ラッチ回路は、該入力クロックと
逆相のクロックに同期して該第１の正相出力信号及び第
１の逆相出力信号を取り込んで該遅延時間Ｔ後に相補的
な該第２の正相出力信号及び該第２の逆相出力信号を出
力する。一方、第１の一致／不一致検出手段は、前記マ
スタ側ラッチ回路の第１の正相出力信号を反転した信号
と前記スレーブ側ラッチ回路の第２の正相出力信号との
一致／不一致を検出する。更に、第２の一致／不一致検
出手段は、前記第１の一致／不一致検出手段と同一の遅
延時間を有し、前記マスタ側ラッチ回路の第１の正相出
力信号を反転した信号と前記スレーブ側ラッチ回路の逆
相出力信号との一致／不一致を検出する。第３の発明で
は、マスタ側ラッチ回路は、入力クロックに同期して第
２の逆相出力信号及び第２の正相出力信号を取り込んで
一定の遅延時間Ｔ後に第１の正相出力信号及び第１の逆
相出力信号を出力する。更に、スレーブ側ラッチ回路
は、該入力クロックを反転したクロックに同期して該第
１の正相出力信号及び第１の逆相出力信号を取り込んで
該遅延時間Ｔ後に相補的な該第２の正相出力信号及び該
第２の逆相出力信号を出力する。一方、第１の一致／不
一致検出手段は、前記マスタ側ラッチ回路の第１の正相
出力信号を反転した信号と前記スレーブ側ラッチ回路の
第２の正相出力信号との一致／不一致を検出する。更
に、第２の一致／不一致検出手段は、前記第１の一致／
不一致検出手段と同一の遅延時間を有し、前記マスタ側
ラッチ回路の第１の正相出力信号を反転した信号と前記
スレーブ側ラッチ回路の第２の逆相出力信号との一致／
不一致を検出する。従って、前記課題を解決できるので
ある。
生回路を構成したので、マスタ側ラッチ回路は、入力ク
ロックに同期して逆相出力信号を取り込んで一定の遅延
時間Ｔ後に第１の正相出力信号を出力する。更に、スレ
ーブ側ラッチ回路は、該入力クロックと逆相のクロック
に同期して該第１の正相出力信号を取り込んで該遅延時
間Ｔ後に相補的な第２の正相出力信号及び該逆相出力信
号を出力する。一方、第１の一致／不一致検出手段は、
前記マスタ側ラッチ回路の第１の正相出力信号と前記ス
レーブ側ラッチ回路の第２の正相出力信号との一致／不
一致を検出する。更に、第２の一致／不一致検出手段
は、前記第１の一致／不一致検出手段と同一の遅延時間
を有し、前記マスタ側ラッチ回路の第１の正相出力信号
と前記スレーブ側ラッチ回路の逆相出力信号との一致／
不一致を検出する。第２の発明では、マスタ側ラッチ回
路は、入力クロックに同期して第２の逆相出力信号及び
第２の正相出力信号を取り込んで一定の遅延時間Ｔ後に
第１の正相出力信号及び第１の逆相出力信号を出力す
る。更に、スレーブ側ラッチ回路は、該入力クロックと
逆相のクロックに同期して該第１の正相出力信号及び第
１の逆相出力信号を取り込んで該遅延時間Ｔ後に相補的
な該第２の正相出力信号及び該第２の逆相出力信号を出
力する。一方、第１の一致／不一致検出手段は、前記マ
スタ側ラッチ回路の第１の正相出力信号を反転した信号
と前記スレーブ側ラッチ回路の第２の正相出力信号との
一致／不一致を検出する。更に、第２の一致／不一致検
出手段は、前記第１の一致／不一致検出手段と同一の遅
延時間を有し、前記マスタ側ラッチ回路の第１の正相出
力信号を反転した信号と前記スレーブ側ラッチ回路の逆
相出力信号との一致／不一致を検出する。第３の発明で
は、マスタ側ラッチ回路は、入力クロックに同期して第
２の逆相出力信号及び第２の正相出力信号を取り込んで
一定の遅延時間Ｔ後に第１の正相出力信号及び第１の逆
相出力信号を出力する。更に、スレーブ側ラッチ回路
は、該入力クロックを反転したクロックに同期して該第
１の正相出力信号及び第１の逆相出力信号を取り込んで
該遅延時間Ｔ後に相補的な該第２の正相出力信号及び該
第２の逆相出力信号を出力する。一方、第１の一致／不
一致検出手段は、前記マスタ側ラッチ回路の第１の正相
出力信号を反転した信号と前記スレーブ側ラッチ回路の
第２の正相出力信号との一致／不一致を検出する。更
に、第２の一致／不一致検出手段は、前記第１の一致／
不一致検出手段と同一の遅延時間を有し、前記マスタ側
ラッチ回路の第１の正相出力信号を反転した信号と前記
スレーブ側ラッチ回路の第２の逆相出力信号との一致／
不一致を検出する。従って、前記課題を解決できるので
ある。
【０００７】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す両相信号発生回路
の回路図である。この両相信号発生回路は、入力クロッ
クＩＮを入力する入力端子９を有している。入力端子９
には、入力クロックＩＮをクロックとして入力するマス
タ・スレーブ型フリップフロップ１０が接続されてい
る。このマスタ・スレーブ型フリップフロップ１０は、
入力クロックＩＮをクロックとして入力するマスタ側ラ
ッチ回路２０及びスレーブ側ラッチ回路３０を備えてい
る。マスタ側ラッチ回路２０は、遅延型フリップフロッ
プ（以下、Ｄ−ＦＦという）で構成され、入力クロック
ＩＮの立上がりに同期して逆相出力信号Ｓ３０ｂを取り
込んで一定の遅延時間Ｔ１の後に正相出力端子Ｑから第
１の正相出力信号Ｓ２０を出力する回路である。マスタ
側ラッチ回路２０の正相出力端子Ｑは、スレーブ側ラッ
チ回路３０の正相データ入力端子Ｄに接続されている。
スレーブ側ラッチ回路３０も、Ｄ−ＦＦで構成され、入
力クロックＩＮの立ち下がりに同期して正相出力信号Ｓ
２０を取り込んで一定の遅延時間Ｔ１の後に相補的な正
相出力信号Ｓ３０ａ及び前記逆相出力信号Ｓ３０ｂを出
力する回路である。更に、マスタ側ラッチ回路２０の正
相出力端子Ｑは、イクスクルーシブ・オア（以下、ＥＸ
−ＯＲという）回路４１の一方の入力側に接続されると
共に、ＥＸ−ＯＲ回路４２の一方の入力側に接続されて
いる。スレーブ側ラッチ回路３０の正相出力端子Ｑ及び
逆相出力端子Ｑ／は、ＥＸ−ＯＲ回路４１，４２の他方
の入力側にそれぞれ接続されている。又、スレーブ側ラ
ッチ回路３０の正相出力端子Ｑ及び逆相出力端子Ｑ／
は、マスタ側ラッチ回路２０の逆相データ入力端子Ｄ／
及び正相データ入力端子Ｄにそれぞれ接続されている。
ＥＸ−ＯＲ回路４１は、遅延時間Ｔ２を有し、マスタ側
ラッチ回路２０の正相出力信号Ｓ２０ａとスレーブ側ラ
ッチ回路３０の正相出力信号Ｓ３０ａとの一致／不一致
を検出して出力する回路である。又、ＥＸ−ＯＲ回路４
２は、ＥＸ−ＯＲ回路４１と同一の遅延時間Ｔ２を有
し、マスタ側ラッチ回路２０の正相出力信号Ｓ２０ａと
スレーブ側ラッチ回路３０の逆相出力信号Ｓ３０ｂとの
一致／不一致を検出して出力する回路である。
の回路図である。この両相信号発生回路は、入力クロッ
クＩＮを入力する入力端子９を有している。入力端子９
には、入力クロックＩＮをクロックとして入力するマス
タ・スレーブ型フリップフロップ１０が接続されてい
る。このマスタ・スレーブ型フリップフロップ１０は、
入力クロックＩＮをクロックとして入力するマスタ側ラ
ッチ回路２０及びスレーブ側ラッチ回路３０を備えてい
る。マスタ側ラッチ回路２０は、遅延型フリップフロッ
プ（以下、Ｄ−ＦＦという）で構成され、入力クロック
ＩＮの立上がりに同期して逆相出力信号Ｓ３０ｂを取り
込んで一定の遅延時間Ｔ１の後に正相出力端子Ｑから第
１の正相出力信号Ｓ２０を出力する回路である。マスタ
側ラッチ回路２０の正相出力端子Ｑは、スレーブ側ラッ
チ回路３０の正相データ入力端子Ｄに接続されている。
スレーブ側ラッチ回路３０も、Ｄ−ＦＦで構成され、入
力クロックＩＮの立ち下がりに同期して正相出力信号Ｓ
２０を取り込んで一定の遅延時間Ｔ１の後に相補的な正
相出力信号Ｓ３０ａ及び前記逆相出力信号Ｓ３０ｂを出
力する回路である。更に、マスタ側ラッチ回路２０の正
相出力端子Ｑは、イクスクルーシブ・オア（以下、ＥＸ
−ＯＲという）回路４１の一方の入力側に接続されると
共に、ＥＸ−ＯＲ回路４２の一方の入力側に接続されて
いる。スレーブ側ラッチ回路３０の正相出力端子Ｑ及び
逆相出力端子Ｑ／は、ＥＸ−ＯＲ回路４１，４２の他方
の入力側にそれぞれ接続されている。又、スレーブ側ラ
ッチ回路３０の正相出力端子Ｑ及び逆相出力端子Ｑ／
は、マスタ側ラッチ回路２０の逆相データ入力端子Ｄ／
及び正相データ入力端子Ｄにそれぞれ接続されている。
ＥＸ−ＯＲ回路４１は、遅延時間Ｔ２を有し、マスタ側
ラッチ回路２０の正相出力信号Ｓ２０ａとスレーブ側ラ
ッチ回路３０の正相出力信号Ｓ３０ａとの一致／不一致
を検出して出力する回路である。又、ＥＸ−ＯＲ回路４
２は、ＥＸ−ＯＲ回路４１と同一の遅延時間Ｔ２を有
し、マスタ側ラッチ回路２０の正相出力信号Ｓ２０ａと
スレーブ側ラッチ回路３０の逆相出力信号Ｓ３０ｂとの
一致／不一致を検出して出力する回路である。
【０００８】図４は、図１の両相信号発生回路のタイミ
ングチャートであり、この図を参照しつつ、図１の動作
を説明する。入力クロックＩＮを入力端子９から入力す
ると、マスタ側ラッチ回路２０は、入力クロックＩＮの
立上がりに同期して逆相出力信号Ｓ３０ｂを取り込んで
一定の遅延時間Ｔ１の後に正相出力端子Ｑから正相出力
信号Ｓ２０を出力する。更に、スレーブ側ラッチ回路３
０は、入力クロックＩＮの立ち下がりに同期して正相出
力信号Ｓ２０ａを取り込んで一定の遅延時間Ｔ１の後に
相補的な正相出力信号Ｓ３０ａ及び逆相出力信号Ｓ３０
ｂを出力する。一方、ＥＸ−ＯＲ回路４１は、マスタ側
ラッチ回路２０の正相出力信号Ｓ２０ａとスレーブ側ラ
ッチ回路の正相出力信号Ｓ３０ａとの一致／不一致を検
出して一定の遅延時間Ｔ２の後に正相出力信号Ｓ４１を
出力する。又、ＥＸ−ＯＲ回路４２は、マスタ側ラッチ
回路２０の正相出力信号Ｓ２０ａとスレーブ側ラッチ回
路３０の逆相出力信号Ｓ３０ｂとの一致／不一致を検出
して一定の遅延時間Ｔ２の後に逆相出力信号Ｓ４２を出
力する。ここで、入力信号ＩＮが“Ｈ”レベルとなった
場合、遅延時間Τ１遅れて正相出力信号Ｓ２０が“Ｈ”
レベルとなる。更に、遅延時間Τ１＋Ｔ２遅れて正相出
力信号Ｓ４１が“Ｈ”レベルになり、逆相出力信号Ｓ４
２が“Ｌ”レベルになる。入力信号ＩＮが“Ｌ”レベル
になった場合、遅延時間Τ１遅れて正相出力信号Ｓ３０
ａが“Ｈ”レベルとなり、逆相出力信号Ｓ３０ｂが
“Ｌ”レベルになる。更に、遅延時間Τ１＋Ｔ２遅れて
正相出力信号Ｓ４１が“Ｌ”レベルになり、逆相出力信
号Ｓ４２が“Ｈ”レベルになる。以上のように、本実施
例では、正相出力信号Ｓ４１と逆相出力信号Ｓ４２が同
時に“Ｌ”レベルになることがない。そのため、このよ
うな正相出力信号Ｓ４１及び逆相出力信号Ｓ４２を用い
て、例えば図２中の両相クロック入力フリップフロップ
３を動作させれば、該両相クロック入力フリップフロッ
プ３の誤動作を的確に防ぐことができる。従って、本実
施例の両相信号発生回路の適用可能な範囲を拡大でき
る。
ングチャートであり、この図を参照しつつ、図１の動作
を説明する。入力クロックＩＮを入力端子９から入力す
ると、マスタ側ラッチ回路２０は、入力クロックＩＮの
立上がりに同期して逆相出力信号Ｓ３０ｂを取り込んで
一定の遅延時間Ｔ１の後に正相出力端子Ｑから正相出力
信号Ｓ２０を出力する。更に、スレーブ側ラッチ回路３
０は、入力クロックＩＮの立ち下がりに同期して正相出
力信号Ｓ２０ａを取り込んで一定の遅延時間Ｔ１の後に
相補的な正相出力信号Ｓ３０ａ及び逆相出力信号Ｓ３０
ｂを出力する。一方、ＥＸ−ＯＲ回路４１は、マスタ側
ラッチ回路２０の正相出力信号Ｓ２０ａとスレーブ側ラ
ッチ回路の正相出力信号Ｓ３０ａとの一致／不一致を検
出して一定の遅延時間Ｔ２の後に正相出力信号Ｓ４１を
出力する。又、ＥＸ−ＯＲ回路４２は、マスタ側ラッチ
回路２０の正相出力信号Ｓ２０ａとスレーブ側ラッチ回
路３０の逆相出力信号Ｓ３０ｂとの一致／不一致を検出
して一定の遅延時間Ｔ２の後に逆相出力信号Ｓ４２を出
力する。ここで、入力信号ＩＮが“Ｈ”レベルとなった
場合、遅延時間Τ１遅れて正相出力信号Ｓ２０が“Ｈ”
レベルとなる。更に、遅延時間Τ１＋Ｔ２遅れて正相出
力信号Ｓ４１が“Ｈ”レベルになり、逆相出力信号Ｓ４
２が“Ｌ”レベルになる。入力信号ＩＮが“Ｌ”レベル
になった場合、遅延時間Τ１遅れて正相出力信号Ｓ３０
ａが“Ｈ”レベルとなり、逆相出力信号Ｓ３０ｂが
“Ｌ”レベルになる。更に、遅延時間Τ１＋Ｔ２遅れて
正相出力信号Ｓ４１が“Ｌ”レベルになり、逆相出力信
号Ｓ４２が“Ｈ”レベルになる。以上のように、本実施
例では、正相出力信号Ｓ４１と逆相出力信号Ｓ４２が同
時に“Ｌ”レベルになることがない。そのため、このよ
うな正相出力信号Ｓ４１及び逆相出力信号Ｓ４２を用い
て、例えば図２中の両相クロック入力フリップフロップ
３を動作させれば、該両相クロック入力フリップフロッ
プ３の誤動作を的確に防ぐことができる。従って、本実
施例の両相信号発生回路の適用可能な範囲を拡大でき
る。
【０００９】第２の実施例 図５は、本発明の第２の実施例を示す両相信号発生回路
の回路図であり、第１の実施例を示す図１中の要素と共
通の要素には共通の符号が付されている。この両相信号
発生回路は、図１の両相信号発生回路と同様に、入力ク
ロックＩＮを入力する入力端子９を有している。入力端
子９には、入力クロックＩＮをクロックとして入力する
マスタ・スレーブ型フリップフロップ１０Ａが接続され
ている。このマスタ・スレーブ型フリップフロップ１０
Ａは、入力クロックＩＮをクロックとして入力するマス
タ側ラッチ回路２０Ａ及びスレーブ側ラッチ回路３０Ａ
を備えている。マスタ側ラッチ回路２０Ａは、入力クロ
ックＩＮの立上がりに同期して逆相出力信号Ｓ３０Ａｂ
及び正相出力信号Ｓ３０Ａａを取り込んで一定の遅延時
間Ｔ１の後に正相出力端子Ｑ及び逆相出力端子Ｑ／から
正相出力信号Ｓ２０Ａａ及び逆相出力信号Ｓ２０Ａｂを
それぞれ出力する回路である。マスタ側ラッチ回路２０
Ａの正相出力端子Ｑ及び逆相出力端子Ｑ／は、スレーブ
側ラッチ回路３０Ａの正相データ入力端子Ｄ及び逆相デ
ータ入力端子Ｄ／にそれぞれ接続されている。スレーブ
側ラッチ回路３０Ａは、入力クロックＩＮの立ち下がり
に同期して正相出力信号Ｓ２０Ａａ及び逆相出力信号Ｓ
２０Ａｂを取り込んで一定の遅延時間Ｔ１の後に相補的
な前記正相出力信号Ｓ３０Ａａ及び前記逆相出力信号Ｓ
３０Ａｂを出力する回路である。更に、マスタ側ラッチ
回路２０Ａの正相出力端子Ｑは、ＥＸ−ＯＲ回路４１の
一方の入力側に接続されると共に、ＥＸ−ＯＲ回路４２
の一方の入力側に接続されている。スレーブ側ラッチ回
路３０Ａの正相出力端子Ｑ及び逆相出力端子Ｑ／は、Ｅ
Ｘ−ＯＲ回路４１，４２の他方の入力側にそれぞれ接続
されている。又、スレーブ側ラッチ回路３０Ａの正相出
力端子Ｑ及び逆相出力端子Ｑ／は、マスタ側ラッチ回路
２０Ａの逆相データ入力端子Ｄ／及び正相データ入力端
子Ｄにそれぞれ接続されている。ＥＸ−ＯＲ回路４１
は、遅延時間Ｔ２を有し、マスタ側ラッチ回路２０Ａの
正相出力信号Ｓ２０Ａａとスレーブ側ラッチ回路３０Ａ
の正相出力信号Ｓ３０Ａａとの一致／不一致を検出して
出力する回路である。又、ＥＸ−ＯＲ回路４２は、ＥＸ
−ＯＲ回路４１と同一の遅延時間Ｔ２を有し、マスタ側
ラッチ回路２０Ａの正相出力信号Ｓ２０Ａａとスレーブ
側ラッチ回路３０Ａの逆相出力信号Ｓ３０Ａｂとの一致
／不一致を検出して出力する回路である。
の回路図であり、第１の実施例を示す図１中の要素と共
通の要素には共通の符号が付されている。この両相信号
発生回路は、図１の両相信号発生回路と同様に、入力ク
ロックＩＮを入力する入力端子９を有している。入力端
子９には、入力クロックＩＮをクロックとして入力する
マスタ・スレーブ型フリップフロップ１０Ａが接続され
ている。このマスタ・スレーブ型フリップフロップ１０
Ａは、入力クロックＩＮをクロックとして入力するマス
タ側ラッチ回路２０Ａ及びスレーブ側ラッチ回路３０Ａ
を備えている。マスタ側ラッチ回路２０Ａは、入力クロ
ックＩＮの立上がりに同期して逆相出力信号Ｓ３０Ａｂ
及び正相出力信号Ｓ３０Ａａを取り込んで一定の遅延時
間Ｔ１の後に正相出力端子Ｑ及び逆相出力端子Ｑ／から
正相出力信号Ｓ２０Ａａ及び逆相出力信号Ｓ２０Ａｂを
それぞれ出力する回路である。マスタ側ラッチ回路２０
Ａの正相出力端子Ｑ及び逆相出力端子Ｑ／は、スレーブ
側ラッチ回路３０Ａの正相データ入力端子Ｄ及び逆相デ
ータ入力端子Ｄ／にそれぞれ接続されている。スレーブ
側ラッチ回路３０Ａは、入力クロックＩＮの立ち下がり
に同期して正相出力信号Ｓ２０Ａａ及び逆相出力信号Ｓ
２０Ａｂを取り込んで一定の遅延時間Ｔ１の後に相補的
な前記正相出力信号Ｓ３０Ａａ及び前記逆相出力信号Ｓ
３０Ａｂを出力する回路である。更に、マスタ側ラッチ
回路２０Ａの正相出力端子Ｑは、ＥＸ−ＯＲ回路４１の
一方の入力側に接続されると共に、ＥＸ−ＯＲ回路４２
の一方の入力側に接続されている。スレーブ側ラッチ回
路３０Ａの正相出力端子Ｑ及び逆相出力端子Ｑ／は、Ｅ
Ｘ−ＯＲ回路４１，４２の他方の入力側にそれぞれ接続
されている。又、スレーブ側ラッチ回路３０Ａの正相出
力端子Ｑ及び逆相出力端子Ｑ／は、マスタ側ラッチ回路
２０Ａの逆相データ入力端子Ｄ／及び正相データ入力端
子Ｄにそれぞれ接続されている。ＥＸ−ＯＲ回路４１
は、遅延時間Ｔ２を有し、マスタ側ラッチ回路２０Ａの
正相出力信号Ｓ２０Ａａとスレーブ側ラッチ回路３０Ａ
の正相出力信号Ｓ３０Ａａとの一致／不一致を検出して
出力する回路である。又、ＥＸ−ＯＲ回路４２は、ＥＸ
−ＯＲ回路４１と同一の遅延時間Ｔ２を有し、マスタ側
ラッチ回路２０Ａの正相出力信号Ｓ２０Ａａとスレーブ
側ラッチ回路３０Ａの逆相出力信号Ｓ３０Ａｂとの一致
／不一致を検出して出力する回路である。
【００１０】図６は、図５中のラッチ回路２０Ａの概略
の回路図である。このラッチ回路２０Ａは、２つの入力
端子Ｄ，Ｄ／、２つの出力端子Ｑ，Ｑ／、及び１つのク
ロック入力端子ＣＫを有し、２つのトランスファゲート
２１，２２、４つのバッファ２３，２４，２５，２６、
及び２つのインバータ２７，２８で構成されている。入
力端子Ｄは、トランスファゲート２１のドレインｄに接
続され、入力端子Ｄ／が、トランスファゲート２２のド
レインｄに接続されている。クロック入力端子ＣＫは、
トランスファゲート２１，２２のゲートｇに接続されて
いる。トランスファゲート２１，２２は、入力端子Ｄ，
Ｄ／から入力した入力信号をクロックに基づいて各ソー
スｓから出力するものである。トランスファゲート２１
のソースｓは、バッファ２３の入力側、インバータ２７
の入力側、及びインバータ２８の出力側に接続され、ト
ランスファゲート２２のソースｓが、バッファ２５の入
力側、インバータ２８の入力側、及びインバータ２７の
出力側に接続されている。インバータ２７，２８は、た
すきがけ接続され、メモリセルを構成している。バッフ
ァ２３の出力側は、バッファ２４を介して出力端子Ｑに
接続され、バッファ２５の出力側が、バッファ２６を介
して出力端子Ｑ／に接続されている。尚、ラッチ回路３
０は、ラッチ回路２０のクロック入力端子ＣＫを図示し
ないインバータを介してトランスファゲート２１，２２
のゲートｇに接続し、バッファ２４，２６を削除したも
のである。そのため、ラッチ回路２０及びラッチ回路３
０は、同一の遅延時間Ｔ１を有し、出力端子Ｑ，Ｑ／か
ら相補的な正相出力信号及び逆相出力信号を正確に出力
する。
の回路図である。このラッチ回路２０Ａは、２つの入力
端子Ｄ，Ｄ／、２つの出力端子Ｑ，Ｑ／、及び１つのク
ロック入力端子ＣＫを有し、２つのトランスファゲート
２１，２２、４つのバッファ２３，２４，２５，２６、
及び２つのインバータ２７，２８で構成されている。入
力端子Ｄは、トランスファゲート２１のドレインｄに接
続され、入力端子Ｄ／が、トランスファゲート２２のド
レインｄに接続されている。クロック入力端子ＣＫは、
トランスファゲート２１，２２のゲートｇに接続されて
いる。トランスファゲート２１，２２は、入力端子Ｄ，
Ｄ／から入力した入力信号をクロックに基づいて各ソー
スｓから出力するものである。トランスファゲート２１
のソースｓは、バッファ２３の入力側、インバータ２７
の入力側、及びインバータ２８の出力側に接続され、ト
ランスファゲート２２のソースｓが、バッファ２５の入
力側、インバータ２８の入力側、及びインバータ２７の
出力側に接続されている。インバータ２７，２８は、た
すきがけ接続され、メモリセルを構成している。バッフ
ァ２３の出力側は、バッファ２４を介して出力端子Ｑに
接続され、バッファ２５の出力側が、バッファ２６を介
して出力端子Ｑ／に接続されている。尚、ラッチ回路３
０は、ラッチ回路２０のクロック入力端子ＣＫを図示し
ないインバータを介してトランスファゲート２１，２２
のゲートｇに接続し、バッファ２４，２６を削除したも
のである。そのため、ラッチ回路２０及びラッチ回路３
０は、同一の遅延時間Ｔ１を有し、出力端子Ｑ，Ｑ／か
ら相補的な正相出力信号及び逆相出力信号を正確に出力
する。
【００１１】図７は、図５の両相信号発生回路のタイミ
ングチャートであり、この図を参照しつつ、図５の動作
を説明する。入力クロックＩＮを入力端子９から入力す
ると、マスタ側ラッチ回路２０Ａは、入力クロックＩＮ
の立上がりに同期して逆相出力信号Ｓ３０Ａｂ及び正相
出力信号Ｓ３０Ａａを取り込んで一定の遅延時間Ｔ１の
後に正相出力端子Ｑ及び逆相出力端子Ｑ／から正相出力
信号Ｓ２０Ａａ及び逆相出力信号Ｓ２０Ａｂをそれぞれ
出力する。更に、スレーブ側ラッチ回路３０Ａは、入力
クロックＩＮの立ち下がりに同期して正相出力信号Ｓ２
０Ａａ及び逆相出力信号Ｓ２０Ａｂを取り込んで一定の
遅延時間Ｔ１の後に相補的な正相出力信号Ｓ３０Ａａ及
び逆相出力信号Ｓ３０Ａｂを出力する。一方、ＥＸ−Ｏ
Ｒ回路４１は、マスタ側ラッチ回路２０Ａの正相出力信
号Ｓ２０Ａａとスレーブ側ラッチ回路の正相出力信号Ｓ
３０Ａａとの一致／不一致を検出して一定の遅延時間Ｔ
２の後に正相出力信号Ｓ４１を出力する。又、ＥＸ−Ｏ
Ｒ回路４２は、マスタ側ラッチ回路２０Ａの正相出力信
号Ｓ２０Ａａとスレーブ側ラッチ回路３０Ａの逆相出力
信号Ｓ３０Ａｂとの一致／不一致を検出して一定の遅延
時間Ｔ２の後に逆相出力信号Ｓ４２を出力する。ここ
で、入力信号ＩＮが“Ｈ”レベルとなった場合、遅延時
間Τ１遅れて正相出力信号Ｓ２０Ａａが“Ｈ”レベルと
なり、逆相出力信号Ｓ２０Ａｂが“Ｌ”レベルとなる。
更に、遅延時間Τ１＋Ｔ２遅れて正相出力信号Ｓ４１が
“Ｈ”レベルになり、逆相出力信号Ｓ４２が“Ｌ”レベ
ルになる。入力信号ＩＮが“Ｌ”レベルになった場合、
遅延時間Τ１遅れて正相出力信号Ｓ３０Ａａが“Ｈ”レ
ベルとなり、逆相出力信号Ｓ３０Ａｂが“Ｌ”レベルに
なる。更に、遅延時間Τ１＋Ｔ２遅れて正相出力信号Ｓ
４１が“Ｌ”レベルになり、逆相出力信号Ｓ４２が
“Ｈ”レベルになる。以上のように、この第２の実施例
では、第１の実施例と同様に、正相出力信号Ｓ４１と逆
相出力信号Ｓ４２が同時に“Ｌ”レベルになることがな
い。そのため、このような正相出力信号Ｓ４１及び逆相
出力信号Ｓ４２を用いて、例えば図２中の両相クロック
入力フリップフロップ３を動作させれば、該両相クロッ
ク入力フリップフロップ３の誤動作を的確に防ぐことが
できる。従って、本実施例の両相信号発生回路の適用可
能な範囲を拡大できる。
ングチャートであり、この図を参照しつつ、図５の動作
を説明する。入力クロックＩＮを入力端子９から入力す
ると、マスタ側ラッチ回路２０Ａは、入力クロックＩＮ
の立上がりに同期して逆相出力信号Ｓ３０Ａｂ及び正相
出力信号Ｓ３０Ａａを取り込んで一定の遅延時間Ｔ１の
後に正相出力端子Ｑ及び逆相出力端子Ｑ／から正相出力
信号Ｓ２０Ａａ及び逆相出力信号Ｓ２０Ａｂをそれぞれ
出力する。更に、スレーブ側ラッチ回路３０Ａは、入力
クロックＩＮの立ち下がりに同期して正相出力信号Ｓ２
０Ａａ及び逆相出力信号Ｓ２０Ａｂを取り込んで一定の
遅延時間Ｔ１の後に相補的な正相出力信号Ｓ３０Ａａ及
び逆相出力信号Ｓ３０Ａｂを出力する。一方、ＥＸ−Ｏ
Ｒ回路４１は、マスタ側ラッチ回路２０Ａの正相出力信
号Ｓ２０Ａａとスレーブ側ラッチ回路の正相出力信号Ｓ
３０Ａａとの一致／不一致を検出して一定の遅延時間Ｔ
２の後に正相出力信号Ｓ４１を出力する。又、ＥＸ−Ｏ
Ｒ回路４２は、マスタ側ラッチ回路２０Ａの正相出力信
号Ｓ２０Ａａとスレーブ側ラッチ回路３０Ａの逆相出力
信号Ｓ３０Ａｂとの一致／不一致を検出して一定の遅延
時間Ｔ２の後に逆相出力信号Ｓ４２を出力する。ここ
で、入力信号ＩＮが“Ｈ”レベルとなった場合、遅延時
間Τ１遅れて正相出力信号Ｓ２０Ａａが“Ｈ”レベルと
なり、逆相出力信号Ｓ２０Ａｂが“Ｌ”レベルとなる。
更に、遅延時間Τ１＋Ｔ２遅れて正相出力信号Ｓ４１が
“Ｈ”レベルになり、逆相出力信号Ｓ４２が“Ｌ”レベ
ルになる。入力信号ＩＮが“Ｌ”レベルになった場合、
遅延時間Τ１遅れて正相出力信号Ｓ３０Ａａが“Ｈ”レ
ベルとなり、逆相出力信号Ｓ３０Ａｂが“Ｌ”レベルに
なる。更に、遅延時間Τ１＋Ｔ２遅れて正相出力信号Ｓ
４１が“Ｌ”レベルになり、逆相出力信号Ｓ４２が
“Ｈ”レベルになる。以上のように、この第２の実施例
では、第１の実施例と同様に、正相出力信号Ｓ４１と逆
相出力信号Ｓ４２が同時に“Ｌ”レベルになることがな
い。そのため、このような正相出力信号Ｓ４１及び逆相
出力信号Ｓ４２を用いて、例えば図２中の両相クロック
入力フリップフロップ３を動作させれば、該両相クロッ
ク入力フリップフロップ３の誤動作を的確に防ぐことが
できる。従って、本実施例の両相信号発生回路の適用可
能な範囲を拡大できる。
【００１２】第３の実施例 図８は、本実施例の第３の実施例を示す両相信号発生回
路の回路図であり、第２の実施例を示す図５中の要素と
共通の要素には共通の符号が付されている。この両相信
号発生回路は、マスタ・スレーブ型フリップフロップ１
０Ｂを有し、スレーブ側ラッチ回路４０が、マスタ側ラ
ッチ回路２０Ａと同一の構成になっている。入力端子９
とスレーブ側ラッチ回路４０のクロック入力端子ＣＫと
の間には、遅延時間Ｔ３を有するインバータ５１が接続
されている。又、マスタ側ラッチ回路２０Ａの正相出力
端子Ｑは、遅延時間Ｔ３を有するインバータ５２を介し
てＥＸ−ＯＲ回路４１，４２の一方の入力側に接続され
ている。他の構成は、図１の構成と同一である。図９
は、図８の両相信号発生回路のタイミングチャートであ
り、この図を参照しつつ、図８の動作を説明する。入力
クロックＩＮを入力端子９から入力すると、マスタ側ラ
ッチ回路２０Ａは、入力クロックＩＮの立上がりに同期
して逆相出力信号Ｓ４０ｂ及び正相出力信号Ｓ４０ａを
取り込んで一定の遅延時間Ｔ１の後に正相出力端子Ｑ及
び逆相出力端子Ｑ／から正相出力信号Ｓ２０Ａａ及び逆
相出力信号Ｓ２０Ａｂをそれぞれ出力する。更に、入力
クロックＩＮの立ち下がりがインバータ５１で反転さ
れ、一定の遅延時間Ｔ３の後にクロックＳ５１が出力さ
れる。スレーブ側ラッチ回路４０は、クロックＳ５１に
同期して正相出力信号Ｓ２０Ａａを取り込んで一定の遅
延時間Ｔ１の後に相補的な正相出力信号Ｓ４０ａ及び逆
相出力信号Ｓ４０ｂを出力する。一方、マスタ側ラッチ
回路２０Ａの正相出力信号Ｓ２０Ａａがインバータ５２
で反転され、一定の遅延時間Ｔ３の後に出力信号Ｓ５２
が出力される。ＥＸ−ＯＲ回路４１は、出力信号Ｓ５２
とスレーブ側ラッチ回路４０の正相出力信号Ｓ４０ａと
の一致／不一致を検出して一定の遅延時間Ｔ２の後に逆
相出力信号Ｓ４１Ａを出力する。又、ＥＸ−ＯＲ回路４
２は、出力信号Ｓ５２とスレーブ側ラッチ回路４０の逆
相出力信号Ｓ４０ｂとの一致／不一致を検出して一定の
遅延時間Ｔ２の後に正相出力信号Ｓ４２Ａを出力する。
ここで、入力信号ＩＮが“Ｈ”レベルとなった場合、遅
延時間Τ３遅れてクロック信号Ｓ５１が“Ｌ”レベルに
なる。又、遅延時間Τ１遅れて正相出力信号Ｓ２０Ａａ
が“Ｈ”レベルとなり、逆相出力信号Ｓ２０Ａｂが
“Ｌ”レベルとなる。更に、遅延時間Τ１＋Ｔ２＋Ｔ３
遅れて正相出力信号Ｓ４１Ａが“Ｌ”レベルになり、逆
相出力信号Ｓ４２Ａが“Ｈ”レベルになる。入力信号Ｉ
Ｎが“Ｌ”レベルになった場合、遅延時間Τ３遅れてク
ロック信号Ｓ５１が“Ｈ”レベルになる。遅延時間Τ１
＋Ｔ３遅れて正相出力信号Ｓ４０ａが“Ｈ”レベルとな
り、逆相出力信号Ｓ４０ｂが“Ｌ”レベルになる。更
に、遅延時間Τ１＋Ｔ２＋Ｔ３遅れて正相出力信号Ｓ４
１Ａが“Ｈ”レベルになり、逆相出力信号Ｓ４２Ａが
“Ｌ”レベルになる。
路の回路図であり、第２の実施例を示す図５中の要素と
共通の要素には共通の符号が付されている。この両相信
号発生回路は、マスタ・スレーブ型フリップフロップ１
０Ｂを有し、スレーブ側ラッチ回路４０が、マスタ側ラ
ッチ回路２０Ａと同一の構成になっている。入力端子９
とスレーブ側ラッチ回路４０のクロック入力端子ＣＫと
の間には、遅延時間Ｔ３を有するインバータ５１が接続
されている。又、マスタ側ラッチ回路２０Ａの正相出力
端子Ｑは、遅延時間Ｔ３を有するインバータ５２を介し
てＥＸ−ＯＲ回路４１，４２の一方の入力側に接続され
ている。他の構成は、図１の構成と同一である。図９
は、図８の両相信号発生回路のタイミングチャートであ
り、この図を参照しつつ、図８の動作を説明する。入力
クロックＩＮを入力端子９から入力すると、マスタ側ラ
ッチ回路２０Ａは、入力クロックＩＮの立上がりに同期
して逆相出力信号Ｓ４０ｂ及び正相出力信号Ｓ４０ａを
取り込んで一定の遅延時間Ｔ１の後に正相出力端子Ｑ及
び逆相出力端子Ｑ／から正相出力信号Ｓ２０Ａａ及び逆
相出力信号Ｓ２０Ａｂをそれぞれ出力する。更に、入力
クロックＩＮの立ち下がりがインバータ５１で反転さ
れ、一定の遅延時間Ｔ３の後にクロックＳ５１が出力さ
れる。スレーブ側ラッチ回路４０は、クロックＳ５１に
同期して正相出力信号Ｓ２０Ａａを取り込んで一定の遅
延時間Ｔ１の後に相補的な正相出力信号Ｓ４０ａ及び逆
相出力信号Ｓ４０ｂを出力する。一方、マスタ側ラッチ
回路２０Ａの正相出力信号Ｓ２０Ａａがインバータ５２
で反転され、一定の遅延時間Ｔ３の後に出力信号Ｓ５２
が出力される。ＥＸ−ＯＲ回路４１は、出力信号Ｓ５２
とスレーブ側ラッチ回路４０の正相出力信号Ｓ４０ａと
の一致／不一致を検出して一定の遅延時間Ｔ２の後に逆
相出力信号Ｓ４１Ａを出力する。又、ＥＸ−ＯＲ回路４
２は、出力信号Ｓ５２とスレーブ側ラッチ回路４０の逆
相出力信号Ｓ４０ｂとの一致／不一致を検出して一定の
遅延時間Ｔ２の後に正相出力信号Ｓ４２Ａを出力する。
ここで、入力信号ＩＮが“Ｈ”レベルとなった場合、遅
延時間Τ３遅れてクロック信号Ｓ５１が“Ｌ”レベルに
なる。又、遅延時間Τ１遅れて正相出力信号Ｓ２０Ａａ
が“Ｈ”レベルとなり、逆相出力信号Ｓ２０Ａｂが
“Ｌ”レベルとなる。更に、遅延時間Τ１＋Ｔ２＋Ｔ３
遅れて正相出力信号Ｓ４１Ａが“Ｌ”レベルになり、逆
相出力信号Ｓ４２Ａが“Ｈ”レベルになる。入力信号Ｉ
Ｎが“Ｌ”レベルになった場合、遅延時間Τ３遅れてク
ロック信号Ｓ５１が“Ｈ”レベルになる。遅延時間Τ１
＋Ｔ３遅れて正相出力信号Ｓ４０ａが“Ｈ”レベルとな
り、逆相出力信号Ｓ４０ｂが“Ｌ”レベルになる。更
に、遅延時間Τ１＋Ｔ２＋Ｔ３遅れて正相出力信号Ｓ４
１Ａが“Ｈ”レベルになり、逆相出力信号Ｓ４２Ａが
“Ｌ”レベルになる。
【００１３】以上のように、この第３の実施例では、第
２の実施例と同様に、逆相出力信号Ｓ４１Ａと正相出力
信号Ｓ４２Ａが同時に“Ｌ”レベルとなることがない。
従って、第２の実施例と同様に両相信号発生回路の適用
可能な範囲を拡大できる。なお、本発明は上記実施例に
限定されず、種々の変形が可能である。その変形例とし
ては、例えば次のようなものがある。 （ａ） マスタ側ラッチ回路２０，２０Ａ及びスレーブ
側ラッチ回路３０，３０Ａ，４０は、遅延時間が同一で
あれば、Ｄ−ＦＦ以外の他のフリップフロップ等のラッ
チ回路でもよい。 （ｂ） インバータ５１，５２は、例えば２入力のＮＡ
ＮＤ回路またはＮＯＲ回路に変えてもよい。この場合、
ＮＡＮＤ回路またはＮＯＲ回路の一方の入力側は、
“Ｈ”レベルまたは“Ｌ”レベルに固定する。又、イン
バータ５１，５２は、ＥＸ−ＯＲ回路に変えてもよい。
この場合、ＥＸ−ＯＲ回路の一方の入力側は、“Ｈ”レ
ベルに固定する。 （ｃ） ＥＸ−ＯＲ回路４１，４２は、イクスクルーシ
ブ・ノア回路にしてもよい。但し、この場合、出力信号
の位相は逆になる。
２の実施例と同様に、逆相出力信号Ｓ４１Ａと正相出力
信号Ｓ４２Ａが同時に“Ｌ”レベルとなることがない。
従って、第２の実施例と同様に両相信号発生回路の適用
可能な範囲を拡大できる。なお、本発明は上記実施例に
限定されず、種々の変形が可能である。その変形例とし
ては、例えば次のようなものがある。 （ａ） マスタ側ラッチ回路２０，２０Ａ及びスレーブ
側ラッチ回路３０，３０Ａ，４０は、遅延時間が同一で
あれば、Ｄ−ＦＦ以外の他のフリップフロップ等のラッ
チ回路でもよい。 （ｂ） インバータ５１，５２は、例えば２入力のＮＡ
ＮＤ回路またはＮＯＲ回路に変えてもよい。この場合、
ＮＡＮＤ回路またはＮＯＲ回路の一方の入力側は、
“Ｈ”レベルまたは“Ｌ”レベルに固定する。又、イン
バータ５１，５２は、ＥＸ−ＯＲ回路に変えてもよい。
この場合、ＥＸ−ＯＲ回路の一方の入力側は、“Ｈ”レ
ベルに固定する。 （ｃ） ＥＸ−ＯＲ回路４１，４２は、イクスクルーシ
ブ・ノア回路にしてもよい。但し、この場合、出力信号
の位相は逆になる。
【００１４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、正相出力信号と逆相出力信号が同時に“Ｌ”
レベルになることがない。又、従来技術では、正相出力
信号と逆相出力信号との間に時間的なズレがあったが、
本発明では時間的なズレを防止し、同一タイミングで出
力することができる。そのため、このような正相出力信
号及び逆相出力信号を用いて、例えば、両相クロック入
力型フリップフロップ等を動作させれば、両相クロック
入力型フリップフロップの誤動作を的確に防ぐことがで
きる。第２の発明によれば、第１の発明とほぼ同様の効
果が得られ、更に、各ラッチ回路に多少ばらつきがあっ
ても、正確に相補的な正相出力信号と逆相出力信号を出
力できる。第３の発明によれば、マスタ側ラッチ回路と
スレーブ側ラッチ回路とを、同一の回路で構成したの
で、比較的簡単な回路によって第１及び第２の発明の効
果を得ることができる。
によれば、正相出力信号と逆相出力信号が同時に“Ｌ”
レベルになることがない。又、従来技術では、正相出力
信号と逆相出力信号との間に時間的なズレがあったが、
本発明では時間的なズレを防止し、同一タイミングで出
力することができる。そのため、このような正相出力信
号及び逆相出力信号を用いて、例えば、両相クロック入
力型フリップフロップ等を動作させれば、両相クロック
入力型フリップフロップの誤動作を的確に防ぐことがで
きる。第２の発明によれば、第１の発明とほぼ同様の効
果が得られ、更に、各ラッチ回路に多少ばらつきがあっ
ても、正確に相補的な正相出力信号と逆相出力信号を出
力できる。第３の発明によれば、マスタ側ラッチ回路と
スレーブ側ラッチ回路とを、同一の回路で構成したの
で、比較的簡単な回路によって第１及び第２の発明の効
果を得ることができる。
【図１】本発明の第１の実施例を示す両相信号発生回路
の回路図である。
の回路図である。
【図２】従来の両相信号発生回路と両相クロック入力型
フリップフロップの構成図である。
フリップフロップの構成図である。
【図３】図２のタイミングチャートである。
【図４】図１のタイミングチャートである。
【図５】本発明の第２の実施例を示す両相信号発生回路
の回路図である。
の回路図である。
【図６】図５中のラッチ回路の回路図である。
【図７】図５のタイミングチャートである。
【図８】本発明の第３の実施例を示す両相信号発生回路
の回路図である。
の回路図である。
【図９】図８のタイミングチャートである。
１０，１０Ａ，１０Ｂ マスタ・スレーブ型フ
リップフロップ ２０，２０Ａ マスタ側ラッチ回路 ３０，３０Ａ，４０ スレーブ側ラッチ回路 ４１，４２ ＥＸ−ＯＲ回路（一致
／不一致検出手段） ５１，５２ インバータ
リップフロップ ２０，２０Ａ マスタ側ラッチ回路 ３０，３０Ａ，４０ スレーブ側ラッチ回路 ４１，４２ ＥＸ−ＯＲ回路（一致
／不一致検出手段） ５１，５２ インバータ
Claims (3)
- 【請求項１】 入力クロックに同期して逆相出力信号を
取り込んで一定の遅延時間Ｔ後に第１の正相出力信号を
出力するマスタ側ラッチ回路、及び該入力クロックと逆
相のクロックに同期して該第１の正相出力信号を取り込
んで該遅延時間Ｔ後に相補的な第２の正相出力信号及び
該逆相出力信号を出力するスレーブ側ラッチ回路を有す
るマスタ・スレーブ型フリップフロップと、 前記マスタ側ラッチ回路の第１の正相出力信号と前記ス
レーブ側ラッチ回路の第２の正相出力信号との一致／不
一致を検出する第１の一致／不一致検出手段と、 前記第１の一致／不一致検出手段と同一の遅延時間を有
し、前記マスタ側ラッチ回路の第１の正相出力信号と前
記スレーブ側ラッチ回路の逆相出力信号との一致／不一
致を検出する第２の一致／不一致検出手段とを、 備えたことを特徴とする両相信号発生回路。 - 【請求項２】 入力クロックに同期して第２の逆相出力
信号及び第２の正相出力信号を取り込んで一定の遅延時
間Ｔ後に第１の正相出力信号及び第１の逆相出力信号を
出力するマスタ側ラッチ回路、及び該入力クロックと逆
相のクロックに同期して該第１の正相出力信号及び第１
の逆相出力信号を取り込んで該遅延時間Ｔ後に相補的な
該第２の正相出力信号及び該第２の逆相出力信号を出力
するスレーブ側ラッチ回路を有するマスタ・スレーブ型
フリップフロップと、 前記マスタ側ラッチ回路の第１の正相出力信号と前記ス
レーブ側ラッチ回路の第２の正相出力信号との一致／不
一致を検出する第１の一致／不一致検出手段と、 前記第１の一致／不一致検出手段と同一の遅延時間を有
し、前記マスタ側ラッチ回路の第１の正相出力信号と前
記スレーブ側ラッチ回路の逆相出力信号との一致／不一
致を検出する第２の一致／不一致検出手段とを、 備えたことを特徴とする両相信号発生回路。 - 【請求項３】 入力クロックに同期して第２の逆相出力
信号及び第２の正相出力信号を取り込んで一定の遅延時
間Ｔ後に第１の正相出力信号及び第１の逆相出力信号を
出力するマスタ側ラッチ回路、及び該入力クロックを反
転したクロックに同期して該第１の正相出力信号及び第
１の逆相出力信号を取り込んで該遅延時間Ｔ後に相補的
な該第２の正相出力信号及び該第２の逆相出力信号を出
力するスレーブ側ラッチ回路を有するマスタ・スレーブ
型フリップフロップと、 前記マスタ側ラッチ回路の第１の正相出力信号を反転し
た信号と前記スレーブ側ラッチ回路の第２の正相出力信
号との一致／不一致を検出する第１の一致／不一致検出
手段と、 前記第１の一致／不一致検出手段と同一の遅延時間を有
し、前記マスタ側ラッチ回路の第１の正相出力信号を反
転した信号と前記スレーブ側ラッチ回路の第２の逆相出
力信号との一致／不一致を検出する第２の一致／不一致
検出手段とを、 備えたことを特徴とする両相信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317693A JPH07177004A (ja) | 1993-12-17 | 1993-12-17 | 両相信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317693A JPH07177004A (ja) | 1993-12-17 | 1993-12-17 | 両相信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07177004A true JPH07177004A (ja) | 1995-07-14 |
Family
ID=18090976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317693A Withdrawn JPH07177004A (ja) | 1993-12-17 | 1993-12-17 | 両相信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07177004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010041156A (ja) * | 2008-08-01 | 2010-02-18 | Toshiba Corp | 半導体集積回路 |
-
1993
- 1993-12-17 JP JP5317693A patent/JPH07177004A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010041156A (ja) * | 2008-08-01 | 2010-02-18 | Toshiba Corp | 半導体集積回路 |
| US8008946B2 (en) | 2008-08-01 | 2011-08-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5834956A (en) | Core clock correction in a 2/N mode clocking scheme | |
| US6240523B1 (en) | Method and apparatus for automatically determining the phase relationship between two clocks generated from the same source | |
| US6975145B1 (en) | Glitchless dynamic multiplexer with synchronous and asynchronous controls | |
| US7205792B2 (en) | Methods and circuitry for implementing first-in first-out structure | |
| US5802132A (en) | Apparatus for generating bus clock signals with a 1/N characteristic in a 2/N mode clocking scheme | |
| JPH05289770A (ja) | 同期装置及び同期方法 | |
| US5862373A (en) | Pad cells for a 2/N mode clocking scheme | |
| TW201724743A (zh) | 能容忍偏移的正反器 | |
| JPH077901B2 (ja) | フリップフロップ回路 | |
| US20080313485A1 (en) | Data pipeline with large tuning range of clock signals | |
| US5047658A (en) | High frequency asynchronous data synchronizer | |
| JP2010273322A (ja) | 多数決回路付きフリップフロップ回路 | |
| US6195769B1 (en) | Failsafe asynchronous data transfer corruption indicator | |
| JPH07177004A (ja) | 両相信号発生回路 | |
| US5826067A (en) | Method and apparatus for preventing logic glitches in a 2/n clocking scheme | |
| US6104219A (en) | Method and apparatus for generating 2/N mode bus clock signals | |
| US6150861A (en) | Flip-flop | |
| JPH0590970A (ja) | Ｃｍｉエンコーダ回路 | |
| US6774681B2 (en) | Switchable clock source | |
| US8497721B1 (en) | Pass gate shadow latch | |
| JPH09214297A (ja) | ラッチ回路 | |
| JP2646561B2 (ja) | クロック分配回路 | |
| KR100353533B1 (ko) | 딜레이 락 루프 회로 | |
| US6415401B1 (en) | Integrated circuit having a test cell that resynchronizes the integrated circuit | |
| KR100202173B1 (ko) | 동기 검정기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |