CN105391444B - 一种分频电路和电子装置 - Google Patents

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Abstract

本发明提供一种分频电路和电子装置，涉及分频技术领域。本发明的分频电路包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，可以采用动态CMOS逻辑实现在射频频率范围内的高速分频操作，并且具有低电压和低功耗的优点。本发明的电子装置包括上述的分频电路，因而同样具有上述优点。

Description

一种分频电路和电子装置
技术领域
本发明涉及一种分频技术，具体而言涉及一种分频电路和电子装置。
背景技术
实际应用中越来越高的数据传输速率得益于不断更新换代的各类通信标准，同时也对高速IC(集成电路)提出了更高的要求。随着IC工艺特征尺寸的不断缩小，单个晶体管工作速度上限也在持续提高，为高速IC的电路设计提供了支持。
分频电路(Divider)是高速IC中锁相环单元里的重要模块，用于对压控振荡器(VCO)的输出信号进行分频处理，其运行在整个芯片的最高工作频率，因此分频电路(也称分频器)的速度和功耗在高速IC设计中非常关键。
传统的高速电路一般采用电流模型逻辑(CML)的锁存器(Latch)构成的D型触发器(DFF)进行分频电路的设计，其优点是可以工作到射频频率之上，但缺点是功耗较大。而另一种采用由普通CMOS逻辑锁存器(Latch)构成的DFF设计的分频电路虽然可以保证较低的功耗，但是通常只能工作在2GHz以下的较低频率范围，在某些情况下将无法满足对射频频率范围的要求。
由此可见，如何设计一种可以在射频频率范围内进行高速分频操作且同时具有低功耗的优点的分频电路，已经成为现有技术中需要解决的一个技术问题。
发明内容
针对现有技术的不足，本发明提供一种分频电路，可以工作在射频频率范围内，并且具有高速和低功耗的优点。
本发明的一个实施例提供一种分频电路，其包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，还包括第一晶体管、第二晶体管、第四反相器、第五反相器、第一输入端、第二输入端和电路输出端；
其中，所述第一反相器的电源端与所述第四反相器的输出端相连，所述第一反相器的地端与所述第一晶体管的漏极相连；所述第二反相器的电源端与电源电压相连，所述第二反相器的地端接地，所述第二反相器的输出端与所述电路输出端相连；所述第三反相器的电源端与所述第五反相器的输出端相连，所述第三反相器的地端与所述第二晶体管的漏极相连；并且，所述第四反相器的输入端与所述第一输入端相连，所述第四反相器的电源端与电源电压相连，所述第四反相器的地端接地；所述第五反相器的输入端与所述第二输入端相连，所述第五反相器的电源端与电源电压相连，所述第五反相器的地端接地；所述第一晶体管的源极接地，所述第一晶体管的栅极与第二输入端相连；所述第二晶体管的源极接地，所述第二晶体管的栅极与所述第一输入端相连。
可选地，所述第四反相器包括P型的第三晶体管和N型的第四晶体管，其中，所述第三晶体管的源极与电源电压相连、漏极与所述第四晶体管的漏极相连、栅极与所述第四晶体管的栅极以及所述第一输入端相连，所述第四晶体管的源极接地。
可选地，所述第五反相器包括P型的第五晶体管和N型的第六晶体管，其中，所述第五晶体管的源极与电源电压相连、漏极与所述第六晶体管的漏极相连、栅极与所述第六晶体管的栅极以及所述第二输入端相连，所述第六晶体管的源极接地。
可选地，所述第一反相器包括N型的第七晶体管和P型的第八晶体管，其中，所述第八晶体管的源极与所述第四反相器的输出端相连、漏极与所述第七晶体管的漏极相连、栅极与所述第七晶体管的栅极相连，所述第七晶体管的源极与所述第一晶体管的漏极相连。
可选地，所述第二反相器包括N型的第九晶体管和P型的第十晶体管，其中，所述第十晶体管的源极与电源电压相连、漏极与所述第九晶体管的漏极相连、栅极与所述第九晶体管的栅极相连，所述第九晶体管的源极接地。
可选地，所述第三反相器包括N型的第十一晶体管和P型第十二晶体管，其中，所述第十二晶体管的源极与所述第五反相器的输出端相连、漏极与所述第十一晶体管的漏极相连、栅极与所述第十一晶体管的栅极相连，所述第十一晶体管的源极与所述第二晶体管的漏极相连。
可选地，施加在所述第一输入端与所述第二输入端上的输入信号为差分信号。
可选地，所述电路输出端包括第六反相器，所述第六反相器的输入端与所述第二反相器的输出端相连，所述第六反相器的输出端作为所述分频电路的输出。
可选地，所述电路输出端配置为差分输出模式。
本发明的另一实施例提供一种电子装置，包括电子组件以及与所述电子组件相连的分频电路，所述分频电路包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，还包括第一晶体管、第二晶体管、第四反相器、第五反相器、第一输入端、第二输入端和电路输出端；
其中，所述第一反相器的电源端与所述第四反相器的输出端相连，所述第一反相器的地端与所述第一晶体管的漏极相连；所述第二反相器的电源端与电源电压相连，所述第二反相器的地端接地，所述第二反相器的输出端与所述电路输出端相连；所述第三反相器的电源端与所述第五反相器的输出端相连，所述第三反相器的地端与所述第二晶体管的漏极相连；并且，所述第四反相器的输入端与所述第一输入端相连，所述第四反相器的电源端与电源电压相连，所述第四反相器的地端接地；所述第五反相器的输入端与所述第二输入端相连，所述第五反相器的电源端与电源电压相连，所述第五反相器的地端接地；所述第一晶体管的源极接地，所述第一晶体管的栅极与第二输入端相连；所述第二晶体管的源极接地，所述第二晶体管的栅极与所述第一输入端相连。
本发明的分频电路包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，可以采用动态CMOS逻辑实现在射频频率范围内的高速分频操作，并且具有低电压和低功耗的优点。本发明的电子装置包括上述的分频电路，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明的一个实施例的一种分频电路的结构示意图；
图2为本发明的一个实施例的一种分频电路被配置为差分输出模式的电路示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。
然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例提供一种新的分频电路，该分频电路采用动态CMOS逻辑来设计，可以工作在射频频率范围内，并且具有高速和低功耗的优点。
本发明实施例的分频电路采用动态CMOS逻辑，利用反相器链与MOS开关管的协同工作，进行动态逻辑信号的传输。它可以实现射频信号的高速二分频工作，适合低电压的工作条件并且功耗很低。
该分频电路采用差分输入、单端输出的工作模式。在需要扩展分频范围时，可将其配置成差分信号输出，以达到级联分频的效果。
本发明实施例的一种分频电路的结构如图1所示，包括：由首尾相连的第一反相器11、第二反相器12和第三反相器13构成的反相器链，与第一反相器11的地端相连的第一晶体管M1，与第三反相器13的地端相连的第二晶体管M2，与第一反相器11的电源端相连的第四反相器14，与第三反相器13的电源端相连的第五反相器15，以及第一输入端inp、第二输入端inn和电路输出端out。
需要解释的是，在本实施例中，反相器的电源端是指反相器的用于连接电源电压的端子，例如CMOS反相器中的P型晶体管的源极；反相器的地端是指反相器的用于接地(GND)的端子，例如CMOS反相器中的N型晶体管的漏极。第一反相器11、第二反相器12和第三反相器13首尾相连，是指第一反相器11的输出端与第二反相器12的输入端相连，第二反相器12的输出端与第三反相器13的输入端相连，第三反相器14的输出端与第一反相器11的输入端相连。
如图1所示，该分频电路的具体连接关系如下：
第一反相器11的电源端与第四反相器14的输出端相连，第一反相器11的地端与第一晶体管M1的漏极相连，第一反相器11的输入端与第三反相器13的输出端相连，第一反相器11的输出端与第二反相器12的输入端相连。第一晶体管M1的源极接地(GND)，第一晶体管M1的栅极与第二输入端inn相连。
第二反相器12的电源端与电源电压VDD相连，第二反相器12的地端接地(GND)，第二反相器12的输出端与电路输出端out以及第三反相器13的输入端相连。
第三反相器13的电源端与第五反相器15的输出端相连，第三反相器13的地端与第二晶体管M2的漏极相连。第二晶体管M2的源极接地，第二晶体管M2的栅极与第一输入端inp相连。
第四反相器14的输入端与第一输入端inp相连，第四反相器14的电源端与电源电压VDD相连，第四反相器14的地端接地。
第五反相器15的输入端与第二输入端inn相连，第五反相器15的电源端与电源电压VDD相连，第五反相器15的地端接地。
示例性地，第四反相器14包括P型的第三晶体管M3和N型的第四晶体管M4，其中，第三晶体管M3的源极与电源电压VDD相连、漏极与第四晶体管M4的漏极相连、栅极与第四晶体管M4的栅极以及第一输入端inp相连，第四晶体管M4的源极接地。
第五反相器15包括P型的第五晶体管M5和N型的第六晶体管M6，其中，第五晶体管M5的源极与电源电压VDD相连、漏极与第六晶体管M6的漏极相连、栅极与第六晶体管M6的栅极以及第二输入端inn相连，第六晶体管M6的源极接地。
第一反相器11包括N型的第七晶体管M7和P型的第八晶体管M8，其中，第八晶体管M8的源极与第四反相器14的输出端相连、漏极与第七晶体管M7的漏极相连、栅极与第七晶体管M7的栅极相连，第七晶体管M7的源极与第一晶体管M1的漏极相连。
第二反相器12包括N型的第九晶体管M9和P型的第十晶体管M10，其中，第十晶体管M10的源极与电源电压VDD相连、漏极与第九晶体管M9的漏极相连、栅极与第九晶体管M9的栅极相连，第九晶体管M9的源极接地。
第三反相器13包括N型的第十一晶体管M11和P型的第十二晶体管M12，其中，第十二晶体管M12的源极与第五反相器15的输出端相连、漏极与第十一晶体管M11的漏极相连、栅极与第十一晶体管M11的栅极相连，第十一晶体管M11的源极与第二晶体管M2的漏极相连。
该分频器采用差分输入、单端输出的工作模式。施加在第一输入端inp与第二输入端inn上的输入信号通常为差分信号。
示例性地，该分频电路的电路输出端out包括第六反相器16，如图1所示。其中，第六反相器16的输入端与第二反相器12的输出端相连，第六反相器16的输出端作为整个分频电路的输出。
在图1所示的分频电路中，第二反相器12(包括晶体管M9和M10)的电源端和地端分别与VDD(电源电压)与GND(接地)相连。第一反相器11(包括晶体管M7和M8)的电源端与电源电压VDD之间通过动态施加在第一输入端inp上的输入信号导通或关断，第一反相器11的地端与GND之间通过动态施加在第二输入端inn上的输入信号导通或关断。第三反相器13(包括晶体管M11和M12)的电源端与电源电压VDD之间通过动态施加在第二输入端inn上的输入信号导通或关断，第三反相器13的地端与GND之间通过动态施加在第一输入端inp上的输入信号导通或关断。
也就是说，在施加在第二输入端inn上的输入信号的控制下，第七晶体管M7的源极通过第一晶体管M1接地或者悬空。在施加在第一输入端inp上的输入信号的控制下，第八晶体管M8的源极通过第四反相器(包括第三晶体管M3和第四晶体管M4)与电源电压VDD相连或者接地。
其中，当施加在第一输入端inp上的输入信号为低电平、施加在第二输入端inn上的输入信号为高电平时，第七晶体管M7与第八晶体管M8构成的第一反相器11工作在正常反相器模式。当施加在第一输入端inp上的输入信号为高电平、施加在第二输入端inn上的输入信号为低电平时，第七晶体管M7的漏极悬空，第八晶体管M8的源极为低电平，此时第七晶体管M7与第八晶体管M8构成的第一反相器11的输入和输出可以在一段时间内均保持为高电平或者均保持为低电平，即为动态逻辑存储模式。当施加在第一输入端inp与第二输入端inn上的输入信号的逻辑(指电平高低)再次转换时，第七晶体管M7与第八晶体管M8进行正常逻辑翻转。
由图1可知，该分频电路的右半部分与左半部分为差分对称的结构。因此，在同一时间内，第一反相器11、第二反相器12和第三反相器13中只有两个反相器进行一次逻辑翻转，另一个反相器的输出保持与输入一致。
显然，图1所示的分频电路为一种新的二分频电路结构。图1所示的分频电路，通过采用动态CMOS逻辑，利用反相器链与MOS开关管的协同工作，进行动态逻辑信号的传输，可以实现射频信号的高速二分频工作，更适合工作在1G以上输入频率的射频范围。并且，该分频电路通过简单、少量的逻辑翻转即可实现二分频操作，尤其适合低电压的工作条件并且功耗很低。
在本发明实施例中，在需要扩展分频范围时，可将图1所示的分频电路配置成差分信号输出，以达到级联分频的效果。其中，一种示例性的扩展方法如图2所示。也就是说，将图1所示的分频电路的电路输出端out配置为差分输出模式，可以实现四分频、八分频等分频操作。
本发明实施例的分频电路，包括首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，可以采用动态CMOS逻辑实现在射频频率范围内的高速分频操作，具有低电压和低功耗的优点。
实施例二
本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的分频电路。其中，该分频电路为实施例一所述的分频电路。
示例性地，所述分频电路包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，还包括第一晶体管、第二晶体管、第四反相器、第五反相器、第一输入端、第二输入端和电路输出端。
其中，所述第一反相器的电源端与所述第四反相器的输出端相连，所述第一反相器的地端与所述第一晶体管的漏极相连；所述第二反相器的电源端与电源电压相连，所述第二反相器的地端接地，所述第二反相器的输出端与所述电路输出端相连；所述第三反相器的电源端与所述第五反相器的输出端相连，所述第三反相器的地端与所述第二晶体管的漏极相连；并且，所述第四反相器的输入端与所述第一输入端相连，所述第四反相器的电源端与电源电压相连，所述第四反相器的地端接地；所述第五反相器的输入端与所述第二输入端相连，所述第五反相器的电源端与电源电压相连，所述第五反相器的地端接地；所述第一晶体管的源极接地，所述第一晶体管的栅极与第二输入端相连；所述第二晶体管的源极接地，所述第二晶体管的栅极与所述第一输入端相连。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该分频电路的中间产品。其中，该电子组件可以为任何可行的组件，在此并不进行限定。
本发明实施例的电子装置，由于使用了上述的分频电路，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种分频电路，其特征在于，包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，其中，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第三反相器的输入端相连，所述第三反相器的输出端与所述第一反相器的输入端相连，还包括第一晶体管、第二晶体管、第四反相器、第五反相器、第一输入端、第二输入端和电路输出端；
其中，所述第一反相器的电源端与所述第四反相器的输出端相连，所述第一反相器的地端与所述第一晶体管的漏极相连；所述第二反相器的电源端与电源电压相连，所述第二反相器的地端接地，所述第二反相器的输出端与所述电路输出端相连；所述第三反相器的电源端与所述第五反相器的输出端相连，所述第三反相器的地端与所述第二晶体管的漏极相连；并且，所述第四反相器的输入端与所述第一输入端相连，所述第四反相器的电源端与电源电压相连，所述第四反相器的地端接地；所述第五反相器的输入端与所述第二输入端相连，所述第五反相器的电源端与电源电压相连，所述第五反相器的地端接地；所述第一晶体管的源极接地，所述第一晶体管的栅极与第二输入端相连；所述第二晶体管的源极接地，所述第二晶体管的栅极与所述第一输入端相连。
2.如权利要求1所述的分频电路，其特征在于，所述第四反相器包括P型的第三晶体管和N型的第四晶体管，其中，所述第三晶体管的源极与电源电压相连、漏极与所述第四晶体管的漏极相连、栅极与所述第四晶体管的栅极以及所述第一输入端相连，所述第四晶体管的源极接地。
3.如权利要求1所述的分频电路，其特征在于，所述第五反相器包括P型的第五晶体管和N型的第六晶体管，其中，所述第五晶体管的源极与电源电压相连、漏极与所述第六晶体管的漏极相连、栅极与所述第六晶体管的栅极以及所述第二输入端相连，所述第六晶体管的源极接地。
4.如权利要求1所述的分频电路，其特征在于，所述第一反相器包括N型的第七晶体管和P型的第八晶体管，其中，所述第八晶体管的源极与所述第四反相器的输出端相连、漏极与所述第七晶体管的漏极相连、栅极与所述第七晶体管的栅极相连，所述第七晶体管的源极与所述第一晶体管的漏极相连。
5.如权利要求1所述的分频电路，其特征在于，所述第二反相器包括N型的第九晶体管和P型的第十晶体管，其中，所述第十晶体管的源极与电源电压相连、漏极与所述第九晶体管的漏极相连、栅极与所述第九晶体管的栅极相连，所述第九晶体管的源极接地。
6.如权利要求1所述的分频电路，其特征在于，所述第三反相器包括N型的第十一晶体管和P型第十二晶体管，其中，所述第十二晶体管的源极与所述第五反相器的输出端相连、漏极与所述第十一晶体管的漏极相连、栅极与所述第十一晶体管的栅极相连，所述第十一晶体管的源极与所述第二晶体管的漏极相连。
7.如权利要求1所述的分频电路，其特征在于，施加在所述第一输入端与所述第二输入端上的输入信号为差分信号。
8.如权利要求1所述的分频电路，其特征在于，所述电路输出端包括第六反相器，所述第六反相器的输入端与所述第二反相器的输出端相连，所述第六反相器的输出端作为所述分频电路的输出。
9.如权利要求1所述的分频电路，其特征在于，所述电路输出端配置为差分输出模式。
10.一种电子装置，其特征在于，包括电子组件以及与所述电子组件相连的分频电路，所述分频电路包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，其中，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第三反相器的输入端相连，所述第三反相器的输出端与所述第一反相器的输入端相连，还包括第一晶体管、第二晶体管、第四反相器、第五反相器、第一输入端、第二输入端和电路输出端；
其中，所述第一反相器的电源端与所述第四反相器的输出端相连，所述第一反相器的地端与所述第一晶体管的漏极相连；所述第二反相器的电源端与电源电压相连，所述第二反相器的地端接地，所述第二反相器的输出端与所述电路输出端相连；所述第三反相器的电源端与所述第五反相器的输出端相连，所述第三反相器的地端与所述第二晶体管的漏极相连；并且，所述第四反相器的输入端与所述第一输入端相连，所述第四反相器的电源端与电源电压相连，所述第四反相器的地端接地；所述第五反相器的输入端与所述第二输入端相连，所述第五反相器的电源端与电源电压相连，所述第五反相器的地端接地；所述第一晶体管的源极接地，所述第一晶体管的栅极与第二输入端相连；所述第二晶体管的源极接地，所述第二晶体管的栅极与所述第一输入端相连。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9973182B2 (en) * 2016-09-14 2018-05-15 Qualcomm Incorporated Re-timing based clock generation and residual sideband (RSB) enhancement circuit
CN107196636B (zh) * 2017-05-18 2021-02-19 安徽大学 一种抑制单粒子瞬态效应的反相器
US10890609B2 (en) * 2018-10-15 2021-01-12 Rohde & Schwarz Gmbh & Co. Kg Signal source, test system and method for testing a device under test
US10893492B2 (en) 2019-01-19 2021-01-12 Maxim Integrated Products, Inc. Near field communication reader with dynamic power control
CN110474635B (zh) * 2019-08-22 2023-01-10 河源广工大协同创新研究院 一种分频电路
JP7449395B2 (ja) 2020-10-28 2024-03-13 チャンシン メモリー テクノロジーズ インコーポレイテッド メモリ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101826859A (zh) * 2009-03-02 2010-09-08 联发科技股份有限公司 信号源装置及用以产生输出信号的信号源装置
CN102124653A (zh) * 2008-08-18 2011-07-13 高通股份有限公司 三分正交分频器
US8035453B1 (en) * 2009-10-12 2011-10-11 Altera Corporation Techniques relating to oscillators
CN103380571A (zh) * 2011-02-15 2013-10-30 德克萨斯仪器股份有限公司 锁存分频器
US8784669B2 (en) * 2007-07-26 2014-07-22 Thomas W. Bain Oxidation process

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004058409B4 (de) * 2004-12-03 2007-03-08 Infineon Technologies Ag Master-Slave Flip-Flop und dessen Verwendung
US9054711B2 (en) * 2009-07-02 2015-06-09 Infineon Technologies Ag Frequency divider
WO2012050761A2 (en) * 2010-09-30 2012-04-19 Dow Corning Corporation Process for preparing an acryloyloxysilane
KR101912971B1 (ko) * 2011-05-26 2018-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 분주 회로 및 분주 회로를 이용한 반도체 장치
US8786328B2 (en) 2012-09-12 2014-07-22 Texas Instruments Incorporated RF logic divider
US9166571B2 (en) * 2013-06-11 2015-10-20 Futurewei Technologies, Inc. Low power high speed quadrature generator
US20140361814A1 (en) * 2013-06-11 2014-12-11 Futurewei Technologies, Inc. High Speed Latch
GB2533318A (en) * 2014-12-16 2016-06-22 Ibm Voltage-controlled ring oscillator with delay line

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8784669B2 (en) * 2007-07-26 2014-07-22 Thomas W. Bain Oxidation process
CN102124653A (zh) * 2008-08-18 2011-07-13 高通股份有限公司 三分正交分频器
CN101826859A (zh) * 2009-03-02 2010-09-08 联发科技股份有限公司 信号源装置及用以产生输出信号的信号源装置
US8035453B1 (en) * 2009-10-12 2011-10-11 Altera Corporation Techniques relating to oscillators
CN103380571A (zh) * 2011-02-15 2013-10-30 德克萨斯仪器股份有限公司 锁存分频器

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