CN103380571A

CN103380571A - 锁存分频器

Info

Publication number: CN103380571A
Application number: CN201280009044XA
Authority: CN
Inventors: R·古; D·黄
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2011-02-15
Filing date: 2012-02-15
Publication date: 2013-10-30
Anticipated expiration: 2032-02-15
Also published as: US20120206175A1; US8456202B2; WO2012112671A3; CN103380571B; JP2014510467A; JP5976685B2; WO2012112671A2

Abstract

本发明涉及一种单级分频器，其适用于在超高频率下运行。差分输入信号（INP、INM）（例如具有大约120GHz频率）经分频器（100）分频以提供具有较低频率（例如大约一半）的差分输出信号（OUTP、OUTM）。该分频器提供LC谐振器（102），该谐振器使用来自晶体管（Q1、Q2）栅极的寄生电容和电感器（L1、L2）的电感形成LC谐振电路，由此利用了通常降低性能的寄生效应。

Description

锁存分频器

技术领域

本发明涉及分频器，且更具体地涉及单级锁存分频器。

背景技术

有许多类型的分频器已使用在多种频率范围内。对于许多超高频率范围而言（即大于30GHz），CMOS中的分频器得到发展。然而，这些设计中的许多是多级的。当感兴趣的频率范围增加，这些多级分频器设置可引起对性能产生有害影响的寄生效应（即寄生电感）。由此，需要适用于在超高频率下（即120GHz）运行的更紧凑的分频器。

传统电路的一些实例是PCT公开号WO/2009/115865；美国公开号2008/0303561；Kim等人的“A75GHz PLL Front-End Integration in 65nmSOI CMOS Technology（65nm SOI CMOS技术中的75GHz PLL前端集成）”2007IEEE Symposium on VLSI Circuits Digest of Technical Papers（IEEE VLSI电路设计学术会议技术论文），pp.174-175；Lee等人，“A40-GHz Frequency Divider in0.18-μm CMOS Technology（采用0.18μm CMOS技术的40GHz分频器）”IEEE J.of Solid State Circuits（IEEE固态电路期刊），Vol.39，No.4，2004年4月，pp.594-601；Kim等人，“A20-GHz Phase-Locked Loop for 40Gb/s SerializingTransmitter in 0.13-μm CMOS（用于0.13μm CMOS的40Gb/s连续发送器的20GHz锁相回路）”IEEE J.of Solid State Circuits（IEEE固态电路期刊），Vol.41,2006年4月，pp.899-908；以及The等人，“A0.18-μmCMOS3.2-10GHz Quadrature VCO of IEEE802.15.4a UWBTransceivers（IEEE802.15.4a UWB收发器的0.18μm CMOS3.2-10 GHz正交VCO）”Asian Pacific Microwave Conference（亚太微波会议），2009，2009年12月，pp.245-248。

发明内容

本发明的实例实施例提供一种设备，其包括电感器；多个交叉耦合的晶体管组，其中来自每组交叉耦合的晶体管的每个晶体管耦合到电感器；接收输入信号的输入电路，其耦合到来自交叉耦合的晶体管组的每个晶体管，且耦合到谐振器，其中输入信号具有第一频率；控制电路，其耦合到来自至少一个交叉耦合的晶体管组的每个晶体管且接收控制信号；多个输出终端，其中每个输出终端耦合到电感器，且其中输出终端提供具有第二频率的输出信号，且其中第二频率是第一频率的一小部分。

在实例实施例中，电感器具有中心抽头，其中该中心抽头接收电源电压。

在实例实施例中，电感器还包括：接收电源电压的第一电感器；和接收电源电压的第二电感器。

在实例实施例中，每组交叉耦合的晶体管还包括：具有第一收集电极、第二收集电极和控制电极的第一晶体管；和具有第一收集电极、第二收集电极和控制电极的第二晶体管，其中第一晶体管的第一收集电极耦合到第二晶体管的控制电极，且其中第一晶体管的控制电极耦合到第二晶体管的第一收集电极，且其中第一晶体管的第二收集电极耦合到第二晶体管的第二收集电极。

在实例实施例中，输入电路还包括具有第一收集电极、第二收集电极和控制电极的第三晶体管，且其中第三晶体管的第一收集电极耦合到来自至少一个交叉耦合的晶体组的第一和第二晶体管的第二收集电极，且其中第三晶体管的控制电极接收输入信号的至少一部分。

在实例实施例中，控制电路还包括多个部分，其中每个部分耦合到至少来自一个交叉耦合的晶体管组的至少一个晶体管且还包括：具有第一收集电极、第二收集电极和控制电极的第四晶体管，其中第四晶体管的控制电极接收控制信号；和具有第一收集电极、第二收集电极和控制电极的第五晶体管，其中第五晶体管的控制电极接收控制信号，且其中第五晶体管的第一收集电极耦合到第四晶体管的第一收集电极。

在实例实施例中，提供一种设备。该设备包括LC谐振器，其具有：接收电源电压的电感器；具有第一收集电极、第二收集电极、控制电极和第一寄生电容的第一晶体管，其中第一晶体管的第一收集电极耦合到电感器；和具有第一收集电极、第二收集电极、控制电极和第二寄生电容的第二晶体管，其中第二晶体管的第一收集电极耦合到电感器，且其中第一晶体管的第二收集电极耦合到第二晶体管的第二收集电极，且其中第一和第二晶体管的第一和第二寄生电容与电感器的电感形成LC谐振电路；耦合到第一和第二晶体管的控制电极的锁存器；输入电路，其接收输入信号，耦合到锁存器且耦合到第一和第二晶体管的每个晶体管的第二收集电极，其中输入信号具有第一频率；控制电路，其耦合到谐振器且接收控制信号；和多个输出终端，其中每个输出终端耦合到谐振器，且其中输出终端提供具有第二频率的输出信号，且其中第二频率是第一频率的一小部分。

在实例实施例中，锁存器还包括：第三晶体管，其具有第一收集电极、第二收集电极和控制电极；第四晶体管，其具有第一收集电极、第二收集电极和控制电极，其中第三晶体管的第一收集电极耦合到第四晶体管的控制电极，且其中第三晶体管的控制电极耦合到第四晶体管的第一收集电极，且其中第三晶体管的第二收集电极耦合到第四晶体管的第二收集电极。

在实例实施例中，输入电路还包括具有第一收集电极、第二收集电极和控制电极的第五晶体管，且其中第五晶体管的第一收集电极耦合到第三和第四晶体管的第二收集电极，且其中第五晶体管的控制电极接收输入信号的至少一部分。

在实例实施例中，控制电路还包括多个部分，其中每个部分还包括：第六晶体管，其具有第一收集电极、第二收集电极和控制电极，其中第六晶体管的第一收集电极耦合到谐振器，且其中第六晶体管的控制电极接收控制信号；和第七晶体管，其具有第一收集电极、第二收集电极和控制电极，其中第七晶体管的控制电极接收控制信号，且其中第七晶体管的第一收集电极耦合到第六晶体管的第一收集电极。

在实例实施例中，提供一种设备。该设备包括输入电路，其具有：第一NMOS晶体管，其在其栅级接收差分输入信号的第一部分，其中差分输入信号具有第一频率；和第二NMOS晶体管，其在其栅极接收差分输入信号的第二部分；锁存器，且耦合到第一NMOS晶体管的漏极；第一输出终端，其耦合到锁存器且提供差分输出信号的第一部分，其中差分输出信号具有第二频率，且其中第二频率是第一频率的一小部分；第二输出终端，其耦合到锁存器且提供差分输出信号的第二部分；LC谐振器，其耦合到第一和第二输出终端的每个终端，其中LC谐振器包括：电感器，其接收电源电压；和多个MOS晶体管，它们耦合到电感器且每个具有寄生电容，其中多个MOS晶体管的寄生电容和电感器的电感形成LC谐振电路；和控制电路，其耦合到多个MOS晶体管的至少一个且接收控制信号。

在实例实施例中，电感器还包括：第一电感器，其接收电源电压且耦合到第一输出终端；和第二电感器，其接收电源电压且耦合到第二输出终端。

在实例实施例中，锁存器还包括：第三NMOS晶体管，其在其漏极耦合到第一输出终端，在其栅极耦合到第二输出终端，且在其源极耦合到第一NMOS晶体管的漏极；和第四NMOS晶体管，其在其漏极耦合到第二输出终端，在其栅极耦合到第一输出终端且在其源极耦合到第一NMOS晶体管的漏极。

在实例实施例中，多个MOS晶体管还包括：第五NMOS晶体管，其在其漏极耦合到第一输出终端，在其栅极耦合到第二输出终端，在其源极耦合到第二NMOS晶体管的漏极且在其栅极耦合到第二输出终端；第六NMOS晶体管，其在其漏极耦合到第二输出终端，在其栅极耦合到第一输出终端，在其源极耦合到第二NMOS晶体管的漏极且在其栅极耦合到第一输出终端；第七NMOS晶体管，其在其漏极耦合到第一输出终端，在其栅极耦合到第二输出终端，且在其源极耦合到第二NMOS晶体管的漏极；第八NMOS晶体管，其在其漏极耦合到第二输出终端，在其栅极耦合到第一输出终端，且在其源极耦合到第二NMOS晶体管的漏极。

在实例实施例中，控制电路还包括第一部分和第二部分，且其中控制电路的第一部分包括：PMOS晶体管，其在其源极耦合到第二输出终端，在其漏极耦合到第七NMOS晶体管的栅极，且在其栅极接收控制信号以及在其主体接收电源电压；和第九NMOS晶体管，其在其漏极耦合到第七NMOS晶体管的栅极且在其栅极接收控制信号。

在实例实施例中，PMOS晶体管还包括第一PMOS晶体管，且其中控制电路的第二部分还包括：第二PMOS晶体管，其在其源极耦合到第一输出终端，在其漏极耦合到第八NMOS晶体管的栅极，且在其栅极接收控制信号以及在其主体接收电源电压；和第十NMOS晶体管，其在漏极耦合到第八NMOS晶体管的栅极且在其栅极接收控制信号。

在实施实施例中，第一频率大约为120GHz。

附图说明

图1示出根据本发明原理的实例实施例的锁存分频器；以及

图2描述图1的锁存分频器的性能。

具体实施方式

在图1中，参考数字100通常指根据实例实施例的锁存分频器。该分频器100通常包括LC谐振器102、输入电路104和控制电路108。谐振器102通常包括电感器L1和L2，它们耦合到输出终端（其提供输出信号OUTP和OUTM）且接收电源电压VDD；替代地，电感器L1和L2可用具有接收电源电压VDD的中心抽头的单个电感器替换。谐振器102和锁存器104的每个分别包括交叉耦合的晶体管对Q1/Q2和Q11/Q12（其例如可是NMOS晶体管）。输入电路104通常包括晶体管Q5和Q6（其例如可是NMOS晶体管），它们各自耦合到谐振器102和锁存器106之一。控制电路110通常包括2个部分，其分别包括晶体管Q7和Q8以及晶体管Q9和Q10。晶体管Q5、Q6、Q8和Q10例如也可是NMOS晶体管，同时晶体管Q7和Q9例如可是PMOS晶体管。

在运行过程中，差分输入信号INP和INM（其例如可具有大约120GHz的频率）可被分频器100分频成差分输出信号OUTP和OUTM从而具有作为差分输入信号的频率的一小部分（即一半）的频率。典型地，LC谐振器102使用来自晶体管Q1和Q2的栅极的寄生电容与电感器L1和L2的电感作为LC谐振电路。另外，为了调谐LC谐振电路以扩大分频范围，可指定控制信号CNTL导通晶体管Q3和Q4（其也具有大体上与晶体管Q3和Q4的寄生电容并联的寄生电容）。该LC谐振电路联同锁存器104如压控振荡器一样运行。晶体管Q9和Q10的栅极（或控制电极）接收差分输入信号INP和INM以便输入电路102可如跨导电路一样运行，且来自该跨导电路的相应输出信号协助控制锁存器104和谐振器102。

图2描述分频器100的操作。如所示，提供了差分输入信号INP和INM（其实正弦的且具有大约120GHz的频率）。差分输出信号OUTP和OUTM（基本上是正弦的）具有周期TOUT，其大约是输入信号INP和INM周期的2倍，表示分频器100的分频比（division ratio）大约是一半。

本发明涉及领域的技术人员将意识到在本权利要求的发明的范围内可对所描述的实例实施做出改变，且许多其他的实施例是可能的。

Claims

1.一种设备，包括：

电感器；

多个交叉耦合的晶体管组，其中来自每组交叉耦合的晶体管的每个晶体管耦合到所述电感器；

输入电路，其接收输入信号，耦合到来自所述交叉耦合的晶体管组的每个晶体管，且耦合到所述谐振器，其中所述输入信号具有第一频率；

控制电路，其耦合到来自至少一个所述交叉耦合的晶体管组的每个晶体管且接收控制信号；和

多个输出终端，其中每个输出终端耦合到所述电感器，且其中所述输出终端提供具有第二频率的输出信号，且其中所述第二频率是所述第一频率的一小部分。

2.根据权利要求1所述的设备，其中所述电感器具有中心抽头，且其中所述中心抽头接收电源电压。

3.根据权利要求1所述的设备，其中所述电感器还包括接收电源电压的第一电感器；和接收所述电源电压的第二电感器。

4.根据权利要求3所述的设备，其中每个所述交叉耦合的晶体管组还包括：

第一晶体管，其具有第一收集电极、第二收集电极和控制电极；和

第二晶体管，其具有第一收集电极、第二收集电极和控制电极，其中所述第一晶体管的第一收集电极耦合到所述第二晶体管的控制电极，且其中所述第一晶体管的控制电极耦合到所述第二晶体管的第一收集电极，且其中所述第一晶体管的第二收集电极耦合到所述第二晶体管的第二收集电极。

5.根据权利要求4所述的设备，其中所述输入电路还包括具有第一收集电极、第二收集电极和控制电极的第三晶体管，其中所述第三晶体管的第一收集电极耦合到来自至少一个所述交叉耦合的晶体管组的第一和第二晶体管的所述第二收集电极，且其中所述第三晶体管的控制电极接收所述输入信号的至少部分。

6.根据权利要求5所述的设备，其中所述控制电路还包括多个部分，其中每个部分耦合到来自至少一个所述交叉耦合的晶体管组的至少一个晶体管，且还包括：

第四晶体管，其具有第一收集电极、第二收集电极和控制电极，其中所述第四晶体管的控制电极接收所述控制信号；和

第五晶体管，其具有第一收集电极、第二收集电极和控制电极，其中所述第五晶体管的控制电极接收所述控制信号，且其中所述第五晶体管的第一收集电极耦合到所述第四晶体管的第一收集电极。

7.一种设备，包括：

LC谐振器，其具有：

电感器，其接收电源电压；

第一晶体管，其具有第一收集电极、第二收集电极、控制电极和第一寄生电容，其中所述第一晶体管的第一收集电极耦合到所述电感器；和

第二晶体管，其具有第一收集电极、第二收集电极、控制电极和第二寄生电容，其中所述第二晶体管的第一收集电极耦合到所述电感器，且其中所述第一晶体管的第二收集电极耦合到所述第二晶体管第一收集电极的第二收集电极，且其中所述第一和第二晶体管的第一和第二寄生电容与所述电感器的电感形成LC谐振电路；

锁存器，其耦合到所述第一和第二晶体管的控制电极；

输入电路，其接收输入信号，耦合到所述锁存器且耦合到第一和第二晶体管的每个晶体管的第二收集电极，其中所述输入信号具有第一频率；

控制电路，其耦合到所述谐振器且接收控制信号；和

多个输出终端，其中每个输出终端耦合到所述谐振器，且其中输出终端提供具有第二频率的输出信号，且其中所述第二频率是所述第一频率的一小部分。

8.根据权利要求7所述的设备，其中所述电感器具有中心抽头，且其中所述中心抽头接收所述电源电压。

9.根据权利要求7所述的设备，其中所述电感器还包括接收所述电源电压的第一电感器；和接收所述电源电压的第二电感器。

10.根据权利要求9所述的设备，其中所述锁存器还包括：

第三晶体管，其具有第一收集电极、第二收集电极、控制电极；和

第四晶体管，其具有第一收集电极、第二收集电极、控制电极，其中所述第三晶体管的第一收集电极耦合到所述第四晶体管的控制电极，且其中所述第三晶体管的控制电极耦合到所述第四晶体管的第一收集电极，且其中所述第三晶体管的第二收集电极耦合到所述第四晶体管的第二收集电极。

11.根据权利要求10所述的设备，其中所述输入电路还包括第五晶体管，其具有第一收集电极、第二收集电极和控制电极，且其中所述第五晶体管的第一收集电极耦合到所述第三和第四晶体管的第二收集电极，且其中所述第五晶体管的控制电极接收所述输入信号的至少部分。

12.根据权利要求11所述的设备，其中所述控制电路还包括多个部分，且其中每个部分还包括：

第六晶体管，其具有第一收集电极、第二收集电极和控制电极，其中所述第六晶体管的第一收集电极耦合到所述谐振器，且其中所述第六晶体管的控制电极接收所述控制信号；和

第七晶体管，其具有第一收集电极、第二收集电极和控制电极，其中所述第七晶体管的控制电极接收所述控制信号，且其中所述第七晶体管的第一收集电极耦合到所述第六晶体管的第一收集电极。

13.一种设备，其包括：

输入电路，其具有：

第一NMOS晶体管，其在其栅极接收差分输入信号的第一部分，其中所述差分输入信号具有第一频率；和

第二NMOS晶体管，其在其栅极接收所述差分输入信号的第二部分；

锁存器，其耦合到所述第一NMOS晶体管的漏极；

第一输出终端，其耦合到所述锁存器且提供差分输出信号的第一部分，其中所述差分输出信号具有第二频率，且其中所述第二频率是所述第一频率的一小部分；

第二输出终端，其耦合到所述锁存器且提供所述差分输出信号的第二部分；

LC谐振器，其耦合到所述第一和第二输出终端的每个终端，其中所述LC谐振器包括：

电感器，其接收电源电压；和

多个MOS晶体管，其耦合到所述电感器且每个MOS晶体管具有寄生电容，其中所述多个MOS晶体管的所述寄生电容和所述电感器的电感形成LC谐振电路；和

控制电路，其耦合到所述多个MOS晶体管的至少一个且接收控制信号。