JPH08307460A - デジタル信号伝送路 - Google Patents
デジタル信号伝送路Info
- Publication number
- JPH08307460A JPH08307460A JP7112169A JP11216995A JPH08307460A JP H08307460 A JPH08307460 A JP H08307460A JP 7112169 A JP7112169 A JP 7112169A JP 11216995 A JP11216995 A JP 11216995A JP H08307460 A JPH08307460 A JP H08307460A
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- noise
- conductor pattern
- clock signal
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 集積回路の内部等においてデジタル信号を伝
送する際に、ノイズの影響を軽減する。 【構成】 バッファ回路１から出力されたクロック信号
ＣＬＫ（伝送すべきデジタル信号）は導体パターン８を
介して伝送される。また、その反転信号は導体パターン
９を介して伝送される。そして、差動増幅器７は両導体
パターン上の電圧の比較結果に基づいてクロック信号Ｃ
ＬＫを再生する。ここで、導体パターン８，９は近接し
て配置されている。従って、導体パターン８上のデジタ
ル信号にノイズが乗ると、同様の波形を有するノイズが
導体パターン９に乗る。すなわち、ノイズによって両者
のレベルが変動したとしても、両者の差は殆ど変動しな
い。これにより、差動増幅器７の出力においては、ノイ
ズの影響を除去することができる。
送する際に、ノイズの影響を軽減する。 【構成】 バッファ回路１から出力されたクロック信号
ＣＬＫ（伝送すべきデジタル信号）は導体パターン８を
介して伝送される。また、その反転信号は導体パターン
９を介して伝送される。そして、差動増幅器７は両導体
パターン上の電圧の比較結果に基づいてクロック信号Ｃ
ＬＫを再生する。ここで、導体パターン８，９は近接し
て配置されている。従って、導体パターン８上のデジタ
ル信号にノイズが乗ると、同様の波形を有するノイズが
導体パターン９に乗る。すなわち、ノイズによって両者
のレベルが変動したとしても、両者の差は殆ど変動しな
い。これにより、差動増幅器７の出力においては、ノイ
ズの影響を除去することができる。
Description
【０００１】
【産業上の利用分野】この発明は、集積回路内の配線に
用いて好適なデジタル信号伝送路に関する。
用いて好適なデジタル信号伝送路に関する。
【０００２】
【従来の技術】一般的な集積回路における回路配置を図
３に示す。図において１１〜１６はＩ／Ｏパッド（電
極）であり、ここを介して集積回路と外部回路との間で
各種の信号の受け渡しが行われる。例えば、クロック信
号用Ｉ／Ｏパッド１５には、外部回路で生成されたクロ
ック信号ＣＬＫが供給される。２１〜３０は回路ブロッ
クであり、これらＩ／Ｏパッド１１〜１６を介して、各
種の信号の入出力を行う。
３に示す。図において１１〜１６はＩ／Ｏパッド（電
極）であり、ここを介して集積回路と外部回路との間で
各種の信号の受け渡しが行われる。例えば、クロック信
号用Ｉ／Ｏパッド１５には、外部回路で生成されたクロ
ック信号ＣＬＫが供給される。２１〜３０は回路ブロッ
クであり、これらＩ／Ｏパッド１１〜１６を介して、各
種の信号の入出力を行う。
【０００３】クロック信号用Ｉ／Ｏパッド１５から出力
されたクロック信号ＣＬＫは、バッファ１を介してバッ
ファリングされた後に分岐され、回路ブロック２１〜３
０を囲うように設けられた導体パターン４１，４２を介
して、バッファ回路２，３に供給される。バッファ回路
２，３の出力端子は、回路ブロック２１〜３０を略二等
分する導体パターン４３に接続されている。
されたクロック信号ＣＬＫは、バッファ１を介してバッ
ファリングされた後に分岐され、回路ブロック２１〜３
０を囲うように設けられた導体パターン４１，４２を介
して、バッファ回路２，３に供給される。バッファ回路
２，３の出力端子は、回路ブロック２１〜３０を略二等
分する導体パターン４３に接続されている。
【０００４】そして、導体パターン４３は多数の導体パ
ターンに分岐され、分岐された導体パターンは回路ブロ
ック２１〜３０に接続されている。すなわち、各回路ブ
ロック２１〜３０は必ず導体パターン４３を介してクロ
ック信号ＣＬＫを受信することになる。このような配線
を行う理由は、各回路ブロック２１〜３０間におけるク
ロックスキューおよびディレイの差をなるべく軽減する
ためである。
ターンに分岐され、分岐された導体パターンは回路ブロ
ック２１〜３０に接続されている。すなわち、各回路ブ
ロック２１〜３０は必ず導体パターン４３を介してクロ
ック信号ＣＬＫを受信することになる。このような配線
を行う理由は、各回路ブロック２１〜３０間におけるク
ロックスキューおよびディレイの差をなるべく軽減する
ためである。
【０００５】
【発明が解決しようとする課題】ところで、図３には図
示していないが、回路ブロック２１〜３０とＩ／Ｏパッ
ド１１〜１６との間には、導体パターン４１，４２を横
切るように、あるいは導体パターン４１，４２に平行に
なるように、多数の信号線が配設されている。このた
め、導体パターン４１，４２上のクロック信号ＣＬＫに
ノイズが混入するという問題があった。このノイズレベ
ルがバッファ回路２，３における論理値判定のための閾
値を超えると、集積回路が誤動作することになる。この
発明は上述した事情に鑑みてなされたものであり、ノイ
ズの影響を大幅に軽減できるデジタル信号伝送路を提供
することを目的としている。
示していないが、回路ブロック２１〜３０とＩ／Ｏパッ
ド１１〜１６との間には、導体パターン４１，４２を横
切るように、あるいは導体パターン４１，４２に平行に
なるように、多数の信号線が配設されている。このた
め、導体パターン４１，４２上のクロック信号ＣＬＫに
ノイズが混入するという問題があった。このノイズレベ
ルがバッファ回路２，３における論理値判定のための閾
値を超えると、集積回路が誤動作することになる。この
発明は上述した事情に鑑みてなされたものであり、ノイ
ズの影響を大幅に軽減できるデジタル信号伝送路を提供
することを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
請求項１記載の構成にあっては、第１のデジタル信号を
伝送する第１の導体パターンと、前記第１のデジタル信
号を反転した第２のデジタル信号を出力するインバータ
と、前記第１の導体パターンに近接して配設され前記第
２のデジタル信号を伝送する第２の導体パターンと、伝
送された前記第１および第２のデジタル信号の電圧レベ
ルを比較し前記第１のデジタル信号を再生する比較回路
とを具備することを特徴とする。
請求項１記載の構成にあっては、第１のデジタル信号を
伝送する第１の導体パターンと、前記第１のデジタル信
号を反転した第２のデジタル信号を出力するインバータ
と、前記第１の導体パターンに近接して配設され前記第
２のデジタル信号を伝送する第２の導体パターンと、伝
送された前記第１および第２のデジタル信号の電圧レベ
ルを比較し前記第１のデジタル信号を再生する比較回路
とを具備することを特徴とする。
【０００７】
【作用】第２の導体パターンは第１の導体パターンに沿
って配設されているから、第１のデジタル信号にノイズ
が乗る場合はほぼ同様の波形を有するノイズが第２のデ
ジタル信号に乗る。従って、両導体パターンにおける電
圧レベルの差、すなわち比較回路における比較結果はノ
イズによる影響を受けにくくなる。
って配設されているから、第１のデジタル信号にノイズ
が乗る場合はほぼ同様の波形を有するノイズが第２のデ
ジタル信号に乗る。従って、両導体パターンにおける電
圧レベルの差、すなわち比較回路における比較結果はノ
イズによる影響を受けにくくなる。
【０００８】
【実施例】以下、図１を参照してこの発明の一実施例に
ついて説明する。なお、図において図３の各部に対応す
る部分には同一の符号を付け、その説明を省略する。図
において５はバッファ回路であり、バッファ回路１から
出力されたクロック信号ＣＬＫをさらにバッファリング
しクロック信号ＣＬＫ1として出力する。
ついて説明する。なお、図において図３の各部に対応す
る部分には同一の符号を付け、その説明を省略する。図
において５はバッファ回路であり、バッファ回路１から
出力されたクロック信号ＣＬＫをさらにバッファリング
しクロック信号ＣＬＫ1として出力する。
【０００９】また、４はインバータであり、バッファ回
路１から出力されたクロック信号ＣＬＫを反転し、反転
クロック信号−ＣＬＫ1を出力する（図面中では反転信
号はオーバーラインで表すが、明細書中では“−”記号
によって表す）。なお、バッファ回路５は、クロック信
号ＣＬＫ1と反転クロック信号−ＣＬＫ1の間の相対的な
ディレイを補償するために設けられている。
路１から出力されたクロック信号ＣＬＫを反転し、反転
クロック信号−ＣＬＫ1を出力する（図面中では反転信
号はオーバーラインで表すが、明細書中では“−”記号
によって表す）。なお、バッファ回路５は、クロック信
号ＣＬＫ1と反転クロック信号−ＣＬＫ1の間の相対的な
ディレイを補償するために設けられている。
【００１０】６，７は差動増幅器であり、各々バッファ
回路２，３の前段に設けられている。８は導体パターン
であり、バッファ回路５の出力端と、差動増幅器６，７
の非反転入力端とを接続している。なお、導体パターン
８の配線経路は、図３における導体パターン４１，４２
の配線経路と同様である。次に、９は導体パターンであ
り、インバータ４の出力端と、差動増幅器６，７の反転
入力端とを接続するとともに、導体パターン８に沿って
（近接して）配置されている。
回路２，３の前段に設けられている。８は導体パターン
であり、バッファ回路５の出力端と、差動増幅器６，７
の非反転入力端とを接続している。なお、導体パターン
８の配線経路は、図３における導体パターン４１，４２
の配線経路と同様である。次に、９は導体パターンであ
り、インバータ４の出力端と、差動増幅器６，７の反転
入力端とを接続するとともに、導体パターン８に沿って
（近接して）配置されている。
【００１１】上記構成において、クロック信号ＣＬＫ1
が“１”（例えば５Ｖ）になると、反転クロック信号−
ＣＬＫ1は“０”（０Ｖ）になり、差動増幅器６，７か
ら“１”信号が出力される。逆に、クロック信号ＣＬＫ
1が“０”になると、差動増幅器６，７から“０”信号
が出力される。これら差動増幅器６，７の出力信号はバ
ッファ回路２，３を介して導体パターン４３に供給され
る。従って、導体パターン４３上のクロック信号ＣＬＫ
2は、若干の遅れを伴ってクロック信号ＣＬＫ1と同様の
波形を有することになる。
が“１”（例えば５Ｖ）になると、反転クロック信号−
ＣＬＫ1は“０”（０Ｖ）になり、差動増幅器６，７か
ら“１”信号が出力される。逆に、クロック信号ＣＬＫ
1が“０”になると、差動増幅器６，７から“０”信号
が出力される。これら差動増幅器６，７の出力信号はバ
ッファ回路２，３を介して導体パターン４３に供給され
る。従って、導体パターン４３上のクロック信号ＣＬＫ
2は、若干の遅れを伴ってクロック信号ＣＬＫ1と同様の
波形を有することになる。
【００１２】これら信号ＣＬＫ1，−ＣＬＫ1およびＣＬ
Ｋ2の波形を図２(ａ)〜(ｃ)に示す。ここで、時刻ｔ2
においてクロック信号ＣＬＫ1にノイズが乗った場合を
想定する。導体パターン９は導体パターン８に沿って配
設されているから、導体パターン９には導体パターン８
とほぼ同形のノイズが乗ることになる。従って、差動増
幅器６，７の反転／非反転入力端における電圧レベルの
差は、ノイズが無い場合とほぼ同様になる。すなわち、
クロック信号ＣＬＫ2においては、ノイズの影響が殆ど
除去されることになる。
Ｋ2の波形を図２(ａ)〜(ｃ)に示す。ここで、時刻ｔ2
においてクロック信号ＣＬＫ1にノイズが乗った場合を
想定する。導体パターン９は導体パターン８に沿って配
設されているから、導体パターン９には導体パターン８
とほぼ同形のノイズが乗ることになる。従って、差動増
幅器６，７の反転／非反転入力端における電圧レベルの
差は、ノイズが無い場合とほぼ同様になる。すなわち、
クロック信号ＣＬＫ2においては、ノイズの影響が殆ど
除去されることになる。
【００１３】なお、上記実施例にあっては、比較回路と
して差動増幅器６，７を用いた場合を説明したが、比較
回路は差動増幅器以外の種々のものを用いてもよい。ま
た、図１，図３に示した回路配置は一例に過ぎず、本発
明はデジタル信号を伝送するあらゆる回路に適用するこ
とが可能である。
して差動増幅器６，７を用いた場合を説明したが、比較
回路は差動増幅器以外の種々のものを用いてもよい。ま
た、図１，図３に示した回路配置は一例に過ぎず、本発
明はデジタル信号を伝送するあらゆる回路に適用するこ
とが可能である。
【００１４】
【発明の効果】以上説明したように、この発明のデジタ
ル信号伝送路によれば、第１および第２の導体パターン
を介して、相互に反転した第１および第２のデジタル信
号を伝送するから、比較回路における比較結果からノイ
ズの影響を殆ど除去することができる。
ル信号伝送路によれば、第１および第２の導体パターン
を介して、相互に反転した第１および第２のデジタル信
号を伝送するから、比較回路における比較結果からノイ
ズの影響を殆ど除去することができる。
【図１】 一実施例の構成を示すブロック図である。
【図２】 一実施例の各部の波形図である。
【図３】 従来の集積回路の回路配置図である。
４・・・・インバータ、６，７・・・・差動増幅器（比較回
路）、８・・・・第１の導体パターン、９・・・・第２の導体パ
ターン。
路）、８・・・・第１の導体パターン、９・・・・第２の導体パ
ターン。
Claims (1)
- 【請求項１】 第１のデジタル信号を伝送する第１の導
体パターンと、 前記第１のデジタル信号を反転した第２のデジタル信号
を出力するインバータと、 前記第１の導体パターンに近接して配設され前記第２の
デジタル信号を伝送する第２の導体パターンと、 伝送された前記第１および第２のデジタル信号の電圧レ
ベルを比較し前記第１のデジタル信号を再生する比較回
路とを具備することを特徴とするデジタル信号伝送路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7112169A JPH08307460A (ja) | 1995-05-10 | 1995-05-10 | デジタル信号伝送路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7112169A JPH08307460A (ja) | 1995-05-10 | 1995-05-10 | デジタル信号伝送路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307460A true JPH08307460A (ja) | 1996-11-22 |
Family
ID=14579982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7112169A Pending JPH08307460A (ja) | 1995-05-10 | 1995-05-10 | デジタル信号伝送路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307460A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163224A (en) * | 1998-08-24 | 2000-12-19 | Nec Corporation | PLL circuit and method of controlling the same |
| WO2001095075A1 (fr) * | 2000-06-02 | 2001-12-13 | Hitachi,Ltd | Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge |
-
1995
- 1995-05-10 JP JP7112169A patent/JPH08307460A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163224A (en) * | 1998-08-24 | 2000-12-19 | Nec Corporation | PLL circuit and method of controlling the same |
| WO2001095075A1 (fr) * | 2000-06-02 | 2001-12-13 | Hitachi,Ltd | Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge |
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