JPH0774625A

JPH0774625A - Ｐｌｌ発振回路

Info

Publication number: JPH0774625A
Application number: JP5219660A
Authority: JP
Inventors: Hiroyuki Ohashi; 宏行大橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-03
Filing date: 1993-09-03
Publication date: 1995-03-17

Abstract

(57)【要約】【目的】ＰＬＬ発振回路の改善に関し、電圧制御発振
回路をリングオシレータにより構成した場合であって
も、その発振状態を監視し、発振が停止した場合には、
正常な発振状態に自動復帰すること。【構成】基準信号ＣＫと発振信号ＸCKとを比較し位相
差検出信号Ｓφを出力する位相比較回路１１と、位相差
検出信号Ｓφを電圧に変換する電圧発生回路１２と、電
圧と発振ループの遅延値とにより決定される周波数の発
振信号ＸCKを出力する電圧制御発振回路１３と、基準信
号ＣＫと発振信号ＸCKとを監視して、位相比較回路１１
に自己復帰信号ＲESを出力する制御手段１４とを具備
し、位相比較回路１１は、電圧制御発振回路１３の発振
信号ＸCKが停止してから一定時間経過後に制御手段１４
から供給される自己復帰信号ＲESに基づいて電圧発生回
路１２に位相差検出信号Ｓφを出力する。

Description

【発明の詳細な説明】

【０００１】〔目次〕産業上の利用分野従来の技術（図５）発明が解決しようとする課題課題を解決するための手段作用実施例（図１〜４）発明の効果

【０００２】

【産業上の利用分野】本発明は、ＰＬＬ（Ｐhase Ｌoc
ked Ｌoop ：位相固定ループ）発振回路に関するもの
であり、更に詳しく言えば、ＶＣＯ（Ｖoltage Ｃontr
olled Ｏscillator ）の誤動作時に自己復帰をする機能
を備えた発振回路に関するものである。

【０００３】近年、画像処置装置や音声処理装置の制御
回路にＰＬＬ回路を搭載した半導体集積回路（以下ＬＳ
Ｉという）装置が適用される。このＰＬＬ回路を搭載し
たＬＳＩを設計する場合に、安定性の見地から水晶発振
子を用いたＶＣＯが使用される。しかし、外部に接続さ
れる部品点数が多くなり、水晶発振子が特に高価とな
る。

【０００４】このため、低価格で実現できるリングオシ
レータ構成のＶＣＯが考えられる。しかし、リングオシ
レータを使用したＶＣＯでは、何らかの原因で当該ＶＣ
Ｏのゲート電圧が電源電圧レベルあるいは接地線レベル
に近づくと、それがスイッチの役目を果たさなくなり、
発振機能が停止する。そこで、ＶＣＯをリングオシレー
タにより構成した場合であっても、その発振状態を監視
し、発振が停止した場合には、正常な発振状態に自動復
帰することができる発振回路が望まれている。

【０００５】

【従来の技術】図５は、従来例に係る説明図である。図
５（Ａ）は、従来例に係る水晶発振回路を利用した発振
回路の構成図であり、図５（Ｂ）は、そのＶＣＯの周波
数特性図をそれぞれ示している。例えば、基準クロック
信号Ｃinに基づいて一定周波数ｆの発振信号Ｃout を出
力する発振回路は、図５（Ａ）において、位相比較回路
１，電圧発生回路２及び水晶発振回路３がループ状に接
続されて成る。水晶発振回路３の外部には、発振回路定
数Ｒ，Ｃや水晶発振子ＸTLが接続される。

【０００６】当該発振回路の機能は、基準クロック信号
Ｃinと周波数ｆの発振信号Ｃout とが比較され、その位
相差検出信号Ｓφが電圧発生回路２に出力される。電圧
発生回路２では、信号Ｓφが制御電圧ｖｘに変換され、
それが水晶発振回路３に出力される。これにより、水晶
発振回路３では電源電圧，温度等の変動に対して一定周
波数ｆの発振信号Ｃout を出力する。

【０００７】

【発明が解決しようとする課題】ところで、従来例によ
ればＰＬＬ回路を搭載したＬＳＩを設計する場合に、安
定性の見地から水晶発振子ＸTLを用いたＶＣＯが使用さ
れる。しかし、外部に接続される部品点数が多くなり、
水晶発振子ＸTLが特に高価となる。このため、低価格で
実現できるリングオシレータ構成のＶＣＯが考えられ
る。リングオシレータを使用したＶＣＯは、インバータ
素子を奇数段，直列に接続した回路の初段の入力と最終
段の出力とをリング状に接続した単純な回路である。発
振周波数はインバータ素子の遅延時間にのみ依存する。
この遅延時間を外部から出力制御するものがリングオシ
レータを使用したＶＣＯである。

【０００８】例えば、ＶＣＯの発振周波数はインバータ
素子のｎ型の電界効果トランジスタのゲート電圧を可変
することにより行われ、それによる遅延時間の変化を周
波数変化として使用する。しかし、図５（Ｂ）の周波数
特性図に示すように、何らかの原因で当該トランジスタ
のゲート電圧が電源電圧Ｖin＝「Ｈ」レベルあるいは接
地線＝「Ｌ」レベルに近づくと、当該トランジスタがス
イッチの役目を果たさなくなり、発振機能が停止する。
なお、図５（Ｂ）において、横軸は電源電圧Ｖinであ
り、縦軸は周波数ｆである。従って、ＶＣＯの発振が停
止しないように、何らかの方法により、発振周波数を制
御する必要があるが、通常のデジタル回路では、ＣＰＵ
（中央演算処理装置）の監視等の負担がかかるため、簡
易的なデジタル出力制御を実現することが困難となると
いう問題がある。

【０００９】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、電圧制御発振回路をリングオシレ
ータにより構成した場合であっても、その発振状態を監
視し、発振が停止した場合には、正常な発振状態に自動
復帰することが可能となるＰＬＬ発振回路の提供を目的
とする。

【００１０】

【課題を解決するための手段】本発明のＰＬＬ発振回路
は、その一実施例を図１に示すように、基準信号ＣＫと
発振信号ＸCKとを比較し位相差検出信号Ｓφを出力する
位相比較回路１１と、前記位相差検出信号Ｓφを電圧に
変換する電圧発生回路１２と、前記電圧と発振ループの
遅延値とにより決定される周波数の発振信号ＸCKを出力
する電圧制御発振回路１３と、前記基準信号ＣＫと発振
信号ＸCKとを監視して、前記位相比較回路１１に自己復
帰信号ＲESを出力する制御手段１４とを具備し、前記位
相比較回路１１は、電圧制御発振回路１３の発振信号Ｘ
CKが停止してから一定時間経過後に、制御手段１４から
供給される自己復帰信号ＲESに基づいて電圧発生回路１
２に位相差検出信号Ｓφを出力することを特徴とする。

【００１１】なお、本発明のＰＬＬ発振回路において、
前記制御手段１４は、前記発振信号ＸCKの出力状態発振
信号ＸCKの出力状態に基づいて基準信号ＣＫを計数する
多段アップカウンタ14Ａと、前記発振信号ＸCKの出力停
止状態から一定時間の経過後、前記位相比較回路１１に
自己復帰信号ＲESを出力する多段シフトレジスタ14Ｂか
ら成ることを特徴とする。

【００１２】また、本発明のＰＬＬ発振回路において、
前記基準信号ＣＫの周波数が発振信号ＸCKの周波数と等
しく又は基準信号ＣＫの周波数が発振信号ＸCKの周波数
よりも高いことを特徴とし、上記目的を達成する。

【００１３】

【作用】本発明のＰＬＬ発振回路によれば、図１の実
施例に示すように、位相比較回路１１，電圧発生回路１
２，電圧制御発振回路１３及び制御手段１４を具備し、
制御手段１４が多段アップカウンタ14Ａ及び多段シフト
レジスタ14Ｂから成る。このため、何らの原因で電圧制
御発振回路１３の発振信号ＸCKが停止した場合に、それ
から一定時間経過後に、制御手段１４から供給される自
己復帰信号ＲESに基づいて位相比較回路１１から電圧発
生回路１２に位相差検出信号Ｓφを出力することが可能
となる。すなわち、多段アップカウンタ14Ａが、当該発
振信号ＸCKをリセット信号にして基準信号ＣＫをカウン
トし始める。また、それが予め設定されたビット値に達
すると、多段シフトレジスタ14Ｂから位相比較回路１１
に自己復帰信号ＲESが出力される。

【００１４】これにより、発振信号ＸCKが停止してから
一定時間経過後に、電圧制御発振回路１３を自動復帰さ
せることができ、所定の周波数の発振信号ＸCKを出力す
ることが可能となる。このことで、リングオシレータ構
成の電圧制御発振回路１３を用いることにより、分周機
能を持った低価格の発振回路を構成することが可能とな
る。

【００１５】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図１〜４は、本発明の実施例に係るＰ
ＬＬ発振回路を説明する図であり、図１は、本発明の実
施例に係るＶＣＯを用いたＰＬＬ発振回路の構成図であ
る。図２はその位相比較回路の構成図であり、図３は、
そのＶＣＯの内部構成図である。

【００１６】なお、図４は本発明の実施例に係るＰＬＬ
発振回路の補足説明図であり、図４（Ａ）は、その制御
手段の多段アップカウンタの構成図であり、図４（Ｂ）
は、その制御手段の多段シフトレジスタの構成図であ
る。図４（Ｃ）は、その自己復帰を説明する信号波形図
をそれぞれ示している。例えば、分周回路に適用可能
で、自己復帰機能を備えたＰＬＬ発振回路は、図１にお
いて、位相比較回路１１，電圧発生回路１２，電圧制御
発振回路１３及び制御手段１４がループ状に接続されて
成る。

【００１７】すなわち、位相比較回路１１は基準信号Ｃ
Ｋと発振信号ＸCKとを比較し位相差検出信号Ｓφを出力
する回路である。なお、本発明の実施例では基準信号Ｃ
Ｋの周波数が発振信号ＸCKの周波数よりも高い場合につ
いて説明をする。例えば、基準信号ＣＫには、当該回路
が内蔵されるシステムの最大周波数のクロック信号を使
用する。

【００１８】位相比較回路１１は図２に示すように、信
号入力部１５，比較判定部１６及び信号出力部１７から
成る。信号入力部１５は４つの二入力ＮＡＮＤ回路ＮＡ
１〜ＮＡ４及び２つの二入力ＮＡＮＤ回路ＮＡ１〜ＮＡ
５，ＮＡ６から成り、自己復帰信号ＲESに基づいて基準
信号ＣＫと発振信号ＸCKとをラッチする。比較判定部１
６は四入力ＮＡＮＤ回路ＮＡ7 から成り、基準信号ＣＫ
と発振信号ＸCKとを比較判定する。信号出力部１７は２
つの四入力ＮＡＮＤ回路ＮＡ８，ＮＡ９，３つインバー
タ INV１〜 INV３，２つの二入力ＮＯＲ回路ＮＲ１，Ｎ
Ｒ２，１つの二入力排他論理和回路ＥＯＲ及びスリース
テートバッファＴＢから成り、基準信号ＣＫと発振信号
ＸCKとの比較結果として位相差検出信号Ｓφを自己復帰
信号ＲESに基づいて電圧発生回路１２に出力する。

【００１９】電圧発生回路１２は位相差検出信号Ｓφを
電圧ｖｘに変換する回路である。電圧発生回路１２は、
図２に示すように、インバータ INV，抵抗素子Ｒ１〜Ｒ
３及び静電容量Ｃから成り、低域フィルタ回路を構成す
る。電圧制御発振回路（以下単にＶＣＯという）１３は
電圧に基づいて所望周波数の発振信号ＸCKを出力する回
路である。ＶＣＯ１３は図３に示すように、８個のｐ型
電界効果トランジスタＴP1〜ＴP8と、８個のｎ型電界効
果トランジスタＴN1〜ＴN8と、１個のトランスファーゲ
ートＴＧから成る。

【００２０】トランジスタＴP1，ＴP2及びＴN1，ＴN2は
入力回路を構成し、制御信号ＰＤに基づいてトランスフ
ァーゲートＴＧ及びリングオシレータのゲート制御をす
る。例えば、制御信号ＰＤ＝「Ｈ」レベルにより、ゲー
トＴＧ及びトランジスタＴP2をＯFF動作させ、トランジ
スタＴN2をＯＮ動作させる。また、制御信号ＰＤ＝
「Ｌ」レベルにより、ゲートＴＧ及びトランジスタＴP2
をＯＮ動作させ、トランジスタＴN2をＯFF動作させる。

【００２１】トランスファーゲートＴＧはｐ型，ｎ型の
電界効果トランジスタから成り、制御信号ＰＤ＝「Ｌ」
レベルにより、電圧ｖｘを各トランジスタＴN3〜ＴN7の
ゲートに供給する。また、信号ＰＤ＝「Ｈ」レベルによ
り、電圧ｖｘの供給が遮断され、ゲートＴＧの出力が
「Ｌ」レベルに固定される。トランジスタＴP3〜ＴP7及
びＴN3〜ＴN7はリングオシレータを構成し、本発明の実
施例では５段のインバータの場合である。すなわち、本
発明の実施例に係るリングオシレータはトランジスタＴ
P3とＴN3，ＴP4，ＴN4，ＴP5とＴN5，ＴP6とＴN6，ＴP7
とＴN7のドレイン同士が接続され、各トランジスタＴP3
〜ＴP7のソースが電源線ＶCCに接続される。また、各ト
ランジスタＴN3〜ＴN7のソースが接地線ＧNDに接続さ
れ、後段のゲートが前段の共通ドレインに接続される。
なお、初段のゲートと終段の共通ドレインとが接続され
てリング状を成し、各トランジスタＴN3〜ＴN7のゲート
が共通に接続されてトランスファーゲートＴＧに接続さ
れる。

【００２２】当該リングオシレータの発振周波数は各イ
ンバータの遅延時間にのみ依存する。この遅延時間を制
御信号ＰＤと電圧ｖｘにより出力制御する。これがリン
グオシレータの動作原理である。例えば、ＶＣＯ１３の
発振周波数はトランジスタＴN3〜ＴN7の各ゲートに供給
する電圧ｖｘを可変することにより行われ、それによる
遅延時間の変化を周波数変化として利用する。なお、基
準信号ＣＫに対する発振周波数を大きく変える場合に
は、インバータ段数を増加する。

【００２３】トランジスタＴP8，ＴN8は出力回路を構成
し、リングオシレータから出力される発振信号ＸＣＫを
位相比較回路１１，多段アップカウンタ14Ａ及び他の信
号処理回路に出力する。制御手段１４は基準信号ＣＫと
発振信号ＸCKとを監視して、位相比較回路１１に自己復
帰信号ＲESを出力するものである。例えば、制御手段１
４は多段アップカウンタ14Ａ及び多段シフトレジスタ14
Ｂから成る。

【００２４】多段アップカウンタ14Ａは、発振信号ＸCK
の出力状態に基づいて基準信号ＣＫを計数するものであ
る。例えば、多段アップカウンタ14Ａは図４（Ａ）に示
すように、データ入力Ｄと出力ＸＱ及びＣＫとが接続さ
れたｎ個のフリップ・フロップ回路ＦＦ11〜ＦＦ1nから
成り、発振信号ＸCKをリセット信号にして、基準信号Ｃ
Ｋを計数し、その桁溢れ信号ＸＱを多段シフトレジスタ
14Ｂに出力する。なお、カウンタ14Ａは発振信号ＸCKが
出力されている間はカウントクリアを継続し、ＶＣＯの
発振が停止した場合には、基準信号ＣＫがカウントアッ
プされ、そのビット数分のカウントを行った後、当該カ
ウンタ14Ａをクリアする。

【００２５】多段シフトレジスタ14Ｂは図４（Ｂ）に示
すように、データ入力Ｄと出力ＸＱが接続されたｍ個の
フリップ・フロップ回路ＦＦ21〜ＦＦ2nから成り、基準
信号ＣＫとシフトクロック信号ＳREとに基づいて桁溢れ
信号ＸＱを順次保持する。これにより、発振信号ＸCKの
出力停止状態から一定時間の経過後に、多段シフトレジ
スタ14Ｂの終段のフリップ・フロップ回路ＦＦ2nから位
相比較回路１１に自己復帰信号ＲＥＳを出力することが
できる。

【００２６】次に、本発明の実施例に係るＰＬＬ発振回
路の動作について図４（Ｃ）を参照しながら説明をす
る。例えば、図１に示すように基準信号ＣＫと発振信号
ＸCKとが位相比較回路１１により入力される状態であっ
て、制御信号ＰＤ＝「Ｌ」レベルが入力される状態で、
図４（Ｃ）において、何らかの原因で発振信号ＸCKが停
止すると、多段アップカウンタ14Ａのリセットが解除さ
れる。具体的には、当該発振信号ＸCK＝「Ｌ」レベルを
リセット信号にして基準信号ＣＫをカウントし始める。

【００２７】また、図４（Ｃ）において、予め設定され
たビット値に達すると、多段シフトレジスタ14Ｂから位
相比較回路１１に自己復帰信号ＲES＝「１」が出力され
る。これにより、位相比較回路１１がクリアされ、当該
回路１１では基準信号ＣＫと発振信号ＸCK＝「０」とが
比較され、位相差検出信号Ｓφが電圧発生回路１２に出
力される。

【００２８】この際に、本発明の実施例では基準信号Ｃ
Ｋの周波数が発振信号ＸCKの周波数よりも高いことか
ら、位相比較回路１１の信号入力部１５により基準信号
ＣＫに基づいて発振信号ＸCKがラッチされ、比較判定部
１６では基準信号ＣＫと発振信号ＸCKとが比較判定さ
れ、その比較結果として位相差検出信号Ｓφが自己復帰
信号ＲESに基づいて電圧発生回路１２に出力される。

【００２９】当該位相差検出信号Ｓφは電圧発生回路１
２により電圧ｖｘに変換され、それがＶＣＯ１３に出力
される。ここで、ＶＣＯ１３では制御信号ＰＤ＝「Ｌ」
レベルにより、トランスファーゲートＴＧ及びトランジ
スタＴP2がＯＮ動作され、トランジスタＴN2がＯFF動作
される。これにより、電圧ｖｘが各トランジスタＴN3〜
ＴN7のゲートに供給される。ＶＣＯ１３が徐々に発振可
能な状態になり、発振し始めたと同時にカウンタ14Ａが
クリアされ、通常動作に戻る。

【００３０】従って、リングオシレータから所望周波数
の発振信号ＸCKが発生され、それが位相比較回路１１，
多段アップカウンタ14Ａ及び他の信号処理回路に出力さ
れ、自己復帰動作を終了する。このようにして、本発明
の実施例に係るＰＬＬ発振回路によれば、図１に示すよ
うに位相比較回路１１，電圧発生回路１２，ＶＣＯ１
３，多段アップカウンタ14Ａ及び多段シフトレジスタ14
Ｂを具備する。

【００３１】このため、電圧変動，温度変化等の何らの
原因で発振信号ＸCKが停止すると、多段アップカウンタ
14Ａが、当該発振信号ＸCKをリセット信号にして基準信
号ＣＫをカウントし始める。また、それが予め設定され
たビット値に達すると、多段シフトレジスタ14Ｂから位
相比較回路１１に自己復帰信号ＲESが出力される。これ
により、発振信号ＸCKが停止してから一定時間経過後
に、ＶＣＯ１３を自己復帰させることができ、正常な発
振状態に自動復帰することが可能となる。このことで、
リングオシレータ構成のＶＣＯを用いることにより、低
価格のＰＬＬ発振回路を構成することが可能となる。

【００３２】なお、本発明の発振回路は、使用システム
によって違いはあるが、ＶＣＯ１３の発振が瞬間的に停
止ても、その動作に支障の無い用途に限定される。しか
し、ＶＣＯ１３が停止した場合に、正常に動作させるた
めの特別な制御信号を外部入力する必要がなく、また、
ＰＬＬ発振回路をデジタル回路により構成することが可
能となる。さらに、発振停止状態を発振回路内部で検出
しているので、特別な外部検出回路及び制御端子が不要
となる。

【００３３】本発明の実施例では基準信号ＣＫの周波数
が発振信号ＸCKの周波数よりも高い場合について説明を
したが、基準信号ＣＫの周波数が発振信号ＸCKの周波数
と等しい場合であっても、同等な効果が得られる。

【００３４】

【発明の効果】以上説明したように、本発明のＰＬＬ発
振回路によれば、位相比較回路，電圧発生回路，電圧制
御発振回路及び制御手段を具備し、当該制御手段が多段
アップカウンタ及び多段シフトレジスタから成る。この
ため、何らの原因で電圧制御発振回路が停止した場合で
あっても、多段アップカウンタにより、リセットが解除
され、基準信号がカウントされる。これに基づいて多段
シフトレジスタから位相比較回路に自己復帰信号が出力
される。このことで、発振信号が停止してから一定時間
経過後に、電圧制御発振回路を自動復帰させることがで
き、正常な発振状態に自動復帰することが可能となる。

【００３５】これにより、リングオシレータ構成の電圧
制御発振回路を内蔵し、かつ、分周機能を持った低価格
のデジタル発振回路の提供に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の実施例に係るＶＣＯを用いたＰＬＬ発
振回路の構成図である。

【図２】本発明の実施例に係る位相比較回路の構成図で
ある。

【図３】本発明の実施例に係るＶＣＯの内部構成図であ
る。

【図４】本発明の実施例に係るＰＬＬ発振回路の補足説
明図である。

【図５】従来例に係る水晶発振子を用いたＰＬＬ発振回
路の説明図である。

【符号の説明】

１１…位相比較回路、１２…電圧発生回路、１３…電圧制御発振回路、１４…制御手段、 14Ａ…多段アップカウンタ、 14Ｂ…多段シフトレジスタ、ＣＫ…基準信号、ＸCK…発振信号、ｖｘ…電圧、ＰＤ…制御信号、ＳRE…シフトクロック信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｌ 7/095

Claims

【特許請求の範囲】

【請求項１】基準信号（ＣＫ）と発振信号（ＸCK）と
を比較し位相差検出信号（Ｓφ）を出力する位相比較回
路（１１）と、前記位相差検出信号（Ｓφ）を電圧に変
換する電圧発生回路（１２）と、前記電圧と発振ループ
の遅延値とにより決定される周波数の発振信号（ＸCK）
を出力する電圧制御発振回路（１３）と、前記基準信号
（ＣＫ）と発振信号（ＸCK）とを監視して、前記位相比
較回路（１１）に自己復帰信号（ＲES）を出力する制御
手段（１４）とを具備し、前記位相比較回路（１１）は、電圧制御発振回路（１
３）の発振信号ＸCKが停止してから一定時間経過後に、
制御手段（１４）から供給される自己復帰信号（ＲES）
に基づいて電圧発生回路（１２）に位相差検出信号（Ｓ
φ）を出力することを特徴とするＰＬＬ発振回路。
【請求項２】請求項１記載の発振回路において、前記
制御手段（１４）は、前記発振信号（ＸCK）の出力状態
に基づいて基準信号（ＣＫ）を計数する多段アップカウ
ンタ（14Ａ）と、前記発振信号（ＸCK）の出力停止状態
から一定時間の経過後、前記位相比較回路（１１）に自
己復帰信号（ＲES）を出力する多段シフトレジスタ（14
Ｂ）から成ることを特徴とするＰＬＬ発振回路。
【請求項３】請求項１記載のＰＬＬ発振回路におい
て、前記基準信号（ＣＫ）の周波数が発振信号（ＸCK）
の周波数と等しく又は基準信号（ＣＫ）の周波数が発振
信号（ＸCK）の周波数よりも高いことを特徴とするＰＬ
Ｌ発振回路。