JP2001189649A

JP2001189649A - 可変遅延装置、信号遅延方法、および半導体装置の試験方法

Info

Publication number: JP2001189649A
Application number: JP37341199A
Authority: JP
Inventors: Norifumi Kobayashi; 林憲史小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-12-28
Filing date: 1999-12-28
Publication date: 2001-07-10

Abstract

(57)【要約】【課題】信号の遅延量を高精度かつ高速でリアルタイ
ムに切換えることができる可変遅延装置、信号遅延方
法、および半導体装置の試験方法を提供する。【解決手段】テストサイクルごとに異なる遅延量が設
定されるトリガパルスＰ _Ｔを受けて設定された遅延時間
だけ遅延させてフェーズクロックＣＬＫ_Ｐを出力する可
変遅延回路２１と、遅延量設定データを可変遅延回路２
１に供給する遅延量設定データ制御回路１１と、ラッチ
回路３１とを備える可変遅延装置１において、トリガパ
ルスＰ_ＴとフェーズクロックＣＬＫ_Ｐとを遅延量設定デ
ータ制御回路１１に入力し、フェーズクロックＣＬＫ_Ｐ
の入力を受けるまでは、ラッチ回路３１に供給するデー
タホールド信号Ｓｄｈをイネーブルとして次サイクルの
トリガパルスＰ_Ｔに対応する遅延量データを保持させ、
フェーズクロックＣＬＫ_Ｐの入力を受けるとデータホー
ルド信号Ｓｄｈをアネーブルとして保持させていた次サ
イクルのトリガパルスＰ_Ｔに対応する遅延量データを可
変遅延回路２１に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置に
用いるタイミング発生器に関し、特に、テスト実行中に
フェーズクロックのタイミングがテストサイクルごとに
リアルタイムで変化するように制御しながら試験信号を
高速で連続的に発生させる可変遅延装置、信号遅延方
法、およびこれらを用いた半導体装置の試験方法を対象
とする。

【０００２】

【従来の技術】半導体試験装置に用いるタイミング発生
器は、一般的に、被測定デバイス（Device Under Test;
以下、単にＤＵＴという）に印加する試験信号の立ち上
がりおよび立ち下がり、並びにＤＵＴからの出力信号を
検出する試験信号の立ち上がりおよび立ち下がりの各エ
ッジタイミングを規定するフェーズクロックを発生する
機能を有することが要求される。また、フェーズクロッ
クを発生させるタイミングは、テストサイクルごとに異
なるため、可変遅延回路を含む可変遅延装置をタイミン
グ発生器に備え、可変遅延回路による遅延量がテスト実
行中においてテストサイクルごとにリアルタイムで変化
するように制御する必要がある。

【０００３】従来の技術による可変遅延装置について図
面を参照しながら説明する。

【０００４】図９は、従来の技術による可変遅延装置の
一例を示すブロック図である。同図に示す可変遅延装置
１００は、図示しない半導体試験装置に備えられ、任意
に遅延時間を変更できる可変遅延回路２１と、可変遅延
回路２１に遅延量設定データを供給する遅延量設定デー
タ制御回路１０１とを備える。

【０００５】可変遅延回路２１は、トリガパルスＰ_Ｔの
入力を受け、遅延量設定データに応じた遅延量だけトリ
ガパルスＰ_Ｔを遅延させてフェーズクロックＣＬＫ_Ｐと
して出力する。

【０００６】遅延量設定データ制御回路１０１は、遅延
量データの入力を受け、マスタクロックＣＬＫ_Ｍにより
制御されて遅延量設定データを出力する。

【０００７】遅延量データは、半導体試験において各テ
ストサイクルごとに可変遅延回路２１に対して設定され
る遅延量を決定するデータであり、可変遅延装置１００
の前段に設けられた図示しない波形制御回路およびタイ
ミング制御回路により制御され生成される。なお、本例
の可変遅延装置１００が接続されるタイミング制御回路
は、パルスに対してタイミング遅延量を制御するのでな
く、入力するテストパターンに応じて、制御すべき遅延
量を演算し、テストサイクルを制御する。

【０００８】図９に示す従来の可変遅延装置１００にお
いては、遅延量データ、遅延量設定データのみならず、
入力端子（ＩＮＰＵＴ）から入力されるトリガパルスＰ
_ＴもマスタクロックＣＬＫ_Ｍにより制御され、これによ
り、可変遅延回路２１の制御を可能としている。

【０００９】図９に示す可変遅延装置１００の動作につ
いて図１０のタイミングチャートを参照しながら説明す
る。

【００１０】各テストサイクルに従って、遅延量データ
がＤ０，Ｄ１，Ｄ２と順次変化している場合、遅延量設
定データ制御回路１０１は、マスタクロックＣＬＫ_Ｍの
立ち上がりパルスの入力を受けて遅延量データを取込
み、遅延量設定データとして可変遅延回路２１に供給す
る。可変遅延回路２１は、遅延量設定データの状態がＤ
０となり、かつ、安定した段階で、入力端子（ＩＮＰＵ
Ｔ）からトリガパルスＰ _Ｔの入力を受け、このトリガパ
ルスＰ_Ｔに対してオフセット遅延時間ＤＥＬ１と、遅延
量設定データにより設定された時間ＤＥＬ２ａの合計分
の時間だけ遅延処理して出力端子（ＯＵＴＰＵＴ）から
フェーズクロックＣＬＫＰとして出力する（図１０、Ｏ
ＵＴＰＵＴ１）。フェーズクロックＣＬＫ_Ｐが可変遅延
回路２１から出力した後、データ変更のための所定のマ
ージン時間（データ変更マージン）の経過を待って、遅
延量設定データ制御回路１０１がマスタクロックＣＬＫ
_Ｍの次の立ち上がりパルスの入力を受け、これに同期し
て次のテストサイクルに対応する遅延量設定データＤ１
に変更する。

【００１１】

【発明が解決しようとする課題】しかしながら、図１０
のＯＵＴＰＵＴ２に示すように、設定された遅延量が大
きいために（遅延時間ＤＥＬ２ｂ）、フェーズクロック
ＣＬＫ_Ｐが出力されるタイミングがマスタクロックＣＬ
Ｋ_Ｍの次のクロックタイミングよりも後になる場合があ
る。このような場合、図９に示す可変遅延装置１００に
よれば、遅延量設定データ「Ｄ０」に基づく有効な信号
が可変遅延回路２１内に残存している状態で遅延量設定
データが「Ｄ０」から「Ｄ１」に切り替わるため、可変
遅延回路２１内で信号の経路を選択する信号が変化して
しまい、誤動作を引き起す、という問題があった。

【００１２】このような誤動作を回避する方法について
は、従来、主として２つの方法があった。第１の方法
は、可変遅延回路をそれぞれ含むタイミング発生器を半
導体試験装置内に複数個備え、これらを順次使用するこ
とにより、あたかも高速でタイミング変更を行いながら
任意のタイミングでフェーズクロックが連続的に発生し
ているかのように見せかける方法である。また、第２の
方法は、可変遅延回路の可変幅を小さくしたり、可変遅
延回路の入力トリガとなるトリガパルスのパルス幅を狭
くする方法である。

【００１３】しかし、第１の方法には、回路規模が増大
するという問題と、タイミングの精度が劣化するという
問題がある。

【００１４】回路規模増大の問題は、タイミング発生器
本体が大型化することだけに止まらず、タイミング発生
器に所望の動作を実現させる制御回路や、タイミング設
定の誤差等を補正するための各種タイミング調整回路、
キャリブレーション回路等の規模も増大するという弊害
がある。

【００１５】また、タイミング精度の劣化については、
個々のタイミング発生器が生成するフェーズクロックの
スキュー自体はいずれも僅少ではあるが、他の構成回路
に次々と伝播されていくことにより、半導体試験装置全
体のタイミングスキューとしては、到底無視できない程
の大きさになる。このような複数のタイミング発生器に
より生成したフェーズクロックのタイミングスキューを
補正する方法として、半導体試験装置としてのシステム
スキューキャブレーションにより補正する方法がある。
しかし、その制御は複雑であり、このため、タイミング
補正が十分にできなかったり、累積的な誤差が発生する
ことにより半導体試験装置全体として総合的なタイミン
グ精度が劣化する、という問題があった。

【００１６】この一方、第２の方法によれば、可変幅や
パルス幅を小さくすることにより可変遅延回路内に有効
信号が残存する時間を短縮することができるので、遅延
時間の設定を高速で変更することが可能になるという利
点がある。

【００１７】しかしながら、この第２の方法について
は、遅延時間の設定を高速で変更することがシステム仕
様との間でトレードオフの関係になるという問題があ
る。即ち、通常、可変幅を大きく取ることによりシステ
ム全体として利用可能範囲を拡大したいという要求があ
る。従って、トリガパルスの幅を小さくすることは、シ
ステム内の動作周波数を上げることになるため、システ
ム全体の動作周波数の限界に制約される。さらに、可変
遅延制御のみを考慮してシステム内で使用するマスタク
ロックの動作周波数を上げると、消費電力が増大する
上、タイミングマージンが減少するなど、システム全体
に悪影響を及すことになる。このように第２の方法で
は、改善の効果はあるが、システム内における設計の自
由度が非常に小さいので、実際のテストシステムで具体
的に実現することが困難であった。

【００１８】本発明は上記事情に鑑みてなされたもので
あり、その目的は、信号の遅延量を高精度かつ高速でリ
アルタイムに切換えることができる可変遅延装置、信号
遅延方法およびこれらを用いた半導体装置の試験方法を
提供することにある。

【００１９】

【課題を解決するための手段】本発明は、以下の手段に
より上記課題の解決を図る。

【００２０】即ち、本発明によれば、入力される遅延量
設定データに基づいて任意に遅延時間を変更できる可変
遅延回路であって、各サイクルごとに異なる周期を有し
て異なる遅延量が設定された入力信号を受けて上記遅延
量に応じた時間だけ上記入力信号をそれぞれ遅延させて
出力する可変遅延回路と、上記遅延量を設定するための
遅延量データをマスタクロックに基づくタイミングで取
込むとともに、上記入力信号に基づく第１の信号と、上
記可変遅延回路により上記第１の信号に遅延処理がなさ
れて出力された第２の信号の入力を受け、上記第１の信
号および上記第２の信号に基づいて上記可変遅延回路の
状態を監視し、上記可変遅延回路内に上記入力信号の遅
延処理に有効な第３の信号が残存するときは、次のサイ
クルの入力信号に対応する遅延量データを保持し、上記
可変遅延回路が初期状態になったときに次のサイクルの
入力信号に対応する上記遅延量データの保持を解除して
上記遅延量設定データとして上記可変遅延回路に供給す
る遅延量設定データ制御回路と、備える可変遅延装置が
提供される。

【００２１】上記遅延量設定データ制御回路が上記第１
の信号に加えて上記第２の信号の入力を受けることによ
り上記可変遅延回路の内部状態が初期状態になったこと
を検知して、次の入力信号に対応する上記遅延量設定デ
ータを供給する。このため、設定された遅延量が大きい
ために次のマスタクロックの入力タイミングまでに遅延
処理が終了しない場合であっても、マスタクロックに影
響されることなく遅延処理を完了させることができる。
これにより、高い精度で入力信号をリアルタイムに遅延
させることができる。

【００２２】また、上記遅延量データが上記マスタクロ
ックのタイミングで上記遅延量設定データ制御回路に取
込まれる一方、上記可変遅延回路に設定される遅延量
は、上記マスタクロックのタイミングとは独立して上記
第１の信号および上記第２の信号に基づくタイミングで
切り替る。これにより、遅延処理完了から次のマスタク
ロックまでにマージン時間を設ける必要がない。この結
果、高速で入力信号を遅延させることができる。

【００２３】本発明にかかる可変遅延装置において、上
記遅延量設定データ制御回路は、上記遅延量データを保
持し、または、通過させて上記可変遅延回路に供給する
データラッチ回路と、上記第１の信号と上記第２の信号
に基づいて、上記可変遅延回路内に上記第３の信号が残
存するときに上記遅延量データを保持し、上記可変遅延
回路が初期状態になったときに上記遅延量データを通過
させるように、上記データラッチ回路を制御するデータ
ホールド信号を生成する制御信号発生器と、を含むと良
い。

【００２４】また、上述の可変遅延装置は、複数段の上
記可変遅延回路と、複数の上記制御信号発生器を含み、
上記第１の信号および上記第２の信号は、上記可変遅延
回路の途中段からの出力信号を含み、上記データラッチ
回路は、対応する上記制御信号発生器から供給される上
記データホールド信号に基づいて対応する段の上記可変
遅延回路に上記遅延量設定データを供給することが好ま
しい。

【００２５】また、上記遅延量設定データ制御回路は、
異なる上記遅延量データをそれぞれ格納する複数の記憶
素子と、上記複数の記憶素子から上記遅延量データを選
択的に引出して、対応する上記ラッチ回路に供給する選
択回路と、をさらに含み、上記制御信号発生器は、所望
の上記遅延量データを引出すためのデータ選択信号を生
成して上記選択回路に供給することが望ましい。

【００２６】上記選択回路は、上記遅延量データを所望
の手順で選択的に引出すプログラム可能なシーケンス回
路を含むとさらに好ましい。

【００２７】本発明にかかる可変遅延装置の一実施態様
において、上記制御信号発生器は、上記第１の信号のリ
ーディングエッジに基づいて上記データホールド信号を
活性化し、上記第２の信号のトレーリングエッジに基づ
いて上記データホールド信号を非活性化することとして
も良い。

【００２８】また、上記可変遅延装置においては、上記
入力信号を受けて２つのエッジがタイミングクロックと
して機能するパルス信号を生成して上記可変遅延回路お
よび上記遅延量設定データ制御回路に供給するタイミン
グ制御回路と、上記可変遅延回路から出力される出力信
号を上記入力信号と同一波形の信号に変換して外部に出
力する信号変換回路と、さらに備えることとしても良
い。

【００２９】また、本発明によれば、任意に遅延時間を
変更できる可変遅延回路と、この可変遅延回路に上記遅
延時間を設定するための遅延量設定データを供給する制
御回路とを用いて、各サイクルごとに異なる周期を有し
て異なる遅延量が設定される入力信号のそれぞれに対し
て、予め設定された各遅延量に応じた時間だけ遅延処理
をする信号遅延方法であって、上記サイクルごとに上記
遅延量を設定するための遅延量データをマスタクロック
に基づくタイミングで上記制御回路に取込む手順と、上
記入力信号と上記可変遅延回路から出力される出力信号
に基づいて上記可変遅延回路内に上記遅延処理に有効な
信号が残存するかどうかを検知する手順と、上記可変遅
延回路内に上記有効な信号が残存すると検知される場合
は、既に上記制御回路内に取込まれた次のサイクルの入
力信号に対応する上記遅延量データを上記入力信号に基
づくタイミングで保持する手順と、上記有効な信号に基
づく遅延処理が完了して上記可変遅延回路が初期状態に
なったものと検知された場合は、上記保持処理を上記入
力信号に基づくタイミングで解除して次のサイクルの入
力信号に対応する上記遅延量設定データを上記可変遅延
回路に供給する手順と、を備える信号遅延方法が提供さ
れる。

【００３０】上記信号遅延方法によれば、次のサイクル
の入力信号に対応する遅延量設定データは、上記可変遅
延回路が初期状態になったものと検知されて初めて上記
可変遅延回路に供給される。これにより、遅延量が大き
いために次のマスタクロックの入力タイミングまでに遅
延処理が終了しない場合であっても、マスタクロックの
タイミングと独立して遅延処理を完了させることができ
る。これにより、高精度でかつリアルタイムで所望の遅
延量だけ信号を遅延させることができる信号遅延方法が
提供される。

【００３１】また、マスタクロックとは独立した上記入
力信号のタイミングで上記遅延量データを保持し、また
この保持動作を解除して上記可変遅延回路に供給するの
で、従来の技術において必須であった、遅延処理完了か
ら次のマスタクロックまでのマージン時間が不要とな
る。これにより、さらに高速でリアルタイムの遅延処理
が可能になる。

【００３２】また、本発明によれば、テストパターンの
波形を整形して被試験体である半導体装置に印加する波
形整形器と、任意に遅延時間を変更できる可変遅延回路
と、この可変遅延回路に上記遅延時間を設定するための
遅延量設定データを供給する制御回路と、を用いて、各
テストサイクルごとに異なる周期を有して異なる遅延量
が設定される入力信号のそれぞれに対して、予め設定さ
れた各遅延量に応じた時間だけ遅延処理をし、この遅延
処理がなされた出力信号に基づいて上記テストパターン
を整形して上記半導体装置に印加する半導体装置の試験
方法であって、上記テストサイクルごとに上記遅延量を
設定するための遅延量データをマスタクロックに基づく
タイミングで上記制御回路に取込む手順と、上記入力信
号と上記可変遅延回路から出力される上記出力信号に基
づいて上記可変遅延回路内に上記遅延処理に有効な信号
が残存するかどうかを検知する手順と、上記可変遅延回
路内に上記有効な信号が残存すると検知される場合は、
既に上記制御回路内に取込まれた次のテストサイクルの
入力信号に対応する上記遅延量データを上記入力信号に
基づくタイミングで保持する手順と、上記有効な信号に
基づく遅延処理が完了して上記可変遅延回路が初期状態
になったものと検知された場合は、上記保持処理を上記
入力信号に基づくタイミングで解除して次のテストサイ
クルの入力信号に対応する上記遅延量設定データを上記
可変遅延回路に供給する手順と、上記出力信号を上記波
形整形器に供給する手順と、上記出力信号のタイミング
で上記テストパターンの波形を整形して上記半導体装置
に印加する手順と、を備える半導体装置の試験方法が提
供される。

【００３３】上記半導体装置の試験方法によれば、入力
信号に対して各テストサイクルごとに設定された遅延量
でリアルタイムに遅延処理をし、遅延処理がなされた出
力信号を上記波形整形器に供給し、この波形整形器によ
り上記出力信号のタイミングで上記テストパターンの波
形を整形するので、高精度でかつ高速に上記半導体装置
を試験することができる。

【００３４】本発明にかかる信号遅延方法または半導体
装置の試験方法においては、複数段の上記可変遅延回路
を用い、上記可変遅延回路内に上記有効な信号が残存す
るかどうかを検知する信号には、途中段の上記可変遅延
回路から出力される信号が含まれることが好ましい。

【００３５】また、上記制御回路は、同一の上記可変遅
延回路に対応する複数の異なる上記遅延量データを取込
み、上記遅延量設定データは、上記異なる遅延量データ
から予め組込まれた所望の手順で選択された遅延量デー
タでなると良い。

【００３６】本発明にかかる信号遅延方法または半導体
装置の試験方法の一態様において、上記遅延量データを
保持する手順は、上記入力信号のリーディングエッジに
基づいて処理され、上記遅延量データの保持を解除する
手順は、上記出力信号のトレーリングエッジに基づいて
処理される。

【００３７】また、本発明にかかる信号遅延方法または
半導体装置の試験方法の他の一態様において、上記入力
信号を予め分周し、この被分周信号を上記可変遅延回路
および上記制御回路に供給する手順と、遅延処理がなさ
れた上記被分周信号を上記入力信号と同一波形の信号に
戻して出力する手順と、をさらに含み、上記遅延量デー
タが、上記被分周信号のリーディングエッジに基づいて
保持され、上記被分周信号のトレーリングエッジに基づ
いてその保持が解除されることとしても良い。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態のいく
つかについて図面を参照しながら説明する。なお、以下
の各図において図９および図１０と同一の部分には同一
の参照番号を付してその説明を適宜省略する。

【００３９】（１）第１の実施形態図１は、本発明にかかる可変遅延装置の第１の実施の形
態を示すブロック図である。同図に示す可変遅延装置１
は、可変遅延回路２１に加えて、本実施形態において特
徴的な遅延量設定データ制御回路１１を備える。遅延量
設定データ制御回路１１は、制御信号発生器３１と記憶
回路５１とラッチ回路６１を含む。

【００４０】本実施形態において、可変遅延回路２１
は、４つの可変遅延回路２１ａ〜２１ｄで構成される。
また、このような可変遅延回路２１の複数構成に対応し
て、記憶回路５１はフリップフロップＦＦ１ａ〜ＦＦ１
ｄにより、ラッチ回路６１はラッチ６１ａ〜６１ｄによ
り、それぞれ構成される。

【００４１】記憶回路５１のフリップフロップＦＦ１ａ
〜ＦＦ１ｄは、各データ入力端子が図示しない前段の制
御回路に接続されて遅延量データの入力を受け、また、
各クロック端子は、共通に接続されてマスタクロックＣ
ＬＫ_Ｍの入力を受ける。

【００４２】ラッチ回路６１のラッチ６１ａ〜６１ｄ
は、各データ端子がフリップフロップＦＦ１ａ〜ＦＦ１
ｄの各出力端子にそれぞれ接続され、各データ出力端子
が可変遅延回路２１の各回路２１ａ〜２１ｄにそれぞれ
接続される。

【００４３】制御信号発生器３１は、入力端子ＩＮＰＵ
Ｔと出力端子ＯＵＴＰＵＴとの間で可変遅延回路２１と
並列に接続されてトリガパルスＰ_Ｔとフェーズクロック
ＣＬＫ_Ｐの双方の入力を受ける。制御信号発生器３１は
また、ラッチ６１ａ〜６１ｄのゲート端子に共通に接続
されて各ラッチにデータホールド信号Ｓｄｈを供給す
る。

【００４４】制御信号発生器３１は、トリガパルスＰ_Ｔ
およびフェーズクロックＣＬＫ_Ｐに基づいて可変遅延回
路２１の内部状態を監視し、監視結果に応じたデータホ
ールド信号Ｓｄｈをラッチ回路６１に供給する。即ち、
可変遅延回路２１において既に供給された遅延量設定デ
ータに基づく遅延処理が行われている間は、ラッチ回路
６１に供給するデータホールド信号Ｓｄｈをイネーブル
（enable）とし、記憶回路５１から供給される次の遅延
量設定データを保持させる。この一方、可変遅延回路２
１からフェーズクロックＣＬＫ_Ｐの供給を受けると、可
変遅延回路２１の内部状態が完全に初期状態となったも
のと判断し、図示しないタイミング設定用経路選択器が
動作してラッチ回路６１に供給するデータホールド信号
Ｓｄｈをディセーブル（disable）として、ラッチ回路
６１が保持している次の遅延量設定データを可変遅延回
路２１に供給させる。これにより、可変遅延回路２１に
供給される遅延量設定データが、次に入力されるトリガ
パルスＰ_Ｔに対応した遅延量設定データに切り替る。

【００４５】図１に示す可変遅延装置の動作について図
２および図３のタイミングチャートを参照しながらより
具体的に説明する。

【００４６】まず、遅延量設定データ制御回路１１の記
憶回路５１は、図２に示すように、マスタクロックＣＬ
Ｋ_Ｍの立ち上がりパルスを受けて遅延量データＤ０をフ
リップフロップＦＦ１ａ〜ＦＦ１ｄに取込む。ここで、
同図の斜線に示すように、ラッチ回路６１がデータスル
ーの状態であるとすると、遅延量データＤ０は可変遅延
回路２１に供給される。ＩＮＰＵＴからトリガパルスＰ
_Ｔが入力されると、図１０に示す従来の方法と同様に、
可変遅延回路２１は、トリガパルスＰ_Ｔに対してオフセ
ット遅延時間ＤＥＬ１と、遅延量設定データにより設定
された時間ＤＥＬ２ｂの合計分の時間だけ遅延処理を行
う。

【００４７】このとき、制御信号発生器３１は、トリガ
パルスＰ_Ｔのリーディングエッジでデータホールド信号
Ｓｄｈをイネーブルとしてラッチ回路６１をデータ保持
状態とする。これにより、遅延時間ＤＥＬ２ｂが次のマ
スタクロックＣＬＫ_Ｍの入力タイミングよりも遅く終了
するほど長く、次のマスタクロックＣＬＫ_Ｍの立ち上が
りパルスで次のテストサイクルに対応する遅延量データ
Ｄ１が記憶回路５１に格納された場合でも、ラッチ回路
６１により遅延量データＤ１が保持される。

【００４８】遅延処理が完全に終了すると、可変遅延回
路２１はフェーズクロックＣＬＫ_Ｐ（ＯＵＴＰＵＴ２）
を出力する。フェーズクロックＣＬＫ_Ｐは、出力端子
（ＯＵＴＰＵＴ）から出力されるとともに、制御信号発
生器３１にも入力され、制御信号発生器３１は、ＯＵＴ
ＰＵＴ２のトレーリングエッジでデータホールド信号Ｓ
ｄｈをディセーブルとする。これにより、ラッチ回路６
１はデータスルー状態となって、次のテストサイクルに
対応する遅延量設定データＤ１がラッチ回路６１を通過
して可変遅延回路２１に供給される。

【００４９】このように、本実施形態によれば、制御信
号発生器が可変遅延回路の遅延処理を監視し、遅延処理
が終了して完全に初期状態となった後に、ラッチスルー
として次のテストサイクルに対応する遅延量設定データ
を可変遅延回路に供給させるので、遅延量の大きさにか
かわらず、高精度で動作する可変遅延装置が提供され
る。

【００５０】従来の可変遅延装置においては、トリガパ
ルスＰ_Ｔと遅延量設定データのいずれもがマスタクロッ
クＣＬＫ_Ｍにより制御されていたため、フェーズクロッ
クＣＬＫ_Ｐの出力タイミングとマスタクロックＣＬＫ_Ｍ
の入力タイミングとの間に所定のマージン時間を確保す
る必要があった（図１０参照）。

【００５１】これに対して本実施形態の可変遅延装置１
によれば、例えば図３のＯＵＴＰＵＴ３に示すように、
フェーズクロックＣＬＫ_Ｐの出力タイミング（トレーリ
ングエッジ）とマスタクロックＣＬＫ_Ｍの入力タイミン
グとが同一であっても、トリガパルスＰ_Ｔがマスタクロ
ックＣＬＫ_Ｍの入力タイミングと異なる独自のタイミン
グで遅延量設定データの切替を制御するので、マージン
時間が不要となる。これにより、遅延量データを高速で
リアルタイムに切換えることができる可変遅延装置が提
供される。

【００５２】（２）実施例ここで、本発明にかかる可変遅延装置の他の実施形態を
説明する前に、上述した第１の実施形態の実施例につい
て簡単に説明する。

【００５３】図４は、図１に示す可変遅延装置１を含む
半導体試験装置の一実施例の概略構成を示すブロック図
である。

【００５４】図４に示す半導体試験装置８０は、テスト
パターン格納部８１、タイミングデータ格納部８３、波
形データ格納部８５、各種制御回路部８７、カウンタ部
８９、波形整形器９１および、前述した可変遅延装置１
を備えている。波形整形器９１と可変遅延回路２１を除
いて図示する全ての構成要素にはマスタクロックＣＬＫ
_Ｍが直接供給される。

【００５５】図４に示す半導体試験装置８０の動作につ
いて、本発明にかかる半導体試験方法の実施の一形態と
して以下に説明する。

【００５６】図示しない制御コンピュータによりレシピ
ファイルからテストシーケンス情報が読込まれ、テスト
パターン格納部８１、タイミングデータ格納部８３およ
び波形データ格納部８５に共通に供給される。シーケン
ス情報には、テスト全体の実行手順および、各テストサ
イクルにおけるテストパターンやタイミングデータ、波
形データ等が含まれる。

【００５７】テストパターン格納部８１は、試験者によ
り作製された、ＤＵＴに対する印加波形情報であるテス
トパターンを格納する。タイミングデータ格納部８３
は、ＤＵＴ印加波形の立ち上がりエッジ・立ち下がりエ
ッジの各タイミング情報を格納する。また、波形データ
格納部８５は、ＤＵＴ印加波形のフォーマット（ＮＲ
Ｚ、ＲＺ等）を格納する。

【００５８】各種制御回路部８７は、テストパターン格
納部８１、タイミングデータ格納部８３および波形デー
タ格納部８５からそれぞれテストパターンデータ、タイ
ミングデータ、波形データの供給を受け、可変遅延装置
１や波形整形器９１に用いられる具体的な情報を生成す
る。これらの情報には、遅延量設定データ制御回路１１
に供給される遅延量データも含まれる。

【００５９】カウンタ部８９は、マスタクロックＣＬＫ
_Ｍの入力を受けて概略的な時間刻み情報を作成し、これ
に基づくトリガパルスＰ_Ｔを生成して可変遅延装置１に
供給する。

【００６０】波形整形器９１は、各種制御回路部８７に
より生成され供給された情報に基づいて可変遅延装置１
から供給されるフェーズクロックＣＬＫ_Ｐのタイミング
でＤＵＴ印加波形を整形し、図示しないプローブ等にＤ
ＵＴ印加波を供給する。

【００６１】本実施例の半導体試験装置８０は、図１に
示す本発明にかかる可変遅延装置１を備えるので、各テ
ストサイクルごとに設定された遅延量でリアルタイムに
遅延処理がなされたフェーズクロックＣＬＫ_Ｐを波形整
形器９１に供給する。このフェーズクロックＣＬＫ_Ｐの
タイミングに基づいて波形整形器９１がＤＵＴ印加波を
整形して出力するので、高精度でかつ高速に半導体装置
（ＤＵＴ）を試験することができる。

【００６２】（３）第２の実施形態図５は、本発明にかかる可変遅延装置の第２の実施の形
態を示すブロック図である。同図に示す可変遅延装置２
の特徴は、遅延量設定データ制御回路１２の構成と、こ
の遅延量設定データ制御回路１２と可変遅延回路２１と
の接続関係にある。

【００６３】即ち、遅延量設定データ制御回路１２は、
２つの制御信号発生器３２ａ，３２ｂを含む。

【００６４】制御信号発生器３２ａは、ＩＮＰＵＴから
トリガパルスＰ_Ｔの入力を受けるとともに、可変遅延回
路２１の回路２１ｂと２１ｃとの間のノードＮ２ｂｃか
ら途中段ノードの信号を受ける。制御信号発生器３２ａ
はまた、ラッチ回路６２内のラッチ６１ａ，６１ｂのゲ
ート端子に共通に接続され、これらにデータホールド信
号Ｓｄｈ１を供給する。このような構成により、制御信
号発生器３１ａは可変遅延回路２１ａと可変遅延回路２
１ｂの双方の内部状態を監視し、この監視結果に基づい
て対応するラッチ６１ａ，６１ｂのホールドまたはスル
ーを制御する。制御信号発生器３２ｂは、可変遅延回路
２１の途中段ノードＮ２ｂｃから途中段ノード信号を受
けるとともに、最終段の可変遅延回路２１ｄから出力さ
れるフェーズクロックＣＬＫ_Ｐの供給を受ける。制御信
号発生器３２ｂはまた、ラッチ回路６２内のラッチ６１
ｃ，６１ｄのゲート端子に共通に接続され、これらにデ
ータホールド信号Ｓｄｈ２を供給する。このような構成
により、制御信号発生器３２ｂは可変遅延回路２１ｃと
可変遅延回路２１ｄの双方の内部状態を監視し、この監
視結果に基づいて対応するラッチ６１ｃ，６１ｄのホー
ルドまたはスルーを制御する。

【００６５】このように、制御信号発生器を複数備え、
これらに対する入力として遅延回路の途中段からの入力
を追加することにより、信号を引出した可変遅延回路ま
での遅延量設定データを後段の可変遅延回路よりも先に
切換えておくので、次のトリガパルスＰ_Ｔが入力可能と
なる状態を図１に示す可変遅延装置１よりも早く実現す
ることができる。これにより遅延量設定データをさらに
緻密に制御することが可能になる。

【００６６】本実施形態では、制御信号発生器の構成数
を２つとしたが、その構成数はこれに限ることなく、例
えば可変遅延回路２１の各回路について１個の制御信号
発生器を備えるなど、要求仕様に応じて任意に変更する
ことができる。

【００６７】可変遅延回路から引出す途中段ノードの位
置および数量は、対応するラッチに供給するデータホー
ルド信号のタイミングマージンを考慮して最適化する。

【００６８】（４）第３の実施形態図６は、本発明にかかる可変遅延装置の第３の実施の形
態を示すブロック図である。同図に示す可変遅延装置３
の特徴は、遅延量設定データ制御回路１３の構成にあ
る。

【００６９】即ち、遅延量設定データ制御回路１３は、
制御信号発生器３３と遅延量データ選択回路４１ａ〜４
１ｄを含む。以下では、理解を容易にするため、遅延量
データ選択回路４１ａを代表的に取上げて説明する。

【００７０】遅延量データ選択回路４１ａは、可変遅延
回路２１ａに対応する記憶素子として、２つのフリップ
フロップＦＦ３ａ１，３ａ２と、これらフリップフロッ
プに記憶された遅延量データの出力を選択するマルチプ
レクサＭＵＸ１ａとを有する。フリップフロップＦＦ３
ａ１，３ａ２は、マスタクロックＣＬＫ_Ｍに共通に接続
されるとともに、図示しない前段の各種制御回路部（図
４参照）に接続されてそれぞれ異なる遅延量データの供
給を受けてこれを格納する。フリップフロップＦＦ３ａ
１，３ａ２は、シリアル／パラレル等のシフトレジス
タ、または大規模メモリで構成することができる。

【００７１】制御信号発生器３３は、図１に示す制御信
号発生器３１の構成に加え、マルチプレクサＭＵＸ１ａ
にも接続され、データ選択信号Ｓｄｓを生成してマルチ
プレクサＭＵＸ１ａに供給する。

【００７２】図６に示す可変遅延装置３においては、制
御信号発生器３３と可変遅延回路２１がＩＮＰＵＴから
入力されるトリガパルスＰ_Ｔにより制御され、この一
方、遅延量データ選択回路４１内の各フリップフロップ
とマルチプレクサとが前段の各種制御回路部（図４参
照）と同様にマスタクロックＣＬＫ_Ｍで同期制御され
る。このように、マスタクロックＣＬＫ_Ｍで同期制御さ
れる回路ブロックと、トリガパルスＰ_Ｔにより制御され
る回路ブロックとが非同期で動作する点を利用して、図
６に示す可変遅延装置３は次のように制御される。

【００７３】前述した回路構成と同様に、遅延量データ
選択回路４１ａを代表的に取上げて説明すると、前段の
各種制御回路から供給される遅延量データをフリップフ
ロップＦＦ３ａ１，３ａ２に格納する。この格納方法
は、マスタクロックＣＬＫ_Ｍで制御する方法のほか、別
個の制御系統、例えばＣＰＵ（図示せず）から直接制御
しても良い。次に、制御信号発生器３３がデータ選択信
号Ｓｄｓを生成してマルチプレクサＭＵＸ１ａのセレク
ト端子に供給し、これにより２つのフリップフロップＦ
Ｆ３ａ１，３ａ２に格納されたデータのうち所望のデー
タが選択されるように制御する。データ選択信号Ｓｄｓ
は、ＩＮＰＵＴから供給されるトリガパルスＰ_Ｔおよび
ＯＵＴＰＵＴから出力されるフェーズクロックＣＬＫ_Ｐ
により、またはこれらに加えて上述した第２の実施形態
で示した途中段ノードからの信号により制御信号発生器
３３内で生成される。従って、データ選択信号Ｓｄｓ
は、マスタクロックＣＬＫ_Ｍとは非同期信号となる。こ
のように、異なる遅延量データを予め複数のフリップフ
ロップに格納させておき、データ選択信号Ｓｄｓで所望
の遅延量データを選択的に取出すことができるので、テ
ストサイクルの切り替りよりも遅いスピードで遅延量デ
ータファイルをフリップフロップ内に構築することがで
きる。これにより、ユーザインタフェイスに優れた可変
遅延装置が提供される。さらに、切替設定データの種類
が少ない場合には、遅延処理をより一層高速化すること
ができる。

【００７４】（５）第４の実施形態図７は、本発明にかかる可変遅延装置の第４の実施の形
態を示すブロック図である。本実施形態の可変遅延装置
４が備える遅延量設定データ制御回路１４は、遅延量設
定データ選択回路４２ａ〜４２ｄと、ラッチ６２ａ〜６
２ｄを含む。

【００７５】ラッチ６２ａ〜６２ｄは、各遅延量設定デ
ータ選択回路４２ａ〜４２ｄと、対応する可変遅延回路
２１ａ〜２１ｄとの間にそれぞれ介装される。

【００７６】また、特に図示しないが、遅延量設定デー
タ選択回路４２ａ〜４２ｄは、制御信号発生器３４ａ〜
３４ｄと、複数のフリップフロップＦＦ４と、カウンタ
等のアドレス発生器と、シーケンス回路とをそれぞれ含
む。各制御信号発生器３４ａ〜３４ｄは、図５に示す制
御信号発生器３１と同様に、ＩＮＰＵＴに接続されてト
リガパルスＰ_Ｔの供給を受け、またはＯＵＴＰＵＴもし
くは可変遅延回路２１の途中段のノードに接続されてそ
れぞれフェーズクロックＣＬＫ_Ｐもしくは途中段ノード
信号の供給を受ける。各制御信号発生器３４ａ〜３４ｄ
はまた、マスタクロックＣＬＫ_Ｍに同期しないこれらの
信号に基づいてラッチ６２ａ〜６２ｄのホールド／スル
ーを制御するデータホールド信号Ｓｄｈ４ａ〜Ｓｄｈ４
ｄと、アドレス発生器とシーケンス回路とを制御する信
号を生成する。

【００７７】フリップフロップＦＦ４は、前段の各種制
御回路部（図４参照）からそれぞれ異なる遅延量データ
の供給を受けてこれを格納する。格納動作の制御は、上
述した第３の実施形態と同様に、マスタクロックＣＬＫ
_Ｍで制御しても良いし、別制御系統、例えば図示しない
ＣＰＵから直接制御しても良い。

【００７８】シーケンス回路には、各種制御回路部を介
してテストシーケンス情報が供給され、フリップフロッ
プＦＦ４に格納された遅延量データをどのような手順・
タイミングで引出すかがプログラミングされる。

【００７９】制御信号発生器３４ａ〜３４ｄは、ＩＮＰ
ＵＴから入力されるトリガパルスＰ _ＴまたはＯＵＴＰＵ
Ｔから入力されるフェーズクロックＣＬＫ_Ｐもしくは可
変遅延回路２１の途中段ノードから入力される途中段ノ
ード信号により制御され、この一方、フリップフロップ
ＦＦ４はマスタクロックＣＬＫ_Ｍで同期制御される。こ
のように、本実施形態においても、マスタクロックＣＬ
Ｋ_Ｍで同期制御される回路ブロックと、トリガパルスＰ
_Ｔにより制御される回路ブロックとは、相互に同期する
ことなくそれぞれ別個のタイミングで動作する。

【００８０】各制御信号発生器３４ａ〜３４ｄは、トリ
ガパルスＰ_Ｔ、フェーズクロックＣＬＫ_Ｐおよび可変遅
延回路２１の途中段ノード信号に基づいて制御信号を生
成し、これを図示しないアドレス発生器とシーケンス回
路に供給する。シーケンス回路は、プログラミングされ
た手順に従い、制御信号発生器３４からの制御信号と、
アドレス発生器から供給されるアドレスに基づいてフリ
ップフロップＦＦ４に格納された遅延量データを選択的
に取出して対応するラッチに供給する。各ラッチ６２ａ
〜６２ｄは、制御信号発生器３４ａ〜３４ｄからそれぞ
れ供給されるデータホールド信号Ｓｄｈ４ａ〜Ｓｄｈ４
ｄに基づいて遅延量設定データを保持し、または通過さ
せて対応する可変遅延回路２１に供給する。

【００８１】このように、本実施形態の可変遅延装置４
によれば、マスタクロックＣＬＫ_Ｍとは非同期の信号で
遅延量データを選択的に取出して可変遅延回路２１に供
給するので、遅延量データを高速で選択制御できるとと
もに、シーケンス回路により所望の手順・タイミングで
遅延量データを引出すので、要求仕様に応じて遅延量設
定データを選択制御できる。

【００８２】（６）第５の実施形態図８は、本発明にかかる可変遅延装置の第５の実施の形
態を示すブロック図である。同図に示すように、本実施
形態の可変遅延装置５の特徴は、分周器７１とエッジ検
出器７３とを備える点にある。分周器７１は、入力した
トリガパルスＰ _Ｔが可変遅延回路２１と遅延量設定デー
タ制御回路１１〜１４に分岐して供給されるノードＮ５
ａとＩＮＰＵＴとの間に介装され、トリガパルスＰ_Ｔの
１周期分の幅を有するパルス信号を生成する。また、エ
ッジ検出器７３は、フェーズクロックＣＬＫ_Ｐが分岐し
て出力されるノードＮ５ｂとＯＵＴＰＵＴとの間に介装
され、分周されたパルス信号を元の周期のパルス信号に
戻してＯＵＴＰＵＴへ出力する。

【００８３】このように、トリガパルスＰ_Ｔを分周する
ことにより、次記するように、パルスの立ち上がり・立
ち下がり（または立ち下がり・立ち上がり）の両エッジ
にフェーズクロックＣＬＫ_Ｐのタイミングとしての機能
を持たせることができる。

【００８４】即ち、図２および図３に示したように、上
述した第１〜第４の実施形態では、トリガパルスＰ_Ｔの
リーディングエッジでデータホールド信号Ｓｄｈをイネ
ーブルとし、また、フェーズクロックＣＬＫ_Ｐのトレー
リングエッジでデータホールド信号Ｓｄｈをディセーブ
ルとした。これに対して、本実施形態では、トリガパル
スＰ_Ｔのリーディングエッジおよびトレーリングエッジ
でデータホールド信号Ｓｄｈのイネーブルとディセーブ
ルをそれぞれ制御することができる。これにより、パル
ス幅分の時間マージンを待つことなく遅延量設定データ
を書換えることができるので、その分だけ遅延処理をさ
らに高速化することができる。

【００８５】

【発明の効果】以上詳述したとおり、本発明は、以下の
効果を奏する。

【００８６】即ち、本発明によれば、高精度かつ高速で
所望の遅延量だけ入力信号をリアルタイムに遅延して出
力することができる可変遅延装置が提供される。

【００８７】また、本発明によれば、高精度かつ高速で
所望の遅延量だけ入力信号を遅延して出力することがで
きるリアルタイムの信号遅延方法が提供される。

【００８８】さらに、本発明にかかる半導体装置の試験
方法によれば、高精度かつ高速で所望の遅延量だけ入力
信号をリアルタイムに遅延して得られた出力信号のタイ
ミングでテストパターンの波形を整形するので、高精度
でかつ高速に半導体装置を試験することができる。

【図面の簡単な説明】

【図１】本発明にかかる可変遅延装置の第１の実施の形
態を示すブロック図である。

【図２】図１に示す可変遅延装置の動作を示すタイミン
グチャートである。

【図３】図１に示す可変遅延装置の動作を示すタイミン
グチャートである。

【図４】図１に示す可変遅延装置を含む半導体試験装置
の一実施例の概略構成を示すブロック図である。

【図５】本発明にかかる可変遅延装置の第２の実施の形
態を示すブロック図である。

【図６】本発明にかかる可変遅延装置の第３の実施の形
態を示すブロック図である。

【図７】本発明にかかる可変遅延装置の第４の実施の形
態を示すブロック図である。

【図８】本発明にかかる可変遅延装置の第５の実施の形
態を示すブロック図である。

【図９】従来の技術による可変遅延装置の一例を示すブ
ロック図である。

【図１０】図９に示す可変遅延装置の動作を説明するタ
イミングチャートである。

【符号の説明】

１〜５可変遅延回路１１〜１４遅延量設定データ制御回路２１，２１ａ〜２１ｄ可変遅延回路３１，３１ａ〜３１ｄ，３３制御信号発生器４１ａ〜４１ｄ遅延量データ選択回路４２ａ〜４２ｄ遅延量設定データ選択回路５１記憶回路６１，６１ａ〜６１ｄ，６２ａ〜６２ｄラッチ回路８０半導体試験装置８１テストパターン格納部８３タイミングデータ格納部８５波形データ格納部８７各種制御回路部８９カウンタ部９１波形成型器Ｐ_ＴトリガパルスＣＬＫ_ＭマスタクロックＣＬＫ_ＰフェーズクロックＦＦ１ｂ〜ＦＦ１ｄ，ＦＦ３ａ１〜ＦＦ３ａ２フリッ
プフロップ（記憶素子）ＳＬ１〜ＳＬ４ラッチ出力Ｓｄｈ，Ｓｄｈ１〜Ｓｄｈ３，Ｓｄｈ４ａ〜Ｓｄｈ４ｄ
データホールド信号Ｓｄｓデータ選択信号

Claims

【特許請求の範囲】

【請求項１】入力される遅延量設定データに基づいて任
意に遅延時間を変更できる可変遅延回路であって、各サ
イクルごとに異なる周期を有して異なる遅延量が設定さ
れた入力信号を受けて前記遅延量に応じた時間だけ前記
入力信号をそれぞれ遅延させて出力する可変遅延回路
と、前記遅延量を設定するための遅延量データをマスタクロ
ックに基づくタイミングで取込むとともに、前記入力信
号に基づく第１の信号と、前記可変遅延回路により前記
第１の信号に遅延処理がなされて出力された第２の信号
の入力を受け、前記第１の信号および前記第２の信号に
基づいて前記可変遅延回路の状態を監視し、前記可変遅
延回路内に前記入力信号の遅延処理に有効な第３の信号
が残存するときは、次のサイクルの入力信号に対応する
遅延量データを保持し、前記可変遅延回路が初期状態に
なったときに次のサイクルの入力信号に対応する前記遅
延量データの保持を解除して前記遅延量設定データとし
て前記可変遅延回路に供給する遅延量設定データ制御回
路と、を備える可変遅延装置。
【請求項２】前記遅延量設定データ制御回路は、前記遅延量データを保持し、または、通過させて前記可
変遅延回路に供給するデータラッチ回路と、前記第１の信号と前記第２の信号に基づいて、前記可変
遅延回路内に前記第３の信号が残存するときに前記遅延
量データを保持し、前記可変遅延回路が初期状態になっ
たときに前記遅延量データを通過させるように、前記デ
ータラッチ回路を制御するデータホールド信号を生成す
る制御信号発生器と、を含むことを特徴とする請求項１
に記載の可変遅延回路。
【請求項３】複数段の前記可変遅延回路と、複数の前記
制御信号発生器を含み、前記第１の信号および前記第２の信号は、前記可変遅延
回路の途中段からの出力信号を含み、前記データラッチ回路は、対応する前記制御信号発生器
から供給される前記データホールド信号に基づいて対応
する段の前記可変遅延回路に前記遅延量設定データを供
給することを特徴とする請求項２に記載の可変遅延装
置。
【請求項４】前記遅延量設定データ制御回路は、異なる前記遅延量データをそれぞれ格納する複数の記憶
素子と、前記複数の記憶素子から前記遅延量データを選択的に引
出して、対応する前記ラッチ回路に供給する選択回路
と、をさらに含み、前記制御信号発生器は、所望の前記遅延量データを引出
すためのデータ選択信号を生成して前記選択回路に供給
することを特徴とする請求項２または３に記載の可変遅
延装置。
【請求項５】前記選択回路は、前記遅延量データを所望の手順で選択的に引出すプログ
ラム可能なシーケンス回路を含むことを特徴とする請求
項４に記載の可変遅延装置。
【請求項６】前記制御信号発生器は、前記第１の信号の
リーディングエッジに基づいて前記データホールド信号
を活性化し、前記第２の信号のトレーリングエッジに基
づいて前記データホールド信号を非活性化することを特
徴とする請求項２ないし５のいずれかに記載の可変遅延
装置。
【請求項７】前記入力信号を受けて２つのエッジがタイ
ミングクロックとして機能するパルス信号を生成して前
記可変遅延回路および前記遅延量設定データ制御回路に
供給するタイミング制御回路と、前記可変遅延回路から出力される出力信号を前記入力信
号と同一波形の信号に変換して外部に出力する信号変換
回路と、をさらに備えることを特徴とする請求項１ない
し５のいずれかに記載の可変遅延装置。
【請求項８】任意に遅延時間を変更できる可変遅延回路
と、この可変遅延回路に前記遅延時間を設定するための
遅延量設定データを供給する制御回路とを用いて、各サ
イクルごとに異なる周期を有して異なる遅延量が設定さ
れる入力信号のそれぞれに対して、予め設定された各遅
延量に応じた時間だけ遅延処理をする信号遅延方法であ
って、前記サイクルごとに前記遅延量を設定するための遅延量
データをマスタクロックに基づくタイミングで前記制御
回路に取込む手順と、前記入力信号と前記可変遅延回路から出力される出力信
号に基づいて前記可変遅延回路内に前記遅延処理に有効
な信号が残存するかどうかを検知する手順と、前記可変遅延回路内に前記有効な信号が残存すると検知
される場合は、既に前記制御回路内に取込まれた次のサ
イクルの入力信号に対応する前記遅延量データを前記入
力信号に基づくタイミングで保持する手順と、前記有効な信号に基づく遅延処理が完了して前記可変遅
延回路が初期状態になったものと検知された場合は、前
記保持処理を前記入力信号に基づくタイミングで解除し
て次のサイクルの入力信号に対応する前記遅延量設定デ
ータを前記可変遅延回路に供給する手順と、を備える信
号遅延方法。
【請求項９】複数段の前記可変遅延回路を用い、前記可変遅延回路内に前記有効な信号が残存するかどう
かを検知する信号には、途中段の前記可変遅延回路から
出力される信号が含まれることを特徴とする請求項８に
記載の信号遅延方法。
【請求項１０】前記制御回路は、同一の前記可変遅延回
路に対応する複数の異なる前記遅延量データを取込み、前記遅延量設定データは、前記異なる遅延量データから
予め組込まれた所望の手順で選択された遅延量データで
なることを特徴とする請求項８または９に記載の信号遅
延方法。
【請求項１１】前記遅延量データを保持する手順は、前
記入力信号のリーディングエッジに基づいて処理され、前記遅延量データの保持を解除する手順は、前記出力信
号のトレーリングエッジに基づいて処理される、ことを特徴とする請求項８ないし１０のいずれかに記載
の信号遅延方法。
【請求項１２】前記入力信号を予め分周し、この被分周
信号を前記可変遅延回路および前記制御回路に供給する
手順と、遅延処理がなされた前記被分周信号を前記入力信号と同
一波形の信号に戻して出力する手順と、をさらに含み、前記遅延量データは、前記被分周信号のリーディングエッジに基づいて保持さ
れ、前記被分周信号のトレーリングエッジに基づいてその保
持が解除される、ことを特徴とする請求項８ないし１０
のいずれかに記載の信号遅延方法。
【請求項１３】テストパターンの波形を整形して被試験
体である半導体装置に印加する波形整形器と、任意に遅
延時間を変更できる可変遅延回路と、この可変遅延回路
に前記遅延時間を設定するための遅延量設定データを供
給する制御回路と、を用いて、各テストサイクルごとに
異なる周期を有して異なる遅延量が設定される入力信号
のそれぞれに対して、予め設定された各遅延量に応じた
時間だけ遅延処理をし、この遅延処理がなされた出力信
号に基づいて前記テストパターンを整形して前記半導体
装置に印加する半導体装置の試験方法であって、前記テストサイクルごとに前記遅延量を設定するための
遅延量データをマスタクロックに基づくタイミングで前
記制御回路に取込む手順と、前記入力信号と前記可変遅延回路から出力される前記出
力信号に基づいて前記可変遅延回路内に前記遅延処理に
有効な信号が残存するかどうかを検知する手順と、前記可変遅延回路内に前記有効な信号が残存すると検知
される場合は、既に前記制御回路内に取込まれた次のテ
ストサイクルの入力信号に対応する前記遅延量データを
前記入力信号に基づくタイミングで保持する手順と、前記有効な信号に基づく遅延処理が完了して前記可変遅
延回路が初期状態になったものと検知された場合は、前
記保持処理を前記入力信号に基づくタイミングで解除し
て次のテストサイクルの入力信号に対応する前記遅延量
設定データを前記可変遅延回路に供給する手順と、前記出力信号を前記波形整形器に供給する手順と、前記出力信号のタイミングで前記テストパターンの波形
を整形して前記半導体装置に印加する手順と、を備える
半導体装置の試験方法。