JP5137844B2 - 試験装置及び試験モジュール - Google Patents

Description

本発明は、試験装置及び試験モジュールに関する。特に本発明は、半導体回路等の被試験デバイスを試験する試験装置、及び試験装置に設けられる試験モジュールに関する。本出願は、下記の米国特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号 １１／６０３，９５８ 出願日 ２００６年１１月２２日

半導体回路等の被試験デバイスを試験する試験装置として、複数の被試験デバイスを同時に測定する装置が考えられる。例えばそれぞれの被試験デバイスが出力する出力信号を、複数のチャネルで並列に測定する装置が考えられる。

例えばマザーボード等の試験基板のそれぞれのチャネル毎に、出力信号のレベルと参照値とを比較するレベル比較回路、演算回路等を実装することにより、それぞれの被試験デバイスの出力信号を測定できる。

しかし、試験基板には、試験信号を生成して被試験デバイスに供給する回路、クロック信号を生成して被試験デバイスに供給する回路等の、他の回路が設けられている。このため、試験基板上の実装密度、スペースが制限されており、測定用の回路を各チャネル毎に実装することが困難である。

また、各チャネル毎に測定回路を実装した場合、各測定回路の部品バラツキ等により、各チャネル間で測定精度を保証することが困難である。

そこで本明細書に含まれる技術革新（イノベーション）の一つの側面においては、上記の課題を解決することのできる試験装置及び試験モジュールを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本明細書に含まれるイノベーションに関連する第１の側面による試験装置の一つの例（exemplary）によると、被試験デバイスを試験する試験装置であって、被試験デバイスに対して試験信号を供給する信号供給部と、試験信号に応じて被試験デバイスから出力される出力信号を被測定信号として入力する入力部と、被測定信号をサンプルするタイミングを指定するサンプルクロックに応じて、被測定信号の１周期に対応するパルス幅を有する周期パルスを生成する周期パルス生成部と、周期パルスの幅に対応する電圧を出力する変換部と、電圧をデジタル電圧値に変換するＡＤ変換器と、デジタル電圧値から周期パルスのパルス幅を示すデジタルパルス幅を算出するパルス幅算出部と、デジタル電圧値からデジタルパルス幅へと変換する変換パラメータを調整する調整部と、互いに周期が異なる複数の調整用クロックを出力する調整用クロック発生部と、出力信号に代えて、複数の調整用クロックを入力部へ入力する切替部と、を備え、調整部は、複数の調整用クロックについて、調整用クロックを入力部へ入力した結果測定されたデジタル電圧値が、調整用クロックの１周期に対応するデジタルパルス幅へ変換されるように変換パラメータを設定する試験装置を提供する。

本明細書に含まれるイノベーションに関連する第２の側面による試験モジュールの一つの例（exemplary）によると、被試験デバイスを試験する試験装置のテストヘッド内に搭載される試験モジュールであって、テストヘッド上に載置されたマザーボードを介して、被試験デバイスから出力される出力信号を被測定信号として入力する入力部と、被測定信号をサンプルするタイミングを指定するサンプルクロックに応じて、被測定信号の１周期に対応するパルス幅を有する周期パルスを生成する周期パルス生成部と、周期パルスの幅に対応する電圧を出力する変換部と、電圧をデジタル電圧値に変換するＡＤ変換器と、デジタル電圧値から周期パルスのパルス幅を示すデジタルパルス幅を算出するパルス幅算出部と、デジタル電圧値からデジタルパルス幅へと変換する変換パラメータを調整する調整部と、互いに周期が異なる複数の調整用クロックを出力する調整用クロック発生部と、出力信号に代えて、複数の調整用クロックを入力部へ入力する切替部と、を備え、調整部は、複数の調整用クロックについて、調整用クロックを入力部へ入力した結果測定されたデジタル電圧値が、調整用クロックの１周期に対応するデジタルパルス幅へ変換されるように変換パラメータを設定する試験モジュールを提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 テストヘッド１２０に搭載される回路の構成の一例を示す図である。 チャネル毎回路２０の詳細な構成の一例を示す図である。 周期パルス生成部４０及び変換部５０の動作の一例を示す図である。 調整用クロック発生部９０の構成の一例を示す図である。 調整部８６の動作の一例を示す図である。

符号の説明

１０・・・信号供給部、１２・・・測定回路、２０・・・チャネル毎回路、２２・・・ＡＤ変換器、２４−１、２４−２・・・切替部、２６・・・入力部、２８・・・コンデンサ、３０・・・スイッチ、３２、３４・・・ダイオード、３６・・・比較回路、３８・・・出力回路、４０・・・周期パルス生成部、４２・・・第１のフリップフロップ、４４・・・第２のフリップフロップ、４６・・・第３のフリップフロップ、４８・・・出力回路、５０・・・変換部、５２・・・ソース側電流源、５４・・・ソース側トランジスタ、５６・・・シンク側トランジスタ、５８・・・シンク側電流源、６０、６４・・・コンデンサ、６２・・・スイッチ、６６、６８・・・ダイオード、７０・・・増幅器、８０・・・データ処理部、８２・・・パルス幅算出部、８４・・・サンプルクロック生成部、８６・・・調整部、８８、９８・・・分周器、９０・・・調整用クロック発生部、９２・・・可変クロック発生部、９４、９６・・・クロックドライバ、１００・・・試験装置、１１０・・・マザーボード、１２０・・・テストヘッド、１２２・・・演算部、１３０・・・メインフレーム、１４０・・・試験モジュール、２００・・・被試験デバイス

以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の被試験デバイス２００を試験する装置であって、マザーボード１１０、テストヘッド１２０、及びメインフレーム１３０を備える。マザーボード１１０は、被試験デバイス２００を載置する。また、マザーボード１１０は、被試験デバイス２００のそれぞれの入出力ピンと電気的に接続される複数のデバイス側端子を有する。また、マザーボード１１０は、テストヘッド１２０と電気的に接続される複数のテスタ側端子を有する。

テストヘッド１２０は、マザーボード１１０を載置する。また、テストヘッド１２０は、複数の試験モジュール１４０を搭載する。それぞれの試験モジュール１４０は、マザーボード１１０のテスタ側端子と電気的に接続され、マザーボード１１０を介して被試験デバイス２００との間で信号を伝送する。例えばテストヘッド１２０は、マザーボード１１０を介して被試験デバイス２００に試験信号を供給する試験モジュール１４０、マザーボード１１０を介して被試験デバイス２００の出力信号を受け取る試験モジュール１４０等を搭載してよい。被試験デバイス２００に所定の試験信号を供給したときの出力信号を測定することにより、被試験デバイス２００を試験することができる。

メインフレーム１３０は、光ケーブル、同軸ケーブル等によりテストヘッド１２０と接続される。メインフレーム１３０は、例えばそれぞれの試験モジュール１４０を制御する制御信号を出力してよい。またメインフレーム１３０は、試験モジュール１４０が被試験デバイス２００の出力信号を測定した測定結果を受け取ってよい。

図２は、テストヘッド１２０に搭載される回路の構成の一例を示す図である。尚、図２においては、マザーボード１１０及びメインフレーム１３０を省略して記載する。

テストヘッド１２０は、信号供給部１０、測定回路１２、及び演算部１２２を備える。信号供給部１０は、被試験デバイス２００を試験する試験信号を生成し、被試験デバイス２００に供給する。例えば信号供給部１０は、所定の論理パターンを有する試験パターン信号、電源電力等を被試験デバイス２００に供給してよい。

測定回路１２は、被試験デバイス２００の出力信号を測定する。測定回路１２は、複数の測定チャネルを有する。例えば測定回路１２は、被試験デバイス２００からの出力信号を個別に測定する複数の測定チャネルを有してよく、また被試験デバイス２００の複数の出力ピンからの出力信号を個別に測定する複数の測定チャネルを有してもよい。信号供給部１０は、複数の測定チャネルに対応して複数も受けられてよい。

信号供給部１０及び測定回路１２は、異なる試験モジュール１４０（図１参照）に設けられてよく、同一の試験モジュール１４０に設けられてもよい。また、測定回路１２は、複数の測定チャネル毎に試験モジュール１４０を有してよい。信号供給部１０は、対応する測定チャネルの試験モジュール１４０に設けられてよい。

測定回路１２は、チャネル毎回路２０、データ処理部８０、及び調整用クロック発生部９０を有する。チャネル毎回路２０は、それぞれの測定チャネル毎に設けられる。つまり、チャネル毎回路２０は、測定すべき出力信号毎に設けられる。チャネル毎回路２０は、複数の測定チャネルに対応する複数の試験モジュール１４０にそれぞれ設けられてよい。

また、データ処理部８０及び調整用クロック発生部９０は、複数のチャネル毎回路２０に対して一つ設けられる。つまり、データ処理部８０及び調整用クロック発生部９０は、測定すべき複数の出力信号に対して共通回路として設けられる。データ処理部８０及び調整用クロック発生部９０は、全てのチャネル毎回路２０に対して一つ設けられてよく、また複数のチャネル毎回路２０が複数のグループに分割される場合には、当該グループ毎に一つ設けられてもよい。

それぞれのチャネル毎回路２０は、入力部２６、周期パルス生成部４０、変換部５０、及びＡＤ変換器２２を有する。入力部２６は、対応する被試験デバイス２００又は対応する被試験デバイス２００の出力ピンから出力される出力信号を受け取る。入力部２６は、受け取った出力信号を被測定信号としてチャネル毎回路２０に入力する。例えば入力部２６は、与えられるクロック信号のタイミングにおける出力信号のレベルと、予め定められた参照値とを比較して、比較結果を被測定信号として入力してよい。例えば入力部２６は、クロック信号のタイミングにおける出力信号のレベルが参照値より大きい場合にＨ論理を示し、出力信号のレベルが参照値より小さい場合にＬ論理を示す比較結果を、被測定信号として入力してよい。

周期パルス生成部４０は、被測定信号をサンプルするタイミングを指定するサンプルクロックに応じて、被測定信号の１周期に対応するパルス幅を有する周期クロックを生成する。周期パルス生成部４０の動作例は図４において後述する。つまり、周期パルス生成部４０は、サンプルクロックによりそれぞれ指定される被測定信号のサイクルにおけるそれぞれの周期を、パルス幅で示される時間量として出力する。

変換部５０は、周期パルスのパルス幅に対応する電圧を出力する。例えば変換部５０は、周期パルスを積分した結果に基づいて、当該電圧を出力してよい。つまり、変換部５０は、周期パルス生成部４０が出力する周期クロックのパルス幅で示される時間量を、アナログの電圧に変換する。当該電圧が、サンプルクロックによりそれぞれ指定される被測定信号のサイクルにおけるそれぞれの周期の値に対応する。

ＡＤ変換器２２は、変換部５０が出力するアナログ電圧をデジタル電圧値に変換する。つまり、ＡＤ変換器２２は、サンプルクロックによりそれぞれ指定される被測定信号のサイクルにおけるそれぞれの周期の値に対応するデジタル電圧値を出力する。ＡＤ変換器２２は、与えられるサンプルクロックのタイミングにおける当該アナログ電圧を、デジタル電圧値に変換して出力してよい。

このような構成により、それぞれの測定チャネルにおける被測定信号の所定のサイクルにおける周期を測定することができる。これにより、例えば被測定信号の周期ジッタを求めることができる。

データ処理部８０は、それぞれのチャネル毎回路２０が出力するデジタル電圧値を受け取り、当該デジタル電圧値に応じた処理を行う。例えばデータ処理部８０は、ＦＰＧＡ（Field Programmable Gate Array)であってよい。この場合データ処理部８０は、ＦＰＧＡに予め設定された処理を行ってよい。

本例におけるデータ処理部８０は、パルス幅算出部８２、調整部８６、及びサンプルクロック生成部８４を有する。パルス幅算出部８２、調整部８６、及びサンプルクロック生成部８４の動作は、ＦＰＧＡに予め設定されてよい。サンプルクロック生成部８４は、所定の周期のサンプルクロックを生成して、周期パルス生成部４０及びＡＤ変換器２２に供給する。

パルス幅算出部８２は、それぞれのチャネル毎回路２０が出力するデジタル電圧値から、対応する周期パルスのパルス幅を示すデジタルパルス幅を算出する。

つまり、変換部５０は、被測定信号の所定のサイクルの周期の値をＡＤ変換器２２により検出するべく、時間軸における値を電圧軸の値に変換してからＡＤ変換器２２に入力する。そして、パルス幅算出部８２は、ＡＤ変換器２２が出力する電圧軸のデジタル値を、時間軸におけるデジタル値（デジタル電圧値）に変換する。

パルス幅算出部８２は、電圧軸のそれぞれのデジタル値（デジタル電圧値）を、時間軸におけるデジタル値（デジタルパルス幅）へと変換する変換パラメータを用いてよい。例えば変換パラメータとは、電圧軸のそれぞれのデジタル値に乗ずることにより時間軸のデジタル値が算出される係数であってよい。また、変換パラメータとは、電圧軸のそれぞれのデジタル値を代入することにより時間軸のデジタル値が算出される数式であってもよい。また、変換パラメータとは、電圧軸のそれぞれのデジタル値が、時間軸のいずれのデジタル値に変換されるべきかを示すテーブルであってもよい。

調整部８６は、パルス幅算出部８２が、電圧軸のデジタル値（デジタル電圧値）から、時間軸のデジタル値（デジタルパルス幅）へと変換するのに用いる変換パラメータを調整する。例えば、調整部８６は、チャネル毎回路２０のそれぞれに対する変換パラメータを独立に調整してよい。このような処理により、測定チャネル間の特性バラツキ等を補償して、被測定信号の周期ジッタを精度よく測定することができる。調整部８６は、それぞれの測定チャネルの特性を予め測定して、測定結果に基づいて変換パラメータを調整してよい。

調整用クロック発生部９０は、測定チャネルの特性を予め測定する場合に、互いに周期が異なる複数の調整用クロックを、測定すべきチャネル毎回路２０の入力部２６に順次供給する。この場合、入力部２６は、被試験デバイス２００の出力信号に代えて、複数の調整用クロックを被測定信号として入力する。また、調整用クロック発生部９０は、データ処理部８０と同一のＦＰＧＡに設けられてよい。

調整部８６は、複数の調整用クロックについて、調整用クロックを入力部２６へ入力した結果、ＡＤ変換器２２が測定したデジタル電圧値が、パルス幅算出部８２において当該調整用クロックの１周期に対応するデジタルパルス幅に変換されるように、パルス幅算出部８２における変換パラメータを設定する。

調整部８６は、調整用クロック発生部９０から、それぞれの調整用クロックの１周期の値が通知されてよい。また、調整部８６が、調整用クロック発生部９０が生成すべき調整用クロックの１周期の値を制御する場合には、調整部８６は、調整用クロック発生部９０に供給する制御信号に基づいて、それぞれの調整用クロックの１周期の値を求めてもよい。調整部８６の動作例は、図６において後述する。

このような処理により、測定チャネル毎のバラツキを補償して、精度よくそれぞれの被測定信号を測定することができる。また、データ処理部８０は、複数の測定チャネル毎に一つ設けられるので、データ処理部８０における測定バラツキを低減することができる。また、データ処理部８０として試験装置１００に設けられたＦＰＧＡを用いることにより、演算回路を基板上に新たに設ける場合に比べ、基板の回路配置等を容易にすることができ、基板設計等を容易にすることができる。

演算部１２２は、パルス幅算出部８２が算出したデジタルパルス幅の最大値及び最小値を求めてよい。また、演算部１２２は、パルス幅算出部８２が算出したデジタルパルス幅の平均値を更に求めてもよい。

このような処理を行うことにより、例えばメインフレーム１３０、外部の電子計算機等が、被測定信号の周期バラツキを容易に評価することができる。例えばメインフレーム１３０は、演算部１２２が算出したデジタルパルス幅の最大値及び最小値の差分から、被測定信号の周期ジッタのピークツゥピーク値を求めてよい。また、例えばメインフレーム１３０は、演算部１２２が算出した平均値に基づいて、被測定信号の周期ジッタの標準偏差を求めてよい。

図３は、チャネル毎回路２０の詳細な構成の一例を示す図である。本例におけるチャネル毎回路２０は、図２に示した構成に加え、切替部２４−１及び２４−２を更に有する。また、本例におけるチャネル毎回路２０は、差動信号を出力信号として受け取る。この場合、入力部２６は、正側の差動信号を受け取る正側端子と、負側の差動信号を受け取る負側端子とを有する。

切替部２４−１は、入力部２６の正側端子の前段に設けられる。つまり、入力部２６の正側端子は、被試験デバイス２００が出力する正側の差動信号を、切替部２４−１を介して受け取る。

切替部２４−２は、入力部２６の負側端子の前段に設けられる。つまり、入力部２６の負側端子は、被試験デバイス２００が出力する負側の作動信号を、切替部２４−２を介して受け取る。

また、それぞれの切替部２４は、被試験デバイス２００の出力信号と、調整用クロック発生部９０が出力する調整用クロックのいずれかを選択して入力部２６に入力する。例えば調整部８６がチャネル毎回路２０の特性を測定する場合に、それぞれの切替部２４は、調整用クロックを選択して入力部２６に入力する。また、被試験デバイス２００の出力信号を測定する場合、それぞれの切替部２４は、出力信号を選択して入力部２６に入力する。

入力部２６は、コンデンサ２８、スイッチ３０、ダイオード３２、ダイオード３４、比較回路３６、及び出力回路３８を有する。コンデンサ２８、スイッチ３０、ダイオード３２、及びダイオード３４は、正側端子及び負側端子のそれぞれに対して設けられる。

コンデンサ２８は、切替部２４から与えられる信号の直流成分を除去して通過させる。コンデンサ２８が通過させた信号は、比較回路３６に入力される。また、コンデンサ２８と比較回路３６との間の伝送経路は、所定のインピーダンスを有する伝送経路に分岐して接地される。スイッチ３０は、分岐伝送経路のインピーダンスを切り替える。これにより、コンデンサ２８から比較回路３６までの伝送経路におけるインピーダンスを整合させることができる。

ダイオード３２及びダイオード３４は、コンデンサ２８から比較回路３６までの伝送経路を伝送する信号の電圧値を制限する。例えばダイオード３２は、当該伝送経路と、所定のＨレベル配線（＋Ｖ１）との間に設けられ、当該伝送経路を伝送する信号のレベルが所定値以上となることを防ぐ。また、ダイオード３４は、当該伝送経路と、所定のＬレベル配線（−Ｖ２）との間に設けられ、当該伝送経路を伝送する信号のレベルが所定値以下となることを防ぐ。これにより、当該伝送経路を伝送する信号のレベルの絶対値を制限することができ、比較回路３６が破壊されることを防ぐことができる。

比較回路３６は、入力される信号のレベルと、所定の参照レベル（ＶＴＨ）とを比較した比較結果を出力する。出力回路３８は、例えば低電圧正エミッタ結合論理（ＬＶＰＥＣＬ）回路であってよい。出力回路３８は、比較回路３６が出力する信号を、周期パルス生成部４０に供給する。比較回路３６及び出力回路３８が出力する信号は差動信号であってよい。

周期パルス生成部４０は、縦続接続された複数のフリップフロップを有する。本例において周期パルス生成部４０は、第１のフリップフロップ４２、第２のフリップフロップ４４、第３のフリップフロップ４６、及び出力回路４８を有する。

第１のフリップフロップ４２は、所定の論理値をデータ入力として受け取り、サンプルクロック生成部８４から与えられるサンプルクロックに応じたデータ入力を取り込んで出力する。本例の第１のフリップフロップ４２は、Ｈ論理に固定された信号をデータ入力として受け取る。また、第１のフリップフロップ４２の出力は、第３のフリップフロップ４６の出力信号に応じてリセットされる。本例では、第３のフリップフロップ４６の出力信号がＨ論理に遷移した場合に、第１のフリップフロップ４２の出力がリセットされる。

第２のフリップフロップ４４は、第１のフリップフロップ４２の出力信号をデータ入力として受け取り、入力部２６が出力する被測定信号に応じてデータ入力を取り込んで出力する。本例において、入力部２６からは、被測定信号の差動信号が、第２のフリップフロップ４４の差動クロック端子に入力される。また、第２のフリップフロップ４４の出力は、第３のフリップフロップ４６の出力信号に応じてリセットされる。

第３のフリップフロップ４６は、第２のフリップフロップ４４の出力信号をデータ入力として受け取り、入力部２６が出力する被測定信号に応じてデータ入力を取り込んで周期パルスとして出力する。本例において、入力部２６からは、被測定信号の差動信号が、第２のフリップフロップ４４の差動クロック端子に入力される。また、第２のフリップフロップ４６及び第３のフリップフロップ４６の差動クロック端子に入力される被測定信号は同一の位相であってよい。

出力回路４８は、第３のフリップフロップ４６が出力する周期パルスを受け取り、変換部５０に出力する。出力回路４８は、入力部２６の出力回路３８と同一の機能及び構成を有してよい。

また、出力回路４８は、第３のフリップフロップ４６が出力する周期パルスを、第１のフリップフロップ４２及び第２のフリップフロップ４４のリセット端子に供給する。出力回路４８から、第１のフリップフロップ４２及び第２のフリップフロップ４４のリセット端子までの伝送経路は、できるだけ短い配線長であることが好ましい。例えば当該伝送経路における遅延量が、被測定信号の１周期より十分小さいことが好ましい。周期パルス生成部４０の動作例は、図４において後述する。

変換部５０は、ソース側電流源５２、ソース側トランジスタ５４、シンク側トランジスタ５６、シンク側電流源５８、コンデンサ６０、スイッチ６２、コンデンサ６４、ダイオード６６、ダイオード６８、及び増幅器７０を有する。

ソース側トランジスタ５４及びシンク側トランジスタ５６は、周期パルス生成部４０が出力する周期パルスをゲート端子に受け取る。尚、ソース側トランジスタ５４及びシンク側トランジスタ５６は、極性が反転している。例えば、一方がＮチャネル型のトランジスタであり、他方がＰチャネル型のトランジスタである。これにより、ソース側トランジスタ５４がオン状態の場合にはシンク側トランジスタ５６がオフ状態となり、ソース側トランジスタ５４がオフ状態の場合にはシンク側トランジスタ５６がオン状態となる。

ソース側電流源５２は、所定の正電位とソース側トランジスタ５４のドレイン端子との間に設けられ、ソース側トランジスタ５４がオン状態となった場合に、コンデンサ６０及びコンデンサ６４を所定のソース電流で充電する。シンク側電流源５８は、所定の負電位とシンク側トランジスタのソース端子との間に設けられ、シンク側トランジスタ５６がオン状態となった場合に、コンデンサ６０及びコンデンサ６４を所定のシンク電流で放電する。このような動作により、コンデンサ６０及びコンデンサ６４の電圧が、周期パルスのパルス幅に応じたレベルとなる。

また、スイッチ６２は、コンデンサ６０を接地するか否かを切り替える。つまり、スイッチ６２をオフ状態にすることにより、コンデンサ６０の電圧を保持させることができる。これにより、ＡＤ変換器２２が、コンデンサ６０の電圧を容易に検出することができる。

ダイオード６６及びダイオード６８は、増幅器７０に入力される電圧レベルを制限する。増幅器７０は、コンデンサ６０及びコンデンサ６４の電圧を、所定の増幅率で増幅して、ＡＤ変換器２２に入力する。

図４は、周期パルス生成部４０及び変換部５０の動作の一例を示す図である。上述したように、第１のフリップフロップ４２のデータ入力にはＨ論理が入力されている。このため、第１のフリップフロップ４２の出力は、与えられるサンプルクロックの立ち上がりエッジに応じて、Ｌ論理からＨ論理に遷移する（図４のエッジａ）。

また、第２のフリップフロップ４４は、被測定信号の立ち上がりエッジに応じて、第１のフリップフロップ４２の出力を取り込み出力する。このため、第２のフリップフロップ４４の出力は、第１のフリップフロップ４２の出力がＨ論理に遷移した直後の被測定信号の立ち上がりエッジに応じてＬ論理からＨ論理に遷移する（図４のエッジｂ）。

また、第３のフリップフロップ４６は、被測定信号の立ち上がりエッジに応じて、第２のフリップフロップ４４の出力を取り込み出力する。このため、第３のフリップフロップ４６の出力は、第２のフリップフロップ４４の出力がＨ論理に遷移した直後の被測定信号の立ち上がりエッジに応じてＬ論理からＨ論理に遷移する（図４のエッジｃ）。

そして、第３のフリップフロップ４６の出力がＨ論理を示した場合に、第１のフリップフロップ４２及び第２のフリップフロップ４４の出力がリセットされる。このため、第１のフリップフロップ４２及び第２のフリップフロップ４４の出力は、第３のフリップフロップ４６の出力がＨ論理を示してから、所定の伝播遅延時間後にＬ論理に遷移する（図４のエッジｄ及びｅ）。

そして、第２のフリップフロップ４４の出力がＬ論理に遷移した直後の被測定信号の立ち上がりエッジに応じて、第３のフリップフロップ４６の出力がＬ論理に遷移する（図４のエッジｆ）。このような動作により、周期パルス生成部４０は、サンプルクロックにより指定される被測定信号のサイクルの周期を検出する。

変換部５０は、第３のフリップフロップ４６が出力する周期パルスを積分する。変換部５０の出力レベルＶ１が、被測定信号の所定のサイクルの長さＴ１に対応する。そして、スイッチ６２をオフ状態とすることにより、変換部５０の出力がＶ１に保持される。ＡＤ変換器２２は、サンプルクロックのタイミングで出力レベルＶ１をデジタル値に変換する。例えばＡＤ変換器２２は、サンプルクロックの立ち下がりに応じて、変換部５０の出力レベルを検出してよい。ＡＤ変換器２２は、変換部５０の出力レベルを検出した後、スイッチ６２をオン状態に制御してコンデンサ６０を放電させてよい。また、スイッチ６２は、第３のフリップフロップ４６の出力の立ち下がりエッジに応じてオフ状態に制御されてよい。

また、サンプルクロック生成部８４は、被測定信号の例えば３周期より大きいパルス幅を有するサンプルクロックを生成してよい。また、サンプルクロック生成部８４は、被測定信号の任意の個数のサイクルを指定してよい。この場合、サンプルクロック生成部８４は、当該個数のパルスを有するサンプルクロックを生成する。また、サンプルクロック生成部８４が生成するサンプルクロックの各パルスは、等間隔で配置されてよく、不等間隔で配置されてもよい。サンプルクロックの各パルスの間隔は、変換部５０の出力が第３のフリップフロップ４６の出力に応じて変動してから、初期値に帰還するまでの時間より大きいことが好ましい。

図５は、調整用クロック発生部９０の構成の一例を示す図である。尚、本例においては、測定回路１２は、図２に示した構成に加え、分周器８８及び分周器９８を更に有する。

分周器８８は、所定のクロック信号を受け取り、予め定められた分周比で分周して出力する。例えば分周器８８は、試験装置１００のシステムクロックを受け取ってよい。また、試験装置１００は、分周器８８に供給するクロック信号を生成するクロック生成装置を更に備えてよい。

調整用クロック発生部９０は、分周器８８が出力する分周クロックを受け取る。調整用クロック発生部９０は、可変クロック発生部９２、クロックドライバ９４、及びクロックドライバ９６を有する。

可変クロック発生部９２は、分周器８８が出力する分周クロックに基づいて、任意の周波数のクロック信号を生成する。例えば可変クロック発生部９２は、ＰＬＬ回路、フラクショナルＰＬＬ回路、周波数逓倍回路等を用いて、任意の周波数のクロック信号を生成してよい。

クロックドライバ９４は、可変クロック発生部９２が出力するクロック信号を、調整用クロック信号として切替部２４に供給する。チャネル毎回路２０がｎ個設けられている場合、クロックドライバ９４は、ｎ個の切替部２４に調整用クロック信号を供給する。

クロックドライバ９４は、可変クロック発生部９２が生成したクロック信号をサンプルクロック生成部８４に供給する。また、分周器９８は、分周器８８が出力する分周クロックを更に分周し、サンプルクロック生成部８４に供給する。

サンプルクロック生成部８４は、分周器９８から受け取ったクロック信号、又はクロックドライバ９６から受け取ったクロック信号のいずれかに基づいてサンプルクロックを生成する。サンプルクロック生成部８４は、第１のフリップフロップ４２及びＡＤ変換器２２に同一サンプルクロックを供給してよい。また、チャネル毎回路２０がｎ個設けられている場合、サンプルクロック生成部８４は、ｎ個の第１のフリップフロップ４２及びＡＤ変換器２２にサンプルクロックを供給する。

このような構成により、所望の周期の調整用クロック信号及びサンプルクロックを生成することができる。

図６は、調整部８６の動作の一例を示す図である。まず調整部８６は、調整用クロック生成部９０に、周期が既知の調整用クロック信号を出力させる。例えば調整部８６は、周期がＴ１、Ｔ２、Ｔ３、Ｔ４の調整用クロック信号を順次出力させる。調整用クロック信号は、ジッタが十分に小さい信号であることが好ましい。

次に調整部８６は、それぞれの調整用クロック信号に対してＡＤ変換器２２が出力するデジタル電圧値を検出する。本例では、周期がＴ１、Ｔ２、Ｔ３、Ｔ４の調整用クロック信号に対して、ＡＤ変換器２２がデジタル電圧値Ｖ１、Ｖ２、Ｖ３、Ｖ４を出力する。

調整部８６は、それぞれのデジタル電圧値（Ｖ１、Ｖ２、Ｖ３、Ｖ４）と、それぞれの周期（Ｔ１、Ｔ２、Ｔ３、Ｔ４）のデジタル値とを対応付ける。当該デジタル値が、それぞれのデジタル電圧値に対して算出すべきデジタルパルス幅の値となる。

調整部８６は、デジタル電圧値とデジタルパルス幅とを、上述したように対応付けたテーブルを生成してよい。調整部８６は、当該テーブルを参照し、被測定信号に対して出力されるデジタル電圧値を、デジタルパルス幅に変換してよい。

また調整部８６は、図６に示すように、実測したデジタル電圧値（Ｖ１、Ｖ２、Ｖ３、Ｖ４）の間における、デジタル電圧値とデジタルパルス幅との対応関係を、線形補間することにより求めてもよい。例えば調整部８６は、調整用クロックの周期を区分した各区間（Ｔ１〜Ｔ２、Ｔ２〜Ｔ３、Ｔ３〜Ｔ４）について、デジタル電圧値をデジタルパルス幅に変換する一次式を算出してよい。当該一次式は、各区間の両端における、デジタル電圧値及びデジタルパルス幅に基づいて、容易に算出することができる。

調整部８６は、当該一次式の係数及び定数を算出して格納してよい。また、調整部８６は、調整用クロックの周期を区分した区間毎に、対応する一次式の係数及び定数を算出して格納してよい。パルス幅算出部８２は、調整部８６が算出した一次式を用いてデジタル電圧値をデジタルパルス幅に変換する。

以上、本発明の一つの側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

上記説明から明らかなように、本発明の一つの実施形態によれば、測定チャネル毎の測定バラツキを補償することができる。また、データ処理部８０としてＦＰＧＡを用いることにより、他の回路が設けられる基板の設計を容易に行うことができる。

Claims (8)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに対して試験信号を供給する信号供給部と、
   前記試験信号に応じて前記被試験デバイスから出力される出力信号を被測定信号として入力する入力部と、
   前記被測定信号をサンプルするタイミングを指定するサンプルクロックに応じて、前記被測定信号の１周期に対応するパルス幅を有する周期パルスを生成する周期パルス生成部と、
   前記周期パルスの幅に対応する電圧を出力する変換部と、
   前記電圧をデジタル電圧値に変換するＡＤ変換器と、
   前記デジタル電圧値から前記周期パルスのパルス幅を示すデジタルパルス幅を算出するパルス幅算出部と、
   前記デジタル電圧値から前記デジタルパルス幅へと変換する変換パラメータを調整する調整部と、
   互いに周期が異なる複数の調整用クロックを出力する調整用クロック発生部と、
   前記出力信号に代えて、前記複数の調整用クロックを前記入力部へ入力する切替部と、 を備え、
   前記調整部は、前記複数の調整用クロックについて、前記調整用クロックを前記入力部へ入力した結果測定された前記デジタル電圧値が、前記調整用クロックの１周期に対応する前記デジタルパルス幅へ変換されるように前記変換パラメータを設定する
   試験装置。
2. 前記パルス幅算出部は、前記デジタル電圧値の一次式を算出した結果を前記デジタルパルス幅として出力し、
   前記調整部は、前記複数の調整用クロックのそれぞれに対応して測定された前記デジタル電圧値と、前記複数の調整用クロックのそれぞれの周期とに基づいて、前記一次式の係数および定数を決定し、前記変換パラメータとして設定する
   請求項１に記載の試験装置。
3. 前記パルス幅算出部は、前記被測定信号の周期を区分した各区間について前記デジタル電圧値を前記デジタルパルス幅に変換する前記一次式の係数および定数を格納し、
   前記調整部は、各区間について２以上の前記調整用クロックのそれぞれに対応して測定された前記デジタル電圧値と、２以上の前記調整用クロックのそれぞれの周期とに基づいて、当該区間における前記一次式の係数および定数を決定し、前記変換パラメータとして設定する
   請求項２に記載の試験装置。
4. 前記パルス幅算出部が出力したデジタルパルス幅の最大値および最小値を求める演算部を更に備える請求項１から３の何れか１項に記載の試験装置。
5. 前記演算部は、前記パルス幅算出部が出力したデジタルパルス幅の平均値を更に求める請求項４に記載の試験装置。
6. 前記周期パルス生成部は、縦続接続された第１のフリップフロップ、第２のフリップフロップ、及び第３のフリップフロップを有し、
   前記第１のフリップフロップは、所定の論理値をデータ入力として受け取り、前記サンプルクロックに応じてデータ入力を取り込んで出力し、前記第３のフリップフロップの出力信号に応じて出力をリセットし、
   前記第２のフリップフロップは、前記第１のフリップフロップの出力信号をデータ入力として受け取り、前記被測定信号に応じてデータ入力を取り込んで出力し、前記第３のフリップフロップの出力信号に応じて出力をリセットし、
   前記第３のフリップフロップは、前記第２のフリップフロップの出力信号をデータ入力として受け取り、前記被測定信号に応じてデータ入力を取り込んで前記周期パルスとして出力する
   請求項１から５の何れか１項に記載の試験装置。
7. 当該試験装置は、
   前記被試験デバイスの複数の出力端子から出力される複数の前記出力信号のそれぞれに対応して、複数の前記入力部、複数の前記周期パルス生成部、複数の前記変換部、複数の前記ＡＤ変換器、および複数の前記切替部を備え、
   前記パルス幅算出部、前記調整用クロック発生部、および前記調整部は、前記複数の出力信号に共通する共通回路として設けられる請求項１から６の何れか１項に記載の試験装置。
8. 被試験デバイスを試験する試験装置のテストヘッド内に搭載される試験モジュールであって、
   前記テストヘッド上に載置されたマザーボードを介して、前記被試験デバイスから出力される出力信号を被測定信号として入力する入力部と、
   前記被測定信号をサンプルするタイミングを指定するサンプルクロックに応じて、前記被測定信号の１周期に対応するパルス幅を有する周期パルスを生成する周期パルス生成部と、
   前記周期パルスの幅に対応する電圧を出力する変換部と、
   前記電圧をデジタル電圧値に変換するＡＤ変換器と、
   前記デジタル電圧値から前記周期パルスのパルス幅を示すデジタルパルス幅を算出するパルス幅算出部と、
   前記デジタル電圧値から前記デジタルパルス幅へと変換する変換パラメータを調整する調整部と、
   互いに周期が異なる複数の調整用クロックを出力する調整用クロック発生部と、
   前記出力信号に代えて、前記複数の調整用クロックを前記入力部へ入力する切替部と、
   を備え、
   前記調整部は、前記複数の調整用クロックについて、前記調整用クロックを前記入力部へ入力した結果測定された前記デジタル電圧値が、前記調整用クロックの１周期に対応する前記デジタルパルス幅へ変換されるように前記変換パラメータを設定する
   試験モジュール。

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