KR20090088416A - 시험장치 및 시험모듈 - Google Patents

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나오후미 미츠하시
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가부시키가이샤 어드밴티스트
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Abstract

피시험 디바이스를 시험하는 시험장치로서, 피시험 디바이스에 대해 시험신호를 공급하는 신호 공급부와, 시험신호에 따라 피시험 디바이스로부터 출력되는 출력신호를 피측정 신호로서 입력하는 입력부와, 피측정 신호를 샘플링하는 타이밍을 지정하는 샘플 클록에 따라, 피측정 신호의 1주기에 대응하는 펄스폭을 갖는 주기 펄스를 생성하는 주기 펄스 생성부와, 주기 펄스의 폭에 대응하는 전압을 출력하는 변환부와, 전압을 디지털 전압값으로 변환하는 AD변환기와, 디지털 전압값으로부터 주기 펄스의 펄스폭을 나타내는 디지털 펄스폭을 산출하는 펄스폭 산출부와, 디지털 전압값으로부터 디지털 펄스폭으로 변환하는 변환 파라미터를 조정하는 조정부를 구비하는 시험장치를 제공한다.

Description

시험장치 및 시험모듈{TEST DEVICE AND TEST MODULE}
본 발명은 시험장치 및 시험모듈에 관한 것이다. 특히, 본 발명은 반도체 회로 등의 피시험 디바이스를 시험하는 시험장치 및 시험장치에 마련되는 시험모듈에 관한 것이다. 본 출원은 하기 미국특허출원에 관련된 것이다. 문헌 참조에 의한 원용이 인정되는 지정국에 대해서는 하기 출원에 기재된 내용을 참조하여 본 출원에 원용하고 본 출원의 일부로 한다.
출원번호 11/603,958 출원일 2006년11월 22일
반도체 회로 등의 피시험 디바이스를 시험하는 시험장치로서, 복수의 피시험 디바이스를 동시에 측정하는 장치를 생각할 수 있다. 예를 들어, 각각의 피시험 디바이스가 출력하는 출력신호를 복수의 채널에서 병렬로 측정하는 장치를 생각할 수 있다.
예를 들어, 마더보드 등의 시험기판의 각 채널마다 출력신호의 레벨과 참조값을 비교하는 레벨 비교회로, 연산 회로 등을 실장함으로써 각각의 피시험 디바이스의 출력신호를 측정할 수 있다.
그러나 시험기판에는, 시험신호를 생성하여 피시험 디바이스에 공급하는 회로, 클록신호를 생성하여 피시험 디바이스에 공급하는 회로 등 다른 회로가 마련되어 있다. 이로 인해 시험기판 상의 실장 밀도, 스페이스가 제한되어 있으므로 측정용 회로를 각 채널마다 실장하기 어렵다.
또한, 각 채널마다 측정회로를 실장한 경우, 각 측정회로의 부품 불균일 등에 의해 각 채널 간에 측정 정밀도를 보증하기 어렵다.
이에, 본 명세서에 포함되는 기술 혁신(이노베이션)의 일 측면에 있어서는, 상기의 과제를 해결할 수 있는 시험장치 및 시험모듈를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에서의 독립항에 기재된 특징을 조합함으로써 달성된다. 또한, 종속항은 본 발명의 추가적인 유리한 구체예를 규정한다.
즉, 본 명세서에 포함되는 이노베이션에 관련된 제1 측면에 따른 시험장치의 일례(exemplary)에 의하면, 피시험 디바이스를 시험하는 시험장치로서, 피시험 디바이스에 대해 시험신호를 공급하는 신호 공급부와, 시험신호에 따라, 피시험 디바이스로부터 출력되는 출력신호를 피측정 신호로서 입력하는 입력부와, 피측정 신호를 샘플링하는 타이밍을 지정하는 샘플 클록에 따라 피측정 신호의 1주기에 대응하는 펄스폭을 갖는 주기 펄스를 생성하는 주기 펄스 생성부와, 주기 펄스의 폭에 대응하는 전압을 출력하는 변환부와, 전압을 디지털 전압값으로 변환하는 AD변환기와, 디지털 전압값으로부터 주기 펄스의 펄스폭을 나타내는 디지털 펄스폭을 산출하는 펄스폭 산출부와, 디지털 전압값으로부터 디지털 펄스폭으로 변환하는 변환 파라미터를 조정하는 조정부를 구비하는 시험장치를 제공한다.
본 명세서에 포함되는 이노베이션에 관련된 제2 측면에 따른 시험모듈의 일례에 의하면, 피시험 디바이스를 시험하는 시험장치의 데스크탑 내에 탑재되는 시험모듈로서 데스크탑 상에 재치된 마더보드를 통해, 피시험 디바이스로부터 출력되는 출력신호를 피측정 신호로서 입력하는 입력부와, 피측정 신호를 샘플링하는 타이밍을 지정하는 샘플 클록에 따라 피측정 신호의 1주기에 대응하는 펄스폭을 갖는 주기 펄스를 생성하는 주기 펄스 생성부와, 주기 펄스의 폭에 대응하는 전압을 출력하는 변환부와, 전압을 디지털 전압값으로 변환하는 AD변환기와, 디지털 전압값으로부터 주기 펄스의 펄스폭을 나타내는 디지털 펄스폭을 산출하는 펄스폭 산출부와, 디지털 전압값으로부터 디지털 펄스폭으로 변환하는 변환 파라미터를 조정하는 조정부를 구비하는 시험모듈를 제공한다.
또한, 상기 발명의 개요는, 본 발명에 필요한 특징 전부를 열거한 것이 아니며 이들 특징군의 서브콤비네이션 또한 발명이 될 수 있다.
도 1은 본 발명의 실시형태에 관한 시험장치(100)의 구성의 일례를 나타내는 도면이다.
도 2는 데스크탑(120)에 탑재된 회로의 구성의 일례를 나타내는 도면이다.
도 3은 채널별 회로(20)의 상세한 구성의 일례를 나타내는 도면이다.
도 4는 주기 펄스 생성부(40) 및 변환부(50)의 동작의 일례를 나타내는 도면이다.
도 5는 조정용 클록 발생부(90)의 구성의 일례를 나타내는 도면이다.
도 6은 조정부(86)의 동작의 일례를 나타내는 도면이다.
<부호의 설명>
10 신호 공급부 12 측정회로
20 채널별 회로 22 AD변환기
24-1, 24-2 전환부 26 입력부
28 콘덴서 30 스위치
32, 34 다이오드 36 비교회로
38 출력회로 40 주기 펄스 생성부
42 제1 플립플롭 44 제2 플립플롭
46 제3 플립플롭 48 출력회로
50 변환부 52 소스측 전류원
54 소스측 트랜지스터 56 싱크측 트랜지스터
58 싱크측 전류원 60, 64 콘덴서
62 스위치 66, 68 다이오드
70 증폭기 80 데이터 처리부
82 펄스폭 산출부 84 샘플 클록 생성부
86 조정부 88, 98 분주기
90 조정용 클록 발생부 92 가변 클록 발생부
94, 96 클록 드라이버 100 시험장치
110 마더보드 120 데스크탑
122 연산부 130 메인프레임
140 시험모듈 200 피시험 디바이스
이하, 발명의 실시 형태를 통해 본 발명의 일 측면을 설명하지만, 이하의 실시 형태는 청구의 범위와 관련된 발명에 한정되는 것이 아니며, 또한 실시 형태에 나타난 특징의 조합이 전부 발명의 해결수단에 필수적이라고는 할 수 없다.
도 1은 본 발명의 실시형태에 관한 시험장치(100)의 구성의 일례를 나타내는 도면이다. 시험장치(100)는 반도체 회로 등의 피시험 디바이스(200)를 시험하는 장치로서, 마더보드(110), 데스크탑(120) 및 메인프레임(130)을 구비한다. 마더보드(110)는 피시험 디바이스(200)를 재치한다. 또한, 마더보드(110)는 피시험 디바이스(200)의 각각의 입출력 핀과 전기적으로 접속되는 복수의 디바이스측 단자를 갖는다. 또한, 마더보드(110)는 데스크탑(120)과 전기적으로 접속되는 복수의 테스터측 단자를 갖는다.
데스크탑(120)은 마더보드(110)를 재치한다. 또한, 데스크탑(120)은 복수의 시험모듈(140)을 탑재한다. 각각의 시험모듈(140)은, 마더보드(110)의 테스터측 단자와 전기적으로 접속되고, 마더보드(110)를 통해 피시험 디바이스(200)와의 사이에서 신호를 전송한다. 예를 들어, 데스크탑(120)은 마더보드(110)를 통해 피시험 디바이스(200)에 시험신호를 공급하는 시험모듈(140), 마더보드(110)를 통해 피시험 디바이스(200)의 출력신호를 수취하는 시험모듈(140) 등을 탑재해도 된다. 피시험 디바이스(200)에 소정의 시험신호를 공급했을 때의 출력신호를 측정함으로써 피시험 디바이스(200)를 시험할 수 있다.
메인프레임(130)은 광 케이블, 동축 케이블 등에 의해 데스크탑(120)과 접속된다. 메인프레임(130)은, 예를 들어, 각각의 시험모듈(140)을 제어하는 제어 신호를 출력해도 된다. 또한, 메인프레임(130)은, 시험모듈(140)이 피시험 디바이스(200)의 출력신호를 측정한 측정 결과를 수취해도 된다.
도 2는 데스크탑(120)에 탑재된 회로의 구성의 일례를 나타내는 도면이다. 도 2에 있어서는, 마더보드(110) 및 메인프레임(130)을 생략해서 기재한다.
데스크탑(120)은 신호 공급부(10), 측정회로(12) 및 연산부(122)를 구비한다. 신호 공급부(10)는 피시험 디바이스(200)를 시험하는 시험신호를 생성해, 피시험 디바이스(200)에 공급한다. 예를 들어, 신호 공급부(10)는 소정의 논리 패턴을 갖는 시험 패턴 신호, 전원 전력 등을 피시험 디바이스(200)에 공급해도 된다.
측정회로(12)는 피시험 디바이스(200)의 출력신호를 측정한다. 측정회로(12)는 복수의 측정 채널을 갖는다. 예를 들어, 측정회로(12)는 피시험 디바이스(200)로부터의 출력신호를 개별적으로 측정하는 복수의 측정 채널을 가져도 되고, 피시험 디바이스(200)의 복수의 출력핀로부터의 출력신호를 개별적으로 측정하는 복수의 측정 채널을 가져도 된다. 신호 공급부(10)는 복수의 측정 채널에 대응하여 복수개 수취해도 된다.
신호 공급부(10) 및 측정회로(12)는 상이한 시험모듈(140)(도 1 참조)에 마련되어도 되고, 동일 시험모듈(140)에 마련되어도 된다. 또한, 측정회로(12)는 복수의 측정 채널마다 시험모듈(140)을 가져도 된다. 신호 공급부(10)는 대응하는 측정 채널의 시험모듈(140)에 마련되어도 된다.
측정회로(12)는 채널별 회로(20), 데이터 처리부(80) 및 조정용 클록 발생부(90)를 갖는다. 채널별 회로(20)는 각각의 측정 채널마다 마련된다. 즉, 채널별 회로(20)는 측정해야 하는 출력신호마다 마련된다. 채널별 회로(20)는 복수의 측정 채널에 대응하는 복수의 시험모듈(140)에 각각 마련되어도 된다.
또한, 데이터 처리부(80) 및 조정용 클록 발생부(90)는 복수의 채널별 회로(20)에 대해 1개 마련된다. 즉, 데이터 처리부(80) 및 조정용 클록 발생부(90)는 측정해야 하는 복수의 출력신호에 대해 공통 회로로서 마련된다. 데이터 처리부(80) 및 조정용 클록 발생부(90)는 모든 채널별 회로(20)에 대해 1개 마련되어도 되고, 또한, 복수의 채널별 회로(20)가 복수의 그룹으로 분할되는 경우에는 당해 그룹별로 1개씩 마련되어도 된다.
각각의 채널별 회로(20)는 입력부(26), 주기 펄스 생성부(40), 변환부(50) 및 AD변환기(22)를 갖는다. 입력부(26)는 대응하는 피시험 디바이스(200) 또는 대응하는 피시험 디바이스(200)의 출력핀으로부터 출력되는 출력신호를 수취한다. 입력부(26)는 수취한 출력신호를 피측정 신호로서 채널별 회로(20)에 입력한다. 예를 들어, 입력부(26)는, 주어진 클록신호의 타이밍에서의 출력신호 레벨과, 미리 정해진 참조값을 비교하여 비교 결과를 피측정 신호로서 입력해도 된다. 예를 들어, 입력부(26)는 클록신호의 타이밍에서의 출력신호의 레벨이 참조값보다 큰 경우에 H논리를 나타내고, 출력신호의 레벨이 참조값보다 작은 경우에 L논리를 나타내는 비교 결과를 피측정 신호로서 입력해도 된다.
주기 펄스 생성부(40)는 피측정 신호를 샘플링하는 타이밍을 지정하는 샘플 클록에 따라, 피측정 신호의 1주기에 대응하는 펄스폭을 갖는 주기클록을 생성한다. 주기 펄스 생성부(40)의 동작 예는 도 4에서 후술한다. 즉, 주기 펄스 생성부(40)는 샘플 클록에 의해 각각 지정되는 피측정 신호의 사이클에서의 각각의 주기를 펄스폭으로 나타내는 시간량으로서 출력한다.
변환부(50)는 주기 펄스의 펄스폭에 대응하는 전압을 출력한다. 예를 들어, 변환부(50)는, 주기 펄스를 적분한 결과에 기초하여 당해 전압을 출력해도 된다. 즉, 변환부(50)는 주기 펄스 생성부(40)가 출력하는 주기클록의 펄스폭으로 나타내는 시간차를 아날로그 전압으로 변환한다. 당해 전압이 샘플 클록에 의해 각각 지정되는 피측정 신호의 사이클에서의 각각의 주기 값에 대응한다.
AD변환기(22)는 변환부(50)가 출력하는 아날로그 전압을 디지털 전압값으로 변환한다. 즉, AD변환기(22)는 샘플 클록에 의해 각각 지정되는 피측정 신호의 사이클에서의 각각의 주기 값에 대응하는 디지털 전압값을 출력한다. AD변환기(22)는 주어진 샘플 클록의 타이밍에서의 당해 아날로그 전압을, 디지털 전압값으로 변환하여 출력해도 된다.
이와 같이 구성함으로써, 각각의 측정 채널에서의 피측정 신호의 소정 사이클에서의 주기를 측정할 수 있다. 따라서, 예를 들어, 피측정 신호의 주기 지터를 구할 수 있다.
데이터 처리부(80)는 각각의 채널별 회로(20)가 출력하는 디지털 전압값을 수취하여, 당해 디지털 전압값에 따른 처리를 행한다. 예를 들어, 데이터 처리부(80)는, FPGA(Field Programmable Gate Array)여도 된다. 이 경우, 데이터 처리 부(80)는 FPGA에 미리 설정된 처리를 행해도 된다.
본 예에서의 데이터 처리부(80)는, 펄스폭 산출부(82), 조정부(86) 및 샘플 클록 생성부(84)를 갖는다. 펄스폭 산출부(82), 조정부(86) 및 샘플 클록 생성부(84)의 동작은 FPGA에 미리 설정되어도 된다. 샘플 클록 생성부(84)는 소정의 주기의 샘플 클록을 생성하여, 주기 펄스 생성부(40) 및 AD변환기(22)에 공급한다.
펄스폭 산출부(82)는 각각의 채널별 회로(20)가 출력하는 디지털 전압값으로부터, 대응하는 주기 펄스의 펄스폭을 나타내는 디지털 펄스폭을 산출한다.
즉, 변환부(50)는 피측정 신호의 소정 사이클의 주기 값을 AD변환기(22)에 의해 검출하기 위해, 시간축에서의 값을 전압축 값으로 변환하고 나서 AD변환기(22)에 입력한다. 그리고, 펄스폭 산출부(82)는, AD변환기(22)가 출력하는 전압축의 디지털값을 시간축에서의 디지털값(디지털 전압값)으로 변환한다.
펄스폭 산출부(82)는 전압축의 각각의 디지털값(디지털 전압값)을, 시간축에서의 디지털값(디지털 펄스폭)으로 변환하는 변환 파라미터를 이용해도 된다. 예를 들어, 변환 파라미터는, 전압축의 각 디지털값에 승산함으로써 시간축의 디지털값이 산출되는 계수일 수 있다. 또한, 변환 파라미터는, 전압축의 각 디지털값을 대입함으로써 시간축의 디지털값이 산출되는 계수일 수 있다. 또한, 변환 파라미터란, 전압축의 각 디지털값이 시간축의 어느 디지털값으로 변환되어야 하는지를 나타내는 테이블일 수 있다.
조정부(86)는, 펄스폭 산출부(82)가 전압축의 디지털값(디지털 전압값)으로부터 시간축의 디지털값(디지털 펄스폭)으로 변환하는데 이용하는 변환 파라미터를 조정한다. 예를 들어, 조정부(86)는, 채널별 회로(20)의 각각에 대한 변환 파라미터를 독립적으로 조정해도 된다. 이와 같이 처리함으로써, 측정 채널 간의 특성 불균일 등을 보상하여, 피측정 신호의 주기 지터(jitter)를 정밀도 좋게 측정할 수 있다. 조정부(86)는, 각각의 측정 채널의 특성을 미리 측정하고, 측정 결과에 기초하여 변환 파라미터를 조정해도 된다.
조정용 클록 발생부(90)는, 측정 채널의 특성을 미리 측정하는 경우에, 서로 주기가 상이한 복수의 조정용 클록을 측정해야 하는 채널별 회로(20)의 입력부(26)에 순차적으로 공급한다. 이 경우, 입력부(26)는 피시험 디바이스(200)의 출력신호 대신 복수의 조정용 클록을 피측정 신호로서 입력한다. 또한, 조정용 클록 발생부(90)는 데이터 처리부(80)와 동일 FPGA에 마련되어도 된다.
조정부(86)는 복수의 조정용 클록에 대해 조정용 클록을 입력부(26)에 입력한 결과, AD변환기(22)가 측정한 디지털 전압값이, 펄스폭 산출부(82)에 있어서 당해 조정용 클록의 1주기에 대응하는 디지털 펄스폭으로 변환되도록, 펄스폭 산출부(82)에서의 변환 파라미터를 설정한다.
조정부(86)는 조정용 클록 발생부(90)로부터, 각각의 조정용 클록의 1주기 값이 통지되어도 된다. 또한, 조정부(86)가 조정용 클록 발생부(90)가 생성해야 하는 조정용 클록의 1주기 값을 제어하는 경우, 조정부(86)는, 조정용 클록 발생부(90)에 공급하는 제어 신호에 기초하여 각각의 조정용 클록의 1주기 값을 구해도 된다. 조정부(86)의 동작 예는 도6에서 후술한다.
이와 같이 처리함으로써, 측정 채널별 불균일을 보상하여, 정밀도 좋게 각각 의 피측정 신호를 측정할 수 있다. 또한, 데이터 처리부(80)는 복수의 측정 채널마다 1개씩 마련되므로 데이터 처리부(80)에서의 측정 불균일을 저감시킬 수 있다. 또한, 데이터 처리부(80)로서 시험장치(100)에 마련된 FPGA를 이용함으로써, 연산 회로를 기판 상에 새로 마련하는 경우에 비해 기판의 회로 배치 등을 용이하게 할 수 있으며, 기판 설계 등을 용이하게 할 수 있다.
연산부(122)는, 펄스폭 산출부(82)가 산출한 디지털 펄스폭의 최대값 및 최소값을 구해도 된다. 또한, 연산부(122)는, 펄스폭 산출부(82)가 산출한 디지털 펄스폭의 평균값을 추가로 구해도 된다.
이와 같이 처리함으로써, 예를 들어, 메인프레임(130), 외부의 전자계산기 등이 피측정 신호의 주기 불균일을 용이하게 평가할 수 있다. 예를 들어, 메인프레임(130)은, 연산부(122)가 산출한 디지털 펄스폭의 최대값 및 최소값의 차분으로부터, 피측정 신호의 주기 지터의 피크 투 피크값을 구해도 된다. 또한, 예를 들어, 메인프레임(130)은, 연산부(122)가 산출한 평균값에 기초하여 피측정 신호의 주기 지터의 표준편차를 구해도 된다.
도 3은 채널별 회로(20)의 상세한 구성의 일례를 나타내는 도면이다. 본 예에서의 채널별 회로(20)는, 도 2에 나타낸 구성에 더해 전환부(24-1) 및 전환부(24-2)를 추가로 갖는다. 또한, 본 예에서의 채널별 회로(20)는 차동신호를 출력신호로서 수취한다. 이 경우, 입력부(26)는 정측의 차동신호를 수취하는 정측 단자와 부측의 차동신호를 수취하는 부측 단자를 갖는다.
전환부(24-1)는 입력부(26)의 정측 단자의 전단(前段)에 마련된다. 즉, 입력 부(26)의 정측 단자는, 피시험 디바이스(200)가 출력하는 정측의 차동신호를 전환부(24-1)를 통해 수취한다.
전환부(24-2)는 입력부(26)의 부측 단자의 전단에 마련된다. 즉, 입력부(26)의 부측 단자는, 피시험 디바이스(200)가 출력하는 부측의 동작 신호를 전환부(24-2)를 통해 수취한다.
또한, 각각의 전환부(24)는 피시험 디바이스(200)의 출력신호와, 조정용 클록 발생부(90)가 출력하는 조정용 클록 중 하나를 선택하여 입력부(26)에 입력한다. 예를 들어, 조정부(86)가 채널별 회로(20)의 특성을 측정하는 경우에, 각각의 전환부(24)는, 조정용 클록을 선택하여 입력부(26)에 입력한다. 또한, 피시험 디바이스(200)의 출력신호를 측정하는 경우, 각각의 전환부(24)는, 출력신호를 선택하여 입력부(26)에 입력한다.
입력부(26)는 콘덴서(28), 스위치(30), 다이오드(32), 다이오드(34), 비교회로(36) 및 출력회로(38)를 갖는다. 콘덴서(28), 스위치(30), 다이오드(32) 및 다이오드(34)는 정측 단자 및 부측 단자 각각에 대해 마련된다.
콘덴서(28)는 전환부(24)로부터 주어진 신호의 직류 성분을 제거하여 통과시킨다. 콘덴서(28)가 통과시킨 신호는 비교회로(36)에 입력된다. 또한, 콘덴서(28)와 비교회로(36) 사이의 전송 경로는 소정의 임피던스를 갖는 전송 경로로 분지(分岐)하여 접지된다. 스위치(30)는 분지 전송 경로의 임피던스를 전환한다. 따라서 콘덴서(28)로부터 비교회로(36)까지의 전송 경로에서의 임피던스를 정합(整合)시킬 수 있다.
다이오드(32) 및 다이오드(34)는, 콘덴서(28)로부터 비교회로(36)까지의 전송 경로를 전송하는 신호의 전압값을 제한한다. 예를 들어, 다이오드(32)는 당해 전송 경로와 소정의 H레벨 배선(+V1) 사이에 마련되어, 당해 전송 경로를 전송하는 신호의 레벨이 소정값 이상이 되는 것을 방지한다. 또한, 다이오드(34)는 당해 전송 경로와 소정의 L레벨 배선(-V2) 사이에 마련되어, 당해 전송 경로를 전송하는 신호의 레벨이 소정값 이하가 되는 것을 방지한다. 따라서, 당해 전송 경로를 전송하는 신호의 레벨의 절대값을 제한할 수 있고, 비교회로(36)가 파괴되는 것을 방지할 수 있다.
비교회로(36)는 입력되는 신호의 레벨과 소정의 참조 레벨(VTH)을 비교한 비교 결과를 출력한다. 출력회로(38)는, 예를 들어, 저전압 정(正)에미터 결합 논리(LVPECL) 회로여도 된다. 출력회로(38)는, 비교회로(36)가 출력하는 신호를 주기 펄스 생성부(40)에 공급한다. 비교회로(36) 및 출력회로(38)가 출력하는 신호는 차동신호여도 된다.
주기 펄스 생성부(40)는 종속 접속된 복수의 플립플롭을 갖는다. 본 예에 있어서 주기 펄스 생성부(40)는 제1 플립플롭(42), 제2 플립플롭(44), 제3 플립플롭(46) 및 출력회로(48)를 갖는다.
제1 플립플롭(42)은 소정의 논리값을 데이터 입력으로서 수취하고, 샘플 클록 생성부(84)로부터 주어진 샘플 클록에 따른 데이터 입력을 취입해 출력한다. 본 예의 제1 플립플롭(42)은, H논리에 고정된 신호를 데이터 입력으로서 수취한다. 또한, 제1 플립플롭(42)의 출력은 제3 플립플롭(46)의 출력신호에 따라 리셋된다. 본 예에서는, 제3 플립플롭(46)의 출력신호가 H논리로 천이한 경우에, 제1 플립플롭(42)의 출력이 리셋된다.
제2 플립플롭(44)은 제1 플립플롭(42)의 출력신호를 데이터 입력으로서 수취하고, 입력부(26)가 출력하는 피측정 신호에 따라 데이터 입력을 취입해 출력한다. 본 예에 있어서, 입력부(26)로부터는, 피측정 신호의 차동신호가 제2 플립플롭(44)의 차동 클록 단자에 입력된다. 또한, 제2 플립플롭(44)의 출력은 제3 플립플롭(46)의 출력신호에 따라 리셋된다.
제3 플립플롭(46)은, 제2 플립플롭(44)의 출력신호를 데이터 입력으로서 수취하고, 입력부(26)가 출력하는 피측정 신호에 따라 데이터 입력을 취입해 주기 펄스로서 출력한다. 본 예에 있어서, 입력부(26)로부터는, 피측정 신호의 차동신호가 제2 플립플롭(44)의 차동 클록 단자에 입력된다. 또한, 제2 플립플롭(46) 및 제3 플립플롭(46)의 차동 클록 단자에 입력되는 피측정 신호는 동일 위상(位相)이여도 된다.
출력회로(48)는 제3 플립플롭(46)이 출력하는 주기 펄스를 수취하고, 변환부(50)에 출력한다. 출력회로(48)는 입력부(26)의 출력회로(38)와 동일 기능 및 구성을 가져도 된다.
또한, 출력회로(48)는, 제3 플립플롭(46)이 출력하는 주기 펄스를 제1 플립플롭(42) 및 제2 플립플롭(44)의 리셋 단자에 공급한다. 출력회로(48)로부터 제1 플립플롭(42) 및 제2 플립플롭(44)의 리셋 단자까지의 전송 경로는, 가능한 한 짧은 배선 길이인 것이 바람직하다. 예를 들어, 당해 전송 경로에서의 지연량이 피측 정 신호의 1주기보다 충분히 작은 것이 바람직하다. 주기 펄스 생성부(40)의 동작 예는 도 4에서 후술한다.
변환부(50)는 소스측 전류원(52), 소스측 트랜지스터(54), 싱크측 트랜지스터(56), 싱크측 전류원(58), 콘덴서(60), 스위치(62), 콘덴서(64), 다이오드(66), 다이오드(68) 및 증폭기(70)를 갖는다.
소스측 트랜지스터(54) 및 싱크측 트랜지스터(56)는 주기 펄스 생성부(40)가 출력하는 주기 펄스를 게이트 단자에 수취한다. 또한, 소스측 트랜지스터(54) 및 싱크측 트랜지스터(56)는, 극성이 반전해 있다. 예를 들어, 일방이 N채널형 트랜지스터이고, 타방이 P채널형 트랜지스터이다. 따라서, 소스측 트랜지스터(54)가 온 상태인 경우에는 싱크측 트랜지스터(56)가 오프 상태가 되고, 소스측 트랜지스터(54)가 오프 상태인 경우에는 싱크측 트랜지스터(56)가 온 상태가 된다.
소스측 전류원(52)은 소정의 정전위와 소스측 트랜지스터(54)의 드레인 단자 사이에 마련되고, 소스측 트랜지스터(54)가 온 상태가 된 경우에, 콘덴서(60) 및 콘덴서(64)를 소정의 소스 전류로 충전한다. 싱크측 전류원(58)은, 소정의 부전위와 싱크측 트랜지스터의 소스단자 사이에 마련되고, 싱크측 트랜지스터(56)가 온 상태가 된 경우에, 콘덴서(60) 및 콘덴서(64)를 소정의 싱크 전류로 방전한다. 이와 같이 동작함으로써, 콘덴서(60) 및 콘덴서(64)의 전압이 주기 펄스의 펄스폭에 따른 레벨이 된다.
또한, 스위치(62)는 콘덴서(60)를 접지할지의 여부를 전환한다. 즉, 스위치(62)를 오프 상태로 함으로써 콘덴서(60)의 전압을 유지시킬 수 있다. 이에 의 해, AD변환기(22)가 콘덴서(60)의 전압을 용이하게 검출할 수 있다.
다이오드(66) 및 다이오드(68)는 증폭기(70)에 입력되는 전압레벨을 제한한다. 증폭기(70)는 콘덴서(60) 및 콘덴서(64)의 전압을 소정의 증폭률로 증폭하여 AD변환기(22)에 입력한다.
도 4는 주기 펄스 생성부(40) 및 변환부(50)의 동작의 일례를 나타내는 도면이다. 상기 서술한 바와 같이, 제1 플립플롭(42)의 데이터 입력에는 H논리가 입력되어 있다. 이에 따라, 제1 플립플롭(42)의 출력은, 주어진 샘플 클록의 상승 엣지에 따라 L논리에서 H논리로 천이한다(도 4의 엣지 a).
또한, 제2 플립플롭(44)은 피측정 신호의 상승 엣지에 따라 제1 플립플롭(42)의 출력을 취입하고 출력한다. 이에 따라, 제2 플립플롭(44)의 출력은, 제1 플립플롭(42)의 출력이 H논리로 천이한 직후의 피측정 신호의 상승 엣지에 따라 L논리에서 H논리로 천이한다(도 4의 엣지 b).
또한, 제3 플립플롭(46)은 피측정 신호의 상승 엣지에 따라 제2 플립플롭(44)의 출력을 취입하고 출력한다. 이에 따라, 제3 플립플롭(46)의 출력은, 제2 플립플롭(44)의 출력이 H논리로 천이한 직후의 피측정 신호의 상승 엣지에 따라 L논리에서 H논리로 천이한다(도 4의 엣지 c).
그리고 제3 플립플롭(46)의 출력이 H논리를 나타낸 경우에, 제1 플립플롭(42) 및 제2 플립플롭(44)의 출력이 리셋된다. 이에 따라, 제1 플립플롭(42) 및 제2 플립플롭(44)의 출력은, 제3 플립플롭(46)의 출력이 H논리를 나타내고 나서 소정의 전파 지연 시간 후에 L논리로 천이한다(도 4의 엣지 d 및 e).
그리고, 제2 플립플롭(44)의 출력이 L논리로 천이한 직후의 피측정 신호의 상승 엣지에 따라 제3 플립플롭(46)의 출력이 L논리로 천이한다(도 4의 엣지 f). 이와 같이 동작함으로써, 주기 펄스 생성부(40)는, 샘플 클록에 의해 지정되는 피측정 신호의 사이클의 주기를 검출한다.
변환부(50)는 제3 플립플롭(46)이 출력하는 주기 펄스를 적분한다. 변환부(50)의 출력레벨(V1)이 피측정 신호의 소정 사이클의 길이 T1에 대응한다. 그리고, 스위치(62)를 오프 상태로 함으로써, 변환부(50)의 출력이 V1로 유지된다. AD변환기(22)는, 샘플 클록의 타이밍으로 출력레벨(V1)을 디지털값으로 변환한다. 예를 들어, AD변환기(22)는, 샘플 클록이 하강함에 따라 변환부(50)의 출력레벨을 검출해도 된다. AD변환기(22)는 변환부(50)의 출력레벨을 검출한 후, 스위치(62)를 온 상태로 제어하여 콘덴서(60)를 방전시켜도 된다. 또한, 스위치(62)는, 제3 플립플롭(46)의 출력의 하강 엣지에 따라 오프 상태로 제어되어도 된다.
또한, 샘플 클록 생성부(84)는, 피측정 신호의 예를 들어, 3주기보다 큰 펄스폭을 갖는 샘플 클록을 생성해도 된다. 또한, 샘플 클록 생성부(84)는 피측정 신호의 임의의 개수의 사이클을 지정해도 된다. 이 경우, 샘플 클록 생성부(84)는 당해 개수의 펄스를 갖는 샘플 클록을 생성한다. 또한, 샘플 클록 생성부(84)가 생성하는 샘플 클록의 각 펄스는 등간격으로 배치되어도 되고, 부등간격으로 배치되어도 된다. 샘플 클록의 각 펄스의 간격은 변환부(50)의 출력이 제3 플립플롭(46)의 출력에 따라 변동하고 나서, 초기값으로 귀환될 때까지의 시간보다 큰 것이 바람직하다.
도 5는 조정용 클록 발생부(90)의 구성의 일례를 나타내는 도면이다. 또한, 본 예에 있어서 측정회로(12)는, 도 2에 나타낸 구성에 더해 분주기(88) 및 분주기(98)를 추가로 갖는다.
분주기(88)는 소정의 클록신호를 수취하고, 미리 정해진 분주비로 분주하여 출력한다. 예를 들어, 분주기(88)는 시험장치(100)의 시스템 클록을 수취해도 된다. 또한, 시험장치(100)는 분주기(88)에 공급하는 클록신호를 생성하는 클록 생성 장치를 추가로 구비해도 된다.
조정용 클록 발생부(90)는 분주기(88)가 출력하는 분주 클록을 수취한다. 조정용 클록 발생부(90)는 가변 클록 발생부(92), 클록 드라이버(94) 및 클록 드라이버(96)를 갖는다.
가변 클록 발생부(92)는, 분주기(88)가 출력하는 분주 클록에 기초하여 임의의 주파수의 클록신호를 생성한다. 예를 들어, 가변 클록 발생부(92)는 PLL회로, 프랙셔널(fractional) PLL회로, 주파수 체배(遞倍)회로 등을 이용해, 임의의 주파수의 클록신호를 생성해도 된다.
클록 드라이버(94)는, 가변 클록 발생부(92)가 출력하는 클록신호를 조정용 클록신호로서 전환부(24)에 공급한다. 채널별 회로(20)가 n개 마련되어 있는 경우, 클록 드라이버(94)는 n개의 전환부(24)에 조정용 클록신호를 공급한다.
클록 드라이버(94)는, 가변 클록 발생부(92)가 생성한 클록신호를 샘플 클록 생성부(84)에 공급한다. 또한, 분주기(98)는, 분주기(88)가 출력하는 분주 클록을 추가로 분주하고, 샘플 클록 생성부(84)에 공급한다.
샘플 클록 생성부(84)는, 분주기(98)로부터 수취한 클록신호, 또는 클록 드라이버(96)로부터 수취한 클록신호 중 하나에 기초하여 샘플 클록을 생성한다. 샘플 클록 생성부(84)는, 제1 플립플롭(42) 및 AD변환기(22)에 동일 샘플 클록을 공급해도 된다. 또한, 채널별 회로(20)가 n개 마련되어 있는 경우, 샘플 클록 생성부(84)는 n개의 제1 플립플롭(42) 및 AD변환기(22)에 샘플 클록을 공급한다.
이와 같이 구성함으로써, 원하는 주기의 조정용 클록신호 및 샘플 클록을 생성할 수 있다.
도 6은 조정부(86)의 동작의 일례를 나타내는 도면이다. 우선, 조정부(86)는, 조정용 클록 발생부(90)에, 주기가 기지(旣知)의 조정용 클록신호를 출력시킨다. 예를 들어, 조정부(86)는, 주기가 T1, T2, T3, T4인 조정용 클록신호를 순차적으로 출력시킨다. 조정용 클록신호는 지터가 충분히 작은 신호인 것이 바람직하다.
다음에, 조정부(86)는 각각의 조정용 클록신호에 대해 AD변환기(22)가 출력하는 디지털 전압값을 검출한다. 본 예에서는, 주기가 T1, T2, T3, T4인 조정용 클록신호에 대해, AD변환기(22)가 디지털 전압값 V1, V2, V3, V4를 출력한다.
조정부(86)는 각각의 디지털 전압값(V1, V2, V3, V4)과, 각각의 주기(T1, T2, T3, T4)의 디지털값을 대응시킨다. 당해 디지털값이 각각의 디지털 전압값에 대해 산출해야 하는 디지털 펄스폭의 값이 된다.
조정부(86)는, 디지털 전압값과 디지털 펄스폭을 상기 서술한 바와 같이 대응되어진 테이블을 생성해도 된다. 조정부(86)는, 당해 테이블을 참조하여, 피측정 신호에 대해 출력되는 디지털 전압값을 디지털 펄스폭으로 변환해도 된다.
조정부(86)는, 도6에 나타내는 바와 같이, 실측한 디지털 전압값(V1, V2, V3, V4) 간에 있어서의 디지털 전압값과 디지털 펄스폭의 대응 관계를 성형 보간하여 구해도 된다. 예를 들어, 조정부(86)는 조정용 클록의 주기를 구분한 각 구간(T1~T2, T2~T3, T3~T4)에 대해, 디지털 전압값을 디지털 펄스폭으로 변환하는 1차식을 산출해도 된다. 당해 1차식은, 각 구간의 양단에서의 디지털 전압값 및 디지털 펄스폭에 기초하여, 용이하게 산출할 수 있다.
조정부(86)는 당해 1차식의 계수 및 상수를 산출하여 격납해도 된다. 또한, 조정부(86)는 조정용 클록의 주기를 구분한 구간별로, 대응하는 1차식의 계수 및 상수를 산출하여 격납해도 된다. 펄스폭 산출부(82)는, 조정부(86)가 산출한 1차식을 이용해 디지털 전압값을 디지털 펄스폭으로 변환한다.
이상, 본 발명의 일 측면을 실시 형태를 이용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 가할 수 있다. 이와 같은 변형 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있음이 청구의 범위의 기재로부터 분명하다.
상기 설명으로부터 분명한 바와 같이, 본 발명의 일실시형태에 의하면, 측정 채널별 측정 불균일을 보상할 수 있다. 또한, 데이터 처리부(80)로서 FPGA를 이용함으로써 다른 회로가 마련되는 기판의 설계를 용이하게 행할 수 있다.

Claims (9)

  1. 피시험 디바이스를 시험하는 시험장치로서,
    상기 피시험 디바이스에 대해 시험신호를 공급하는 신호 공급부와,
    상기 시험신호에 따라 상기 피시험 디바이스로부터 출력되는 출력신호를 피측정 신호로서 입력하는 입력부와,
    상기 피측정 신호를 샘플링하는 타이밍을 지정하는 샘플 클록에 따라, 상기 피측정 신호의 1주기에 대응하는 펄스폭을 갖는 주기 펄스를 생성하는 주기 펄스 생성부와,
    상기 주기 펄스의 폭에 대응하는 전압을 출력하는 변환부와,
    상기 전압을 디지털 전압값으로 변환하는 AD변환기와,
    상기 디지털 전압값으로부터 상기 주기 펄스의 펄스폭을 나타내는 디지털 펄스폭을 산출하는 펄스폭 산출부와,
    상기 디지털 전압값으로부터 상기 디지털 펄스폭으로 변환하는 변환 파라미터를 조정하는 조정부
    를 구비하는 시험장치.
  2. 제1항에 있어서,
    서로 주기가 상이한 복수의 조정용 클록을 출력하는 조정용 클록 발생부와,
    상기 출력신호 대신, 상기 복수의 조정용 클록을 상기 입력부에 입력하는 전 환부
    를 추가로 구비하고,
    상기 조정부는, 상기 복수의 조정용 클록에 대해 상기 조정용 클록을 상기 입력부에 입력한 결과, 측정된 상기 디지털 전압값이, 상기 조정용 클록의 1주기에 대응하는 상기 디지털 펄스폭으로 변환되도록 상기 변환 파라미터를 설정하는
    시험장치.
  3. 제2항에 있어서,
    상기 펄스폭 산출부는, 상기 디지털 전압값의 1차식을 산출한 결과를 상기 디지털 펄스폭으로서 출력하고,
    상기 조정부는, 상기 복수의 조정용 클록 각각에 대응하여 측정된 상기 디지털 전압값과, 상기 복수의 조정용 클록의 각 주기에 기초하여 상기 1차식의 계수 및 상수를 결정하고, 상기 변환 파라미터로서 설정하는
    시험장치.
  4. 제3항에 있어서,
    상기 펄스폭 산출부는, 상기 피측정 신호의 주기를 구분한 각 구간에 대해 상기 디지털 전압값을 상기 디지털 펄스폭으로 변환하는 상기 1차식의 계수 및 상수를 격납하고,
    상기 조정부는, 각 구간에 대해 2 이상의 상기 조정용 클록 각각에 대응하여 측정된 상기 디지털 전압값과, 2 이상의 상기 조정용 클록의 각 주기에 기초하여 당해 구간에서의 상기 1차식의 계수 및 상수를 결정하고, 상기 변환 파라미터로서 설정하는
    시험장치.
  5. 제2항에 있어서, 상기 펄스폭 산출부가 출력한 디지털 펄스폭의 최대값 및 최소값을 구하는 연산부를 추가로 구비하는 시험장치.
  6. 제5항에 있어서, 상기 연산부는, 상기 펄스폭 산출부가 출력한 디지털 펄스폭의 평균값을 추가로 구하는 시험장치.
  7. 제1항에 있어서,
    상기 주기 펄스 생성부는, 종속 접속된 제1 플립플롭, 제2 플립플롭 및 제3 플립플롭을 가지며,
    상기 제1 플립플롭은, 소정의 논리값을 데이터 입력으로서 수취하고, 상기 샘플 클록에 따라 데이터 입력을 취입해 출력하고, 상기 제3 플립플롭의 출력신호에 따라 출력을 리셋하고,
    상기 제2 플립플롭은, 상기 제1 플립플롭의 출력신호를 데이터 입력으로서 수취하고, 상기 피측정 신호에 따라 데이터 입력을 취입해 출력하고, 상기 제3 플립플롭의 출력신호에 따라 출력을 리셋하고,
    상기 제3 플립플롭은, 상기 제2 플립플롭의 출력신호를 데이터 입력으로서 수취하고, 상기 피측정 신호에 따라 데이터 입력을 취입해 상기 주기 펄스로서 출력하는
    시험장치.
  8. 제2항에 있어서,
    당해 시험장치는,
    상기 피시험 디바이스의 복수의 출력 단자로부터 출력되는 복수의 상기 출력신호 각각에 대응하여, 복수의 상기 입력부, 복수의 상기 주기 펄스 생성부, 복수의 상기 변환부, 복수의 상기 AD변환기 및 복수의 상기 전환부를 구비하고,
    상기 펄스폭 산출부, 상기 조정용 클록 발생부 및 상기 조정부는, 상기 복수의 출력신호에 공통하는 공통 회로로서 마련되는 시험장치.
  9. 피시험 디바이스를 시험하는 시험장치의 데스크탑 내에 탑재되는 시험모듈로서,
    상기 데스크탑 상에 재치된 마더보드를 통해, 상기 피시험 디바이스로부터 출력되는 출력신호를 피측정 신호로서 입력하는 입력부와,
    상기 피측정 신호를 샘플링하는 타이밍을 지정하는 샘플 클록에 따라 상기 피측정 신호의 1주기에 대응하는 펄스폭을 갖는 주기 펄스를 생성하는 주기 펄스 생성부와,
    상기 주기 펄스의 폭에 대응하는 전압을 출력하는 변환부와,
    상기 전압을 디지털 전압값으로 변환하는 AD변환기와,
    상기 디지털 전압값으로부터 상기 주기 펄스의 펄스폭을 나타내는 디지털 펄스폭을 산출하는 펄스폭 산출부와,
    상기 디지털 전압값으로부터 상기 디지털 펄스폭으로 변환하는 변환 파라미터를 조정하는 조정부
    를 구비하는 시험모듈.
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