CN111786768B - 一种多通道并行测试校准方法 - Google Patents

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Abstract

本发明公开了一种多通道并行测试校准方法，步骤包括信号分配和系统校准，所述信号分配包括信号分配及校准子卡选择高稳定度、低相噪恒温晶振作为时钟源，产生系统所需的100MHz参考时钟，经过高品质时钟驱动器分配输出；经分配而来的工作时钟，经过时钟驱动器至少输出20路送给测试模块；系统控制模块将控制命令与参考时钟同步后输出给信号分配子卡，由信号分配子卡驱动20路分别送给各测试模块；所述系统校准包括统控制板及背板校准；模块时钟、触发信号校准；模块通道校准。本发明可以实现数字模块1Gbps数据速率，±100ps的通道间同步精度，实现多通道、高速率和高同步数字测试激励信号的产生。

Description

一种多通道并行测试校准方法
技术领域
本发明涉及集成电路综合测试技术，特别是一种多通道并行测试校准方法。
背景技术
集成电路综合测试仪从最初的单品种测试设备发展到混合电路测试设备，测试速率从数十兆发展到数千兆，模块通道数从几十通道发展到数千通道，通道间同步精度的要求越来越高。
研制的芯片综合测试仪数字通道需实现1Gbps数据速率、1024个通道、±100ps边沿定位精度的数字集成电路测试能力。要实现所有通道的高精度同步，难度很大。为满足高速率多通道数据的一致性和同步，满足多通道同步精度小于±100ps要求，需要进行通道间的精确校准，高精度的同步误差测量和补偿控制是必不可少的两个条件，可通过控制模块的数据传输、输出同步补偿控制、同步误差测量等功能来实现。
发明内容
针对现有技术中存在的问题，本发明提供了一种可以实现数字模块1Gbps数据速率，±100ps的通道间同步精度，实现多通道、高速率和高同步数字测试激励信号的产生，突破高精度通道延时测量技术和高精度误差补偿技术，提升国产集成电路综合测试仪数字测试技术的水平的多通道并行测试校准方法。
本发明的目的通过以下技术方案实现。
一种多通道并行测试校准方法，步骤包括信号分配和系统校准，所述信号分配包括信号分配及校准子卡选择高稳定度、低相噪恒温晶振作为时钟源，产生系统所需的100MHz参考时钟，经过高品质时钟驱动器分配输出；经分配而来的工作时钟，经过时钟驱动器至少输出20路送给测试模块；系统控制模块将控制命令与参考时钟同步后输出给信号分配子卡，由信号分配子卡驱动20路分别送给各测试模块；所述系统校准分为三部分：一是统控制板及背板校准；二是模块时钟、触发信号校准；三是模块通道校准。
所述经过高品质时钟驱动器分配输出具体为其中1路用于分频产生测试模块所需的工作时钟，1路送给系统控制模块，20路送给测试模块。
所述统控制板及背板校准，校准的信号包括系统时钟、校准信号、触发信号。
所述模块时钟、触发信号校准，时钟、触发等信号经过分配后，经板间连接器送到各模块，必定会带来延时误差，对不同组的时钟增加测试点，通过高采样率示波器对信号采集，得到不同信号间的延时误差，控制延时单元进行调整，实现同步校准。
所述模块通道校准，由模块内部自动完成，包括三个阶段：采集通路校准、发送通路校准和DIB延时校准。
设计将所有子卡驱动分配后的时钟信号都引至子卡测试板SMP连接器座，借助多通道示波器测量出通道间信号偏差，然后利用测试板FPGA控制延迟芯片对路径短延迟小的通道增加延迟，实现各通道延迟近似相同。
设计信号分配及校准子卡测试板，包含控制信号同步输出功能块，控制信号同步检测功能块、时钟信号输入测量功能块和时钟信号同步控制功能块，测试板上FPGA使用来自子卡的1路参考时钟将三类控制信号同步后输出，三类控制信号进入子卡经多通道分配驱动后，再次进入测试板的FPGA，所述FPGA通过检测逻辑可以判断20路控制信号的同步一致性是否满足指标要求，利用示波器可以测量进入子卡测试板的多通道时钟同步偏差，然后通过时钟信号控制器输入合适参数，调节延迟芯片NB6L295的延迟时间，实现时钟信号同步一致性要求。
相比于现有技术，本发明的优点在于：
1.实现了数字模块多通道并行测试校准的解决方案。
2.使用信号分配及校准技术，满足通道间的信号同步精度≤±100ps，实现综合测试仪信号分配后多通道的同步。
3.采用高精度延时控制芯片，借助芯片内延迟线技术，对每个通道进行延时校准控制。
4.产生系统控制模块各单元的工作时钟和高速参考时钟，实现系统工作时钟和高速参考时钟的多路驱动。
附图说明
图1为集成电路综合测试仪硬件平台组成；
图2为信号分配及校准子卡原理框图；
图3为系统参考时钟、触发信号校准原理框图；
图4为模块参考时钟、触发信号、校准信号校准原理框图；
图5为采集通路校准流程图；
图6为发送通路校准流程图；
图7为DIB延时校准流程图。
具体实施方式
下面结合说明书附图和具体的实施例，对本发明作详细描述。
本发明的技术方案是数字模块多通道并行测试校准的解决方案，专利主要包括使用信号分配及校准技术，实现众多信号的高精度和通道一致性。
如图1所示，综合测试仪的硬件平台主要有128通道1Gbps高速数字测试模块、
16位高精度模拟测试模块、电源模块、系统控制模块及背板组成，系统控制模块完成各测试单元的测试控制及测试指令、测试过程数据、测试结果等数据的交换，控制测试仪中的数字模块、模拟模块等测试单元提供被测电路所需的测试资源。数字测试模块产生被测件的激励信号，同时检测被测件的输出信号，判定测试结果。模拟测试模块产生被测件所需的模拟信号。电源模块提供多路可灵活设置的大功率电源。背板实现各模块间的互联。
如图2所示，信号分配功能单元为测试仪内部各数字测试模块提供工作时钟和高速收发参考时钟，驱动和转发来自系统控制模块的启动、触发和延时校准等控制信号，并提供信号同步、延时校准所需的各种资源，信号分配及校准子卡包含高速收发参考时钟产生和多路驱动，工作时钟产生和多路驱动，启动、触发和延时校准等3类控制信号的多路驱动。参考时钟由一颗超低相噪恒温晶振OCXO10060HP_16产生，OCXO10060HP系列是超低相噪恒温晶振，频率稳定度高达50ppb，具有-162dBc@1KHz的超低相噪，12V供电输出功率可达+16dBm，广泛应用于无线通讯、微波通讯、数据通信和仪器仪表等领域。晶振OCXO10060HP产生的时钟信号经无源功分器进入2颗有源时钟驱动芯片ADCLK954输出24路100MHz时钟，其中20路输出给测试模块，1路输出给系统控制模块，2路用于测试校准，1路用于分频产生测试模块所需的工作时钟；工作时钟由参考时钟经过一颗有源分频芯片CDCM1802进行8分频产生，进入一颗时钟驱动芯片SY89825U输出22路12.5MHz时钟，其中20路输出给测试模块，2路用于测试校准；控制信号由系统控制模块输入到分配子卡，控制信号在系统控制模块上已经与参考时钟同步，因此分配子卡将控制信号直接输入一颗驱动芯片SY89825U输出22路控制信号，其中20路输出给测试模块，2路用于测试校准。ADCLK954是ADI公司一款12路输出的时钟驱动器，具有28fs的超低累加抖动，通道间Skew偏差最大25ps，芯片之间Skew偏差最大45ps，确保通道间时钟同步精度Skew在±30ps以内。
图3—图7是测试仪校准的流程，整个系统校准分为3部分：系统控制板及背板校准、模块时钟、触发等信号校准、模块通道校准。为保证到达各个模块的时钟、控制信号相位一致性，在系统背板增加测试点，通过高采样的示波器对时钟进行采集，得到输出时钟、控制信号间的延时误差，通过控制延时单元调整信号的相位，实现时钟、信号的同步校准。模块通道校准则是由模块内部自动完成，通道校准开始后，按采集通路、发射通路和DIB板来进行校准。先在采集通路中任选两个通道，发送校准信号并启动采集，以通道N为基准，记录两通道间采集延时误差，基准通道N不变，选择其它通道记录通道间采集延时误差，按照采集到的延时误差，转换为采集通道的校准参数并存储；在发送通路中任选两个通道，发送阶跃信号并启动采集，以通道N为基准，记录两通道间信号上升沿的延时误差，基准通道N不变，选择其它通道记录通道间采集延时误差，结合之前采集通路的校准参数，得到发送通路的校准参数并存储；最后将DIB板的信号输出端悬空，任意选取两个通道，通道发送脉冲信号并启动采集，以通道N为基准，记录两通道间采集到的脉冲信号宽度，基准通道N不变，选择其它通道，按照采集到的脉冲信号宽度，根据时域发射原理转换为通道间的延时误差，得到校准参数并存储。
系统校准方案
整个系统校准分为三部分，分别是系统控制模块及背部校准(采用仪器校准)、模块时钟、触发等信号校准(采用仪器校准)和模块通道校准(自校准)。
1)系统控制模块及背板校准(采用仪器校准)
系统控制模块及背板校准需要校准的信号有：系统时钟、校准信号、触发信号等，以时钟信号的校准为例说明，原理框图如图3所示。
系统的工作时钟由系统背板产生，按照同步输出的要求输出到各个数字测试模块，数字测试模块内部将时钟分配给各个通道。为了保证到达各个模块的时钟相位的一致性，需要在系统背板上增加时钟校准电路，如图3所示。在时钟分配电路后端增加时钟延时单元，用以调整时钟的相位。系统参考时钟送到模块的同时，在系统背板增加一个测试点，可以通过高采样率的示波器(逻辑分析仪)对时钟进行采集，得到16个输出时钟之间的延时误差，然后控制延时单元进行调整，实现时钟的同步校准。
校准信号、触发信号等的校准与时钟校准类似。
2)模块时钟、触发等信号校准(采用仪器校准)
数字测试模和模拟测试模块均采用分组方式进行控制，模块内部不同组之间存在时钟、触发等信号的分配，分配后的信号必定存在延时误差。同时由于背板的信号经过板间连接器送到各个模块后也会带来延时误差，故需要在测试模块上对时钟、触发、校准信号进行校准。校准的办法跟背板校准类似，在模块上对不同组的时钟(触发、启动等信号)增加测试点，通过高采样的示波器对信号进行采集，得到不同组信号之间的延时误差，然后控制延时单元进行调整，实现同步校准。原理框图如图4所示。
3)模块通道校准(自校准)
模块通道校准由模块内部自动完成，其主要包含了三个阶段，分别为：采集通路校准、发送通路校准、DIB延时校准。
a)采集通路校准
采集通路校准流程如图5所示。
b)发送通路校准
发送通路校准流程如图6所示。
c)DIB延时校准
DIB板把测试仪与被测件连接起来，实现测试信号在两者之间的传递，DIB延时校准流程如图7所示。

Claims (7)

1.一种多通道并行测试校准方法，其特征在于步骤包括信号分配和系统校准，所述信号分配包括信号分配及校准子卡选择高稳定度、低相噪恒温晶振作为时钟源，产生系统所需的100MHz参考时钟，经过高品质时钟驱动器分配输出；经分配而来的工作时钟，经过时钟驱动器至少输出20路送给测试模块；系统控制模块将控制命令与参考时钟同步后输出给信号分配子卡，由信号分配子卡驱动20路分别送给各测试模块；所述系统校准分为三部分：一是统控制板及背板校准；二是模块时钟、触发信号校准；三是模块通道校准。
2.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于所述经过高品质时钟驱动器分配输出具体为其中1路用于分频产生测试模块所需的工作时钟，1路送给系统控制模块，20路送给测试模块。
3.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于所述统控制板及背板校准，校准的信号包括系统时钟、校准信号、触发信号。
4.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于所述模块时钟、触发信号校准，时钟、触发信号经过分配后，经板间连接器送到各模块，必定会带来延时误差，对不同组的时钟增加测试点，通过高采样率示波器对信号采集，得到不同信号间的延时误差，控制延时单元进行调整，实现同步校准。
5.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于所述模块通道校准，由模块内部自动完成，包括三个阶段：采集通路校准、发送通路校准和DIB延时校准。
6.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于设计将所有子卡驱动分配后的时钟信号都引至子卡测试板SMP连接器座，借助多通道示波器测量出通道间信号偏差，然后利用测试板FPGA控制延迟芯片对路径短延迟小的通道增加延迟，实现各通道延迟近似相同。
7.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于设计信号分配及校准子卡测试板，包含控制信号同步输出功能块，控制信号同步检测功能块、时钟信号输入测量功能块和时钟信号同步控制功能块，测试板上FPGA使用来自子卡的1路参考时钟将三类控制信号同步后输出，三类控制信号进入子卡经多通道分配驱动后，再次进入测试板的FPGA，所述FPGA通过检测逻辑可以判断20路控制信号的同步一致性是否满足指标要求，利用示波器可以测量进入子卡测试板的多通道时钟同步偏差，然后通过时钟信号控制器输入合适参数，调节延迟芯片NB6L295的延迟时间，实现时钟信号同步一致性要求。
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