CN115208320B - 一种具有占空比校准和快速起振的晶体振荡器电路 - Google Patents
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Abstract
本发明公开了一种具有占空比校准和快速起振的晶体振荡器电路，包括晶振与快速启动模块、占空比监测模块、占空比可调型输出缓冲器模块；所述晶振与快速启动模块的输出XOUT和占空比可调型输出缓冲器模块中的电容C1连接，晶振与快速启动模块的节点XIN和XOUT分别接片外石英晶体XTAL；所述占空比监测模块的输出电压VBIAS和占空比可调型输出缓冲器模块中的P型晶体管MP2的栅极、N型晶体管NM2的栅极连接；所述占空比可调型输出缓冲器模块的输出VOUT为此晶体振荡器电路的最终输出时钟；本发明解决了传统晶振电路起振时间慢的问题，广泛应用于各类晶振电路中。易于低噪声设计。占空比校准方案可减小器件间失配的影响。
Description
技术领域
本发明涉及半导体集成电路，特别是一种具有占空比校准和快速起振的晶体振荡器电路。
背景技术
晶体振荡器利用石英晶体的压电效应和高品质因数，可提供低相位噪声、高频率精度的时钟信号，在军工、通信、导航、制导等系统中有着广泛应用，已经成为电子系统中不可缺少的核心电路。石英晶体的高品质因数非常有利于产生低相位噪声时钟，但晶体振荡器的起振时间却极大受到限制，通常起振时间在毫秒级。然而，越来越多的应用需要时钟能够快速在休眠和正常工作模式之间不断切换，在此过程中晶振的起振时间决定了休眠和正常工作模式之间切换的速度，此时晶振电路毫秒级别的起振时间会影响系统模式之间切换时间和启动时间。虽然已有快速起振的晶振电路设计，可将起振时间压缩到百微秒左右，但均需要内置额外的振荡器，易受工艺角影响，内置振荡器频率漂移严重，从而恶化起振效果，而且仅能支持有限频率的片外晶体，当晶振频率变化时往往需要再次设计起振电路，这就导致了已有方法通用性较差，不利于移植。时钟信号主要指标，除起振时间外，相位噪声、占空比是另外两个重要设计指标，晶振电路由于片外晶体的高品质因数，通常具有很好的相位噪声，但占空比却较难控制，占空比极易随工艺角、温度、电源电压等变化而变化，对于占空比有要求的场景往往需要添加额外电路调节。随着电子系统的不断发展，越来越多的系统对时钟占空比提出严格需求，例如，在双沿采样系统中，时钟信号的占空比会影响后级数字电路的最大工作速度，在倍频电路中，需要严格的占空比控制，否则频率会发生漂移。虽然已有多种占空比调节电路，但是占空比极易受到工艺角变化、温度变化以及电压变化(PVTs)的影响，并且现有校准方案无法对占空比校准电路自身非理想因素进行抑制。综上，开发一种具有快速起振、占空比可调的晶体振荡器电路成为迫切要解决的问题。
传统晶体振荡器电路，包含片外晶体XTAL和GM单元。该电路不仅无法加速起振时间，而且占空比无法调节，并且易受工艺和温度变化影响，如何实现晶振电路的快速起振、如何实现晶振电路的占空比调节，并同时减小器件失配等非理想因素的影响，提高鲁棒性，是本领域技术人员亟待解决的技术问题。
中国专利CN110971192A公开了《一种快速起振的晶体振荡器电路》（申请号：201911313758.X）中所提出的快速起振技术方案，该方案主要缺点有：a.需要额外环型振荡器，环形振荡器频率受工艺和温度影响明显，并且难以支持多种频率的外置石英晶体，进而影响起振时间; b. 缺乏占空比调节功能；c. 起振电路逻辑控制时序复杂。此外中国专利CN106067762A公开了《快速起振的晶体振荡器电路》（申请号：201610423553.7）也需要额外振荡器，所采用的RC32M振荡器依然容易受到工艺角和温度影响，同样也无法支持多种频率的外置晶体。
中国专利CN105743463A公开了《时钟占空比校准及倍频电路》（申请号：201610151078.2）中所提出的占空比校准方案，该方案主要缺点有：a. 本方案通过添加延迟链的方式进行占空比校准，各延迟链之间的失配引入的占空比失真无法解决； b.由于添加了延迟链，会大幅恶化相位噪声，不适用于低噪声场景。
中国专利CN112262530A公开了《参考时钟占空比校准电路》（申请号：201880094456.5）中所提出的占空比校准方案，该方案主要缺点有：a.通过调节电源电压调节占空比由于电压上的调节能力过强，往往精度较低；b.调节电源电压会导致输出时钟的幅值变化，不利于后级电路设计；c.占空比监测电路自身失配无法消除。
发明内容
针对现有技术中存在的问题，本发明提供了一种可将起振时间从毫秒级压缩至一百微秒左右；实现了占空比实时调节，并通过校准算法，能够校准掉工艺偏差和相关非理想因素，提高占空比校准精度。起振时间不受内置振荡器电路频率偏移的影响，并且可以支持任意振荡频率的晶体振荡器电路快速起振，具有结构简单、移植性高的优点。不仅可以实时校准占空比失真，而且可以复用占空比调节电路对器件等相关失配进行校准，从而提供占空比精准的时钟。思路直观，电路简单，易于实现的具有占空比校准和快速起振的晶体振荡器电路。
本发明的目的通过以下技术方案实现。
一种具有占空比校准和快速起振的晶体振荡器电路，包括晶振与快速启动模块、占空比监测模块、占空比可调型输出缓冲器模块；
所述晶振与快速启动模块的输出XOUT和占空比可调型输出缓冲器模块中的电容C1连接，晶振与快速启动模块的节点XIN和XOUT分别接片外石英晶体XTAL；
所述占空比监测模块的输出电压VBIAS和占空比可调型输出缓冲器模块中的P型晶体管MP2的栅极、N型晶体管NM2的栅极连接；
所述占空比可调型输出缓冲器模块的输出VOUT为此晶体振荡器电路的最终输出时钟；
所述晶振与快速启动模块包括P型晶体管MP1、MP8、MP9和MP10，N型晶体管MN1，数控可调电容阵列C2和C3，滤波电容C4，与门阵列AND<7:0>,峰值监测电路PKDET，比较器CMP1，偏置电流源IBIAS；
所述P型晶体管MP1和N型晶体管MN1以及反馈电阻R1构成晶振核心起振电路，MP1的栅极和MN1的栅极连接后与电阻R1连接，节点为XIN，MP1的漏极和MN1的漏极连接后与电阻R1的另一端连接，节点为XOUT，同时节点XIN和XOUT分别接数控可调电容C2和C3的上极板，此外节点XIN接峰值监测电路PKDET的输入，PKDET的输出为PKDET_OUT，接比较器CMP1的正级输入，比较器的负级输入接参考电压VREF，比较器CMP1的输出节点命名为BYPASS，分别接与门阵列AND<7:0>和P型晶体管MP8的栅极，P型晶体管MP8的源极接电源AVDD，漏极接晶体管MP9的漏极后接滤波电容C4，P型晶体管MP9除上述连接外，其源极接电源AVDD，其栅极与P型晶体管MP10的栅极连接。MP10的源极接电源，其栅极和漏极连接后与偏置电流源IBIAS连接构成电流源偏置。
当晶振电路未起振时，XIN和XOUT振幅很小，此时PKDET监测XIN的振幅，当XIN的振幅未达到所设计值时比较器的输出为零，此时首先将偏置电流源MP9短路，由限流模式进入限压模式，可为MP1和MN1构成的GM单元提供尽可能大的电流，将晶振电路负载电容C2和C3减到最小，减小起振所需要消耗的能量，以进一步加速起振，XIN的振幅通过调节比较器CMP1的VREF电压可配，当振幅达到所需要值时比较器CMP1输出为高电平，MP9正常工作，GM单元进入限流模式，同时C2和C3调节到所设计电容值，此时电路进入正常工作模式。
占空比监测模块包括P型晶体管MP7、MP11、MP12、MP13，N型晶体管MN5、MN6，反相器INV1和INV2，可变电容C4、C5，比较器CMP2，数字控制算法逻辑电路DIG，分频器电路DIV，数字模拟转换器电路DAC，电流源IP1和IP2，二分频电路DIV2，双路选择器MUX；
所述节点CLK1分为两路，一路经二分频DIV2后和MUX连接，另一路直接和MUX连接，MUX由节点CAL_EN控制，MUX输出与反相器INV1和INV2串联，其输出节点分别为SWB和SW，节点SW与MP11的栅极以及MP13的栅极连接，节点SWB与MP7的栅极和MP12的栅极连接，电流源IP1与晶体管MP7和MP11的源极连接，MP11的漏极接MN5的漏极和可变电容C4的上极板，MP12的漏极接MN6的漏极和可变电容C5的上极板，MP7的漏极接地，MP13的漏极接地，MN5的源极接可变电容C4的下极板并接地，MN6的源极接可变电容C5的下极板并接地，MN5和MN6的栅极均接节点RESET。SW同时作为分频器电路DIV的输入，DIV的输出作为DIG电路的时钟CLK，DIG电路的输出VO1接节点RESET，DIG输出VO2接节点DUTY_CTRL<4:0>后接DAC电路的输入，DAC电路的输出接节点VBIAS。
在器件非理想因素校准阶段：将晶振输出时钟信号CLK1由二分频DIV2提供准确的50%占空比的时钟，用于后续电路的校准，MP11和MP12交替为C4和C5电容充电，比较器CMP2比较C4和C5电压差，通过调节C4和C5的电容值，以补偿器件之间失配、时钟馈通非理想因素，当CMP2检测到C4和C5上电压值相等时，则器件非理想因素校准结束，在比较C4和C5电压是否相等的过程中，由多个周期MP11和MP12对C4和C5电容充电并取平均的方式判断，器件校准结束后进入晶振电路时钟占空比校准阶段：将CLK1不经过DIV2直接由MUX输出产生SW和SWB，此时C4和C5两端电压值则代表占空比比50%大或小，数字控制逻辑DIG输出Duty_CTRL<4:0>控制字控制DAC电路，DAC电路VBIAS电压，从而调节输出时钟的占空比，C4和C5每比较完成之后由DIG控制RESET信号，通过MN5和MN6对C4和C5电容放电。
占空比可调型输出缓冲器模块包括P型晶体管MP2、MP3、MP4，N型晶体管MN2、MN3、MN4，电阻R2，电容C1；
所述晶体管MP2和MN2构成反相器，其中MP2栅极和MN2的栅极连接后与电容C1一端极板连接，电阻R2跨接在晶体管MP2和MN2的栅极和漏极之间。晶体管MP3和MN3构成反相器，晶体管MP4和MN4构成反相器，MP3漏极、MN3漏极与MP4的栅极和MN4的栅极连接，MP4的漏极与MN4的漏极连接后作为晶振电路输出VOUT，MP3的栅极与MN3的栅极连接，节点命名为CLK1。
相比于现有技术，本发明的优点在于：本发明基于峰值监测并搭配可变电流镜和可变电容实现振荡器的快速起振，可将起振时间从毫秒级压缩至一百微秒左右；基于时钟高低电平对不同电容的充放电，实现了占空比实时调节，并通过校准算法，能够校准掉工艺偏差和相关非理想因素，提高占空比校准精度。本发明晶体振荡器电路结构的提出使得晶振快速起振方案中无需额外内置振荡器电路，起振时间不受内置振荡器电路频率偏移的影响，并且可以支持任意振荡频率的晶体振荡器电路快速起振，具有结构简单、移植性高的优点。此外占空比调节电路不仅可以实时校准占空比失真，而且可以复用占空比调节电路对器件等相关失配进行校准，从而提供占空比精准的时钟。本方法思路直观，电路简单，易于实现。本发明解决了传统晶振电路起振时间慢的问题，可广泛应用于各类晶振电路中。快速起振方案无需内置额外振荡器，并且可以支持不同频率的外置石英晶体。晶体振荡器电路具有占空比校准的特点，且易于低噪声设计。占空比校准方案可以减小器件间失配的影响。不添加延迟链，易于低相位噪声设计。
附图说明
图1为本发明晶体振荡器电路结构图。
具体实施方式
下面结合说明书附图和具体的实施例，对本发明作详细描述。
如图1所示，一种具有占空比校准和快速起振的晶体振荡器电路包括：晶振与快速启动模块、占空比监测模块、占空比可调型输出缓冲器模块。
各模块之间的连接关系为：
晶振与快速启动模块的输出XOUT和占空比可调型输出缓冲器中的电容C1连接，晶振与快速启动模块的节点XIN和XOUT分别接片外石英晶体XTAL；
占空比监测模块的输出电压VBIAS和占空比可调型输出缓冲器模块中的P型晶体管MP2的栅极、N型晶体管NM2的栅极连接；
所述占空比可调型输出缓冲器模块的输出VOUT为此晶体振荡器电路的最终输出时钟；
各自模块内部连接关系为：
晶振与快速启动模块包括P型晶体管MP1、MP8、MP9和MP10，N型晶体管MN1，数控可调电容阵列C2和C3，滤波电容C4，与门阵列AND<7:0>,峰值监测电路PKDET，比较器CMP1，偏置电流源IBIAS；其中，P型晶体管MP1和N型晶体管MN1以及反馈电阻R1构成晶振核心起振电路，MP1的栅极和MN1的栅极连接后与电阻R1连接，节点为XIN，MP1的漏极和MN1的漏极连接后与电阻R1的另一端连接，节点为XOUT，同时节点XIN和XOUT分别接数控可调电容C2和C3的上极板，此外节点XIN接峰值监测电路PKDET的输入，PKDET的输出为PKDET_OUT接比较器CMP1的正级输入，比较器的负级输入接参考电压VREF，比较器CMP1的输出节点命名为BYPASS，分别接与门阵列AND<7:0>和P型晶体管MP8的栅极，P型晶体管MP8的源极接电源AVDD，漏极接晶体管MP9的漏极后接滤波电容C4，P型晶体管MP9除上述连接外，其源极接电源AVDD，其栅极与P型晶体管MP10的栅极连接，MP10的源极接电源，其栅极和漏极连接后与偏置电流源IBIAS连接构成电流源偏置。
当晶振电路未起振时，XIN和XOUT振幅很小，此时PKDET监测XIN的振幅，当XIN的振幅未达到所设计值时比较器的输出为零。此时首先将偏置电流源MP9短路，由限流模式进入限压模式，可为MP1和MN1构成的GM单元提供尽可能大的电流，此外，将晶振电路负载电容C2和C3减到最小，减小起振所需要消耗的能量，以进一步加速起振。XIN的振幅可通过调节比较器CMP1的VREF电压可配，当振幅达到所需要值时比较器CMP1输出为高电平，MP9正常工作，GM单元进入限流模式，同时C2和C3调节到所设计电容值，此时电路进入正常工作模式。
占空比监测模块包括P型晶体管MP7、MP11、MP12、MP13，N型晶体管MN5、MN6，反相器INV1和INV2，可变电容C4、C5，比较器CMP2，数字控制算法逻辑电路DIG，分频器电路DIV，数字模拟转换器电路DAC，电流源IP1和IP2；其中，节点CLK1分为两路，一路经二分频DIV2后和MUX连接，另一路直接和MUX连接，MUX由节点CAL_EN控制，MUX输出与反相器INV1和INV2串联，其输出节点分别为SWB和SW，节点SW与MP11的栅极以及MP13的栅极连接，节点SWB与MP7的栅极和MP12的栅极连接，除上述连接外，电流源IP1与晶体管MP7和MP11的源极连接，MP11的漏极接MN5的漏极和可变电容C4的上极板，MP12的漏极接MN6的漏极和可变电容C5的上极板，MP7的漏极接地，MP13的漏极接地，MN5的源极接可变电容C4的下极板并接地，MN6的源极接可变电容C5的下极板并接地，MN5和MN6的栅极均接节点RESET，SW同时作为分频器电路DIV的输入，DIV的输出作为DIG电路的时钟CLK，DIG电路的输出VO1接节点RESET，DIG输出VO2接节点DUTY_CTRL<4:0>后接DAC电路的输入，DAC电路的输出接节点VBIAS。
在器件失配等非理想因素校准阶段：将晶振输出时钟信号CLK1由二分频DIV2提供准确的50%占空比的时钟，用于后续电路的校准，MP11和MP12交替为C4和C5电容充电，比较器CMP2比较C4和C5电压差，通过调节C4和C5的电容值，以补偿器件之间失配，时钟馈通等非理想因素，当CMP2检测到C4和C5上电压值相等时，则器件非理想因素校准结束。由于额外添加了DIV模块，在比较C4和C5电压是否相等的过程中，可由多个周期MP11和MP12对C4和C5电容充电并取平均的方式判断，通过多次取平均的方法，进一步提高了非理想因素的校准精度。器件校准结束后就进入晶振电路时钟占空比校准阶段：将CLK1不经过DIV2直接由MUX输出产生SW和SWB，此时C4和C5两端电压值则代表占空比比50%大或小，数字控制逻辑DIG输出Duty_CTRL<4:0>控制字控制DAC电路，DAC电路VBIAS电压，从而调节输出时钟的占空比。C4和C5每比较完成之后由DIG控制RESET信号，通过MN5和MN6对C4和C5电容放电。
占空比可调型输出缓冲器模块包括P型晶体管MP2、MP3、MP4，N型晶体管MN2、MN3、MN4，电阻R2，电容C1；其中，晶体管MP2和MN2构成反相器，其中MP2栅极和MN2的栅极连接后与电容C1一端极板连接，电阻R2跨接在晶体管MP2和MN2的栅极和漏极之间，晶体管MP3和MN3构成反相器，晶体管MP4和MN4构成反相器，MP3漏极、MN3漏极与MP4的栅极和MN4的栅极连接，MP4的漏极与MN4的漏极连接后作为晶振电路输出VOUT，MP3的栅极与MN3的栅极连接，节点命名为CLK1。
通过调节VBIAS电压，调节自偏置缓冲器（MP2、MN2、R2）的阈值，从而实现了占空比调节的功能。
本发明的工作原理如下：
晶体振荡器电路受片外晶体XTAL高品质因数影响，其起振时间往往在毫秒量级，本发明在上电时刻，通过峰值监测电路PKDET将XIN的振幅转换成电压信号PKDET_OUT，和预设的参考电压VREF比较，由于此时XIN和XOUT没有振幅，比较器输出为零，将晶振电路的电流源偏置通过晶体管MP9短接，此时MP1和MP2构成的Gm单元直接挂在电源AVDD下，进入限压模式，可提供比晶振电路正常工作时候更大的Gm，通过增加电流、增加Gm的方式加速电路起振。此外，数控可变负载电容C2和C3由AND<7:0>控制，当XIN没有振幅时AND<7:0>输出为零，将可变电容C2和C3电容值设为最小值，不仅进一步加速起振而且能够减小起振过程中的功耗，电路设计过程中需尽量减小节点XIN和节点XOUT的寄生电容。VREF参考电压值通过寄存器可调，当XIN和XOUT振幅达到所设计目标值时比较器CMP1输出反转，关闭晶体管MP8，同时AND<7:0>将电容控制信号CAP_SEL<7:0>送给电容C2和C3，晶体振荡器电路进入限流模式。
XOUT通过电容C1耦合给到由MP2、MN2和R2构成的自偏置缓冲器，通过调节自偏置缓冲器的输入栅极电压实现占空比调节功能，但传统做法往往无法处理器件失配引入的误差。本发明所提出的方案首先双路选择器MUX选择自偏置缓冲器输出CLK1经过二分频DIV2后的信号送给INV1和INV2，产生SWB和SW信号，此时的SW和SWB为标准50%占空比的时钟信号，SW和SWB控制MP11和MP12交替打开，分别给电容C4和C5以电流IP1和IP2充电，电容C4和C5的电压值由比较器CMP2比较后输出给数字控制逻辑DIG电路，DIG电路为数字算法逻辑，此时如果所有器件均为理想器件，则C4和C5电压值相等，但由于器件之间存在失配，C4和C5之间会存在电压差，此时数字算法每2*N个时钟周期后根据比较器CMP2的输出值调节C4和C5电容值，直到C4和C5上电压值相等时，器件失配校准完毕，记录此时C4和C5数子控制信号值，并由MN5和MN6将C4和C5上的电荷放掉。然后进入晶振时钟校准模式，MUX直接将CLK1信号送给INV1和INV2，根据比较器CMP2的输出值可以判断此时占空比比50%大还是小，数字控制算法逻辑DIG控制DAC电路，DAC电路调节自偏置缓冲器的栅极电压VBIAS，从而实现了晶振电路的占空比校准。
由上述描述可知，器件之间失配以及其他非理想因素均通过校准保存在可变电容C4和C5上，并通过C4和C5的电容值抵消各类非理想因素。另外，此占空比校准方法即可以上电一次校准完毕，也可以后台实时校准，灵活度高。
Claims (4)
1.一种具有占空比校准和快速起振的晶体振荡器电路，其特征在于：包括晶振与快速启动模块、占空比监测模块、占空比可调型输出缓冲器模块；
所述晶振与快速启动模块的输出XOUT和占空比可调型输出缓冲器模块中的电容C1连接，晶振与快速启动模块的节点XIN和XOUT分别接片外石英晶体XTAL；
所述占空比监测模块的输出电压VBIAS和占空比可调型输出缓冲器模块中的P型晶体管MP2的栅极、N型晶体管NM2的栅极连接；
所述占空比可调型输出缓冲器模块的输出VOUT为此晶体振荡器电路的最终输出时钟；
所述晶振与快速启动模块包括P型晶体管MP1、MP8、MP9和MP10，N型晶体管MN1，数控可调电容阵列C2和C3，滤波电容C4，与门阵列AND<7:0>,峰值监测电路PKDET，比较器CMP1，偏置电流源IBIAS；
所述P型晶体管MP1和N型晶体管MN1以及反馈电阻R1构成晶振核心起振电路，MP1的栅极和MN1的栅极连接后与电阻R1连接，节点为XIN，MP1的漏极和MN1的漏极连接后与电阻R1的另一端连接，节点为XOUT，同时节点XIN和XOUT分别接数控可调电容C2和C3的上极板，此外节点XIN接峰值监测电路PKDET的输入，PKDET的输出为PKDET_OUT，接比较器CMP1的正级输入，比较器的负级输入接参考电压VREF，比较器CMP1的输出节点命名为BYPASS，分别接与门阵列AND<7:0>和P型晶体管MP8的栅极，P型晶体管MP8的源极接电源AVDD，漏极接晶体管MP9的漏极后接滤波电容C4，P型晶体管MP9除上述连接外，其源极接电源AVDD，其栅极与P型晶体管MP10的栅极连接，MP10的源极接电源，其栅极和漏极连接后与偏置电流源IBIAS连接构成电流源偏置；
当晶振电路未起振时，XIN和XOUT振幅很小，此时PKDET监测XIN的振幅，当XIN的振幅未达到所设计值时比较器的输出为零，此时首先将偏置电流源MP9短路，由限流模式进入限压模式，可为MP1和MN1构成的GM单元提供尽可能大的电流，将晶振电路负载电容C2和C3减到最小，减小起振所需要消耗的能量，以进一步加速起振，XIN的振幅通过调节比较器CMP1的VREF电压可配，当振幅达到所需要值时比较器CMP1输出为高电平，MP9正常工作，GM单元进入限流模式，同时C2和C3调节到所设计电容值，此时电路进入正常工作模式。
2.根据权利要求1所述的一种具有占空比校准和快速起振的晶体振荡器电路，其特征在于，所述占空比监测模块包括P型晶体管MP7、MP11、MP12、MP13，N型晶体管MN5、MN6，反相器INV1和INV2，可变电容C4、C5，比较器CMP2，数字控制算法逻辑电路DIG，分频器电路DIV，数字模拟转换器电路DAC，电流源IP1和IP2，二分频电路DIV2，双路选择器MUX；
节点CLK1分为两路，一路经二分频DIV2后和MUX连接，另一路直接和MUX连接，MUX由节点CAL_EN控制，MUX输出与反相器INV1和INV2串联，其输出节点分别为SWB和SW，节点SW与MP11的栅极以及MP13的栅极连接，节点SWB与MP7的栅极和MP12的栅极连接，电流源IP1与晶体管MP7和MP11的源极连接，MP11的漏极接MN5的漏极和可变电容C4的上极板，MP12的漏极接MN6的漏极和可变电容C5的上极板，MP7的漏极接地，MP13的漏极接地，MN5的源极接可变电容C4的下极板并接地，MN6的源极接可变电容C5的下极板并接地，MN5和MN6的栅极均接节点RESET，SW同时作为分频器电路DIV的输入，DIV的输出作为DIG电路的时钟CLK，DIG电路的输出VO1接节点RESET，DIG输出VO2接节点DUTY_CTRL<4:0>后接DAC电路的输入，DAC电路的输出接节点VBIAS。
3.根据权利要求2所述的一种具有占空比校准和快速起振的晶体振荡器电路，其特征在于，在器件非理想因素校准阶段：将晶振输出时钟信号CLK1由二分频DIV2提供准确的50%占空比的时钟，用于后续电路的校准，MP11和MP12交替为C4和C5电容充电，比较器CMP2比较C4和C5电压差，通过调节C4和C5的电容值，以补偿器件之间失配、时钟馈通非理想因素，当CMP2检测到C4和C5上电压值相等时，则器件非理想因素校准结束，在比较C4和C5电压是否相等的过程中，由多个周期MP11和MP12对C4和C5电容充电并取平均的方式判断，器件校准结束后进入晶振电路时钟占空比校准阶段：将CLK1不经过DIV2直接由MUX输出产生SW和SWB，此时C4和C5两端电压值则代表占空比比50%大或小，数字控制逻辑DIG输出Duty_CTRL<4:0>控制字控制DAC电路，DAC电路VBIAS电压，从而调节输出时钟的占空比，C4和C5每比较完成之后由DIG控制RESET信号，通过MN5和MN6对C4和C5电容放电。
4.根据权利要求1所述的一种具有占空比校准和快速起振的晶体振荡器电路，其特征在于，所述占空比可调型输出缓冲器模块包括P型晶体管MP2、MP3、MP4，N型晶体管MN2、MN3、MN4，电阻R2，电容C1；
所述晶体管MP2和MN2构成反相器，其中MP2栅极和MN2的栅极连接后与电容C1一端极板连接，电阻R2跨接在晶体管MP2和MN2的栅极和漏极之间，晶体管MP3和MN3构成反相器，晶体管MP4和MN4构成反相器，MP3漏极、MN3漏极与MP4的栅极和MN4的栅极连接，MP4的漏极与MN4的漏极连接后作为晶振电路输出VOUT，MP3的栅极与MN3的栅极连接，节点命名为CLK1。
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