JP2009531995A - 集積化されたｐｌｌ濾波器に係る変動するチャージポンプ電流 - Google Patents

Abstract

位相同期ループに関するデュアルパスループ濾波器について記述される。チャージ電流を変更することは、付加的な雑音を発生し余計な電力を消費するかもしれない能動形回路を使用することなしに、濾波器が部分的に位相同期ＩＣ回路の中に集積されることを可能にする。低減された濾波器キャパシタンスは集積することが可能である。

Description

本特許出願は「ＰＰＬデュアルパスループ濾波器の実行のための方法」と題された、２００６年３月２８日に出願され、そしてこの譲受人に譲渡され、そしてそれによってこの中に参照文献によって完全に組み込まれている仮出願６０/７８７,０７８に対して優先権を主張する。

［分野］
本開示は一般的にエレクトロニクスに、そしてより特定的には位相ロックループ回路（phase lock loop circuit）に対するデュアルパスループ濾波器（dual path loop filter）の設計に関する。

［背景］
位相ロックループ（ＰＬＬ；phase lock loop）回路はよく知られており、そして種々の応用分野において周波数制御のために使用される。たとえば、それらは、周波数てい倍器(frequency multiplier)、復調器、トラッキング発生器、あるいはクロック回復器として構成されることが可能である。典型的なＰＬＬ回路は、位相コンパレータあるいはＰＬＬ回路内のチャージポンプ（charge pump）によって発生されるスプール（spur）のような高周波成分を濾波するためのループ濾波器（loop filter）を有する。典型的なループ濾波器はスプールのような何れかの望ましくない信号を濾波するために、コンデンサおよび抵抗等の受動素子を用いる。しかしながら、典型的なループ濾波器はスプールのような高周波成分を濾波するために大容量のコンデンサを必要とする。集積回路において大容量コンデンサは広い空間を占有するから、大容量コンデンサはＰＬＬ回路を含む集積回路の中に集積することは不可能である。その結果、ループ濾波器は通常集積回路の外側に配置される。

ループ濾波器における上記問題を解決するために、ＩＣ回路の中にループ濾波器を集積することを可能にするため、デュアルパスループ濾波器が設計された。デュアルパスループ濾波器は不必要な信号を濾波するために、オペアンプ等の能動回路素子を使用する。しかしながら、能動回路部品は余計な雑音を発生させ、そして受動回路部品よりも余分な電力を消費する。

その結果、当業界においては、従来のループ濾波器の設計の欠点を改善することが可能な、デュアルパスループ濾波器の新型に対する設計のニーズが存在する。

［概要］
ここではＰＬＬ回路が記述されている。一つの実施例においては、ＰＬＬ回路は第1の出力経路および第２の出力経路を有するチャージポンプを含んでいる。出力経路のそれぞれは、第２の出力経路からの電流が第1の出力経路からの電流に対して比率が小さいような電流信号を出力する。ＰＬＬはさらにスプールのような不必要な信号を濾波するためのチャージポンプに結合されているループ濾波器を含む。ループ濾波器は第1の出力経路に結合された抵抗器およびキャペシタ、そして第２の出力経路に結合された他のキャパシタを含む。ＰＬＬ回路はまたループ濾波器に結合された電圧制御発振器（ＶＣＯ）を含む。ＶＣＯは第1の出力経路および第２の出力経路に結合された２個のバラクタを含む。

本発明に関する種々の観点および実施例はさらに詳細に以下に記述される。

本発明の特徴および性質は図面と共には以下に示される詳細な記述からより明白になろう。

詳細な説明

「典型的な」なる用語は、この中では「実例、事実あるいは説明として取り扱われる」ことを意味するために使用される。この中で「典型的な」として記述されたいかなる実施例あるいは設計も、他の実施例または設計以上に好まれあるいは有利であると解釈する必要はない。

図1は、実施例に従ったＰＬＬ回路１００のブロック線図を示す。位相検出器１０１は入力１０４において参照入力信号(reference input signal)を受信する。参照入力信号は受信機内の局部発振器による発生された局部発振器信号とすることができ、あるいはＰＬＬ回路100が追跡している信号の何れか他のタイプとすることもできる。位相検出器１０１の入力１０３は、電圧制御発振器ＶＣＯからの出力信号の周波数を減じるデバイダ１２０からの出力を受信する。位相検出器１０１は参照入力信号およびデバイダ１２０からの出力信号間の位相差を決定し、そして位相差に基づく出力を生成する。位相検出器１０１からの出力は位相差に比例し、そしてチャージポンプの１０５を制御する電圧信号である。チャージポンプ１０５は位相検出器１０３からの出力を受信し、そして位相差に比例した差動／デュアル電流信号を出力する。

デュアルパスループ濾波器１１０はチャージポンプ１０５からの差動電流出力を受信し、そしてスプール等の望ましくない信号を濾波する。ＶＣＯ１１５は濾波器１１０からの出力を受信し、そして、そして濾波器１１０からの入力信号によって制御された信号の周波数/あるいは位相を持った信号を出力する。基本的に、ＶＣＯ１１５からの出力信号の周波数／位相は位相検出器１０１によって検出された位相差に応じて変更される。デバイダ１２０はＶＣＯ１１５からの出力信号を受信し、そしてＶＣＯ１１５から受信された信号の周波数を分割する。デバイダ１２０は周波数分割された信号を位相検出器１０１に出力する。このようにして、位相検出器１０１、チャージポンプ１０５、濾波器１１０、ＶＣＯ１１５およびデバイダ１２０は、参照入力信号に関するＶＣＯ１１５出力を追跡しそしてロックする帰還ループを形成する。

図２はＰＬＬ回路１００をより詳細に示す。とくに図２は、デュアルパスループ濾波器１１０およびＶＣＯ１１５に対する回路を詳細に示す。濾波器１１０は抵抗器Ｒ１およびチャパシタＣ１およびＣ４を含む。ＶＣＯ１１５はチョークＬ１、バラクタＣＶ１およびＣＶ２、キャパシタＣ０，Ｃ２およびＣ３、インダクタＬ０，電流源ＣＳ１およびトランジスタＳ１およびＳ２を含む。

上に記述されたように、チャージポンプ１０５は出力経路１０６および出力経路１０７を有する差動／デュアル出力を有する。図２に示したように、抵抗器Ｒ１およびキャパシタＣ１は出力経路１０６およびグランドの間に結合され、そしてキャパシタＣ４は出力経路１０７およびグランドの間に結合されている。出力経路１０６はチョークＬ１に結合され、そしてチョークＬ１の１つの端部はバラクタＣＶ１のゲートに、そして他の端部はバラクタＣＶ２のゲートに結合されている。出力経路１０７はバラクタＣＶ１およびＣＶ２のドレインに結合されている。バラクタＣＶ１およびＣＶ２のドレインは互いに結合されている。

バラクタＣＶ１およびＣＶ２のキャパシタンスは、バラクタＣＶ１およびＣＶ２のドレインおよびゲート間の電位差によって変化する。ＣＶｇｄはバラクタＣＶ１およびＣＶ２を横切る電圧を指定するために使用されるであろう（即ち、ＣＶｇｄ＝Ｖgate−Ｖdrain、そしてＣＶ１のＣＶｇｄはＣＶ２のＣＶｇｄに等しい）。したがって、バラクタのキャパシタンスＣＶ１およびＣＶ２はＣＶｇｄに比例する。

チャージポンプ１０５は、出力経路１０６がＩの値の電流を出力し、そして出力経路１０７はＩ/Ｂの値の電流を出力するように設計されており、ここでＢ＞１であり（Ｂの値は以下に詳細に説明される）、そして電流方向はお互いに反対である（たとえば、もしも電流ＩがＶＣＯ１１５に向かって流れる場合は、ここで電流Ｉ/Ｂはチャージポンプ１０５のなかに流れる。）。ＺＩ＝Ｒ１およびＣ１のインピーダンスであり、そしてＺ２＝Ｃ４のインピーダンスであると仮定すれば、チョークＬ１は低周波数において短絡回路として作用するため

である。以上の式は、バラクタＣＶ１およびＣＶ２のキャパシタンスが電流ＩおよびＩ/Ｂの量によって制御されることを示している。参照入力信号およびＶＣＯ１１５からの出力信号の位相差はチャージポンプ１０５によって出力される電流Ｉの量を制御するから、位相差はＣＶ１およびＣＶ２のキャパシタンスを制御する。

インダクタＬ０およびキャパシタＣ０はＶＣＯ１１５の中心出力周波数を決定するが、しかしバラクタＣＶ１およびＣＶ２の容量はつぎの式によって示されるようにＶＣＯ１１５の出力周波数を変化させるために変えられる。

ここでＣｖ＝ＣＶ１およびＣＶ２の合計キャパシタンス、ω＝ＶＣＯ１１５の出力周波数、
Ｃｖ∝ＣＶｇｄ、従ってｗ∝ＣＶｇｄ
である。

さらに、上で述べたように、出力経路１０７は電流値Ｉ/Ｂ（ここでＢ＞１）を出力する。“Ｂ”に関する値は、Ｃ４のキャパシタンスが、キャパシタンスＣ４がＰＬＬ回路１００を含む主ＩＣ回路の中に集積されることができるポイントに低減されるように選定される。上に説明されたように、従来のＰＬＬ回路においては、ループ濾波器の一部を形成するキャパシタのキャパシタンスは非常に大きいので、キャパシタを主ＩＣ回路の中に集積することが不可能であり、主ＩＣの外側にあるようにしなければならない。しかしながら、
実施例に従ったＰＬＬ回路においては、Ｃ４のキャパシタンスは従来のＰＬＬ回路のループ濾波器と比較してＢだけより小さい。Ｂに対する値を注意深く選定することによって、キャパシタＣ４のキャパシタンスはキャパシタＣ４が主ＩＣ回路の中に集積されてしまうように、減じることが出来る。ＰＬＬ回路１００の構造は主ＩＣの外側になければならないほど大きいキャパシタを使用することなく形成が可能であり、そしてデュアルパスループ濾波器１１０を付加的雑音の原因となる電力消費を増加させる能動回路なしに形成されることを可能とする。

キャパシタＣ２およびＣ３はバラクタＣＶ１およびＣＶ２のゲートに結合され、そしてバラクタＣＶ１およびＣＶ２のゲートにいたるいかなる直流経路もアイソレートさせるＡＣ結合キャパシタとして動作する。(例えば、ＶＤＤのゲートへの短路を防止する)。トランジスタＳ１およびＳ２は、振動を引き起こしそして維持するように互いに正帰還を提供するように、互いに交差結合される。電流源ＣＳ１は図２に示すようにトランジスタＳ１およびＳ２のドレインに、そしてグランドに結合される。

ここに記述されたＰＬＬ回路は、種々の通信システムに対して使用されることが可能である。たとえば、ＰＬＬ回路は符号分割多元接続（ＣＤＭＡ；Code Division Multiple Access）システムに対して使用されることが可能である。時分割多元接続（ＴＤＤＭＡ；Time Division Multiple Access）システム、周波数分割多元接続（ＦＤＭＡ；Frequency Division Multiple Access）システム、直交周波数分割多元接続（ＯＦＤＭＡ；Orthogonal Frequency Division Multiple Access）システム、多入力多出力（ＭＩＭＯ；multiple-input multiple-output）システム、無線ローカルエリアネットワーク（ＬＡＮ;local area network
）等に対して使用されることができる。ＣＤＭＡシステムは広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ；Wideband CDMA）、ｃｄｍa２０００等の無線接続（ＲＡＴ；radio access technology）技術を実現するであろう。ＲＡＴはオーバージエア通信（over-the-air-communication）に使用される技術に帰せられる。ＴＤＭＡシステムは移動体通信のためのグローバルシステム（ＧＳＭ；Global System for Mobile Communication）等のようなＲＡＴを実行することができる。ユニバーサル移動体通信システム（ＵＭＩＴ；Universal Mobile Telecommunication System）はＷ−ＣＤＭＡおよびＧＳＭをＲＡＴとして使用するシステムである。ＰＬＬ回路はまた種々の周波数帯に対して使用されることができ、たとえば８２４〜８９４ＭＨｚのセルラ帯、１８５０〜１９９０ＭＨｚのパーソナル通信システム（ＰＣＳ；Personal Communication System）帯、１７１０〜１８８０ＭＺのデジタルセルラシステム（ＤＣＳ；Digital Cellular System）帯、１９２０〜２１７０ＭＨｚの国際移動通信−２０００（ＩＭＴ−２０００；International Mobile Telecommunications-2000）帯等である。

ここに記述されたＰＬＬ回路は、集積回路（ＩＣ）、ＲＦ集積回路（ＲＦＩＣ）、特定用途向け集積回路（ＡＳＩＣ）、印刷配線板、電子デバイス等において実行されることができる。ＰＬＬ回路はまた種々のＣＭＯＳ、ＮチャンネルＭＯＳ（Ｎ−ＭＯＳ）、ＰチャンネルＭＯＳ（ＰーＭＯＳ）、バイポーラ接合トランジスタ、バイポーラＣＭＯＳ、シリコン−ゲルマニュウム、（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）等の種々のＩＣプロセス技術を用いて製造することができる。

開示された実施例は関する以上の記述は、当業界において熟練したいかなる人も本発明を作成あるいは使用することを可能するために提供される。これらの実施例に対する種々の変形が当業界において熟練した人々にとって容易であることが明白であろうし、そしてこの中に定義された一般的原理は本発明の精神あるいは範囲から逸脱することなしに他の実施例に通用することが可能である。このように本発明はこの中に示された実施例に限定されることを企図するものではなく、このなかに開示された原理と新規な特性と一致するもっとも広い範囲に一致されるべきものである。

図1はＰＬＬ回路に関するブロック線図を示す。 図２はＰＬＬ回路の詳細な回路線図を示す。

Claims (13)

1. 回路であって
   第１の電流を出力する第１の出力経路と第2の電流を出力する第２の出力経路とを有するチャージポンプと、
   望ましくない信号を濾波するためのチャージポンプに結合されたループ濾波器と、ここでループ濾波器は
   第１の出力経路に結合された抵抗器と、
   第１に出力経路に結合された第１のキャパシタと、そして
   第２の出力経路に結合された第２のキャパシタとを含み、そして
   ループ濾波器に結合された電圧制御発振器（ＶＣＯ）と、ここでＶＣＯは
   第1の出力経路に結合されたゲートと、そして第２出力経路に結合されたドレインを有する第1のバラクタと、そして
   第1の出力経路に結合されたゲートとおよび第２の出力経路に結合されたドレインを有する第２のバラクタとを含み、
   ここで第２の電流は第1の電流よりも比率が小さい
   回路。
2. 第２の出力経路は第1および第２のバラクタのドレイン間にあるノートに結合されている、請求項1記載の回路。
3. 第1および第2のバラクタのキャパシタンスは第1および第２の電流の総量を変化することによって変化させられる、請求項２記載の回路。
4. 第1および第２のバラクタのキャパシタンスの変動は、ＶＣＯの出力信号の周波数あるいは位相を変化させる、請求項3記載の回路。
5. ＶＣＯはさらに、
   第１の出力経路、第1のバラクタおよび第2のバラクタに結合されたチョークと、そして
   ＶＣＯの出力信号の中央周波数を決定するため、第3のキャパシタおよび第1および第２のバラクタと結合されたインダクタとを含む、請求項4記載の回路。
6. ＶＣＯはさらに、
   ＶＣＯの出力信号の振動の原因となる正帰還を与えるために互いにクロス結合された第1のタランジスタおよび第２のトランジスタを含む、請求項5記載の回路。
7. 参照入力の信号とＶＣＯの出力信号間の位相差を決定する位相検出器とをさらに含み、位相検出器出力は位相差を反映するチャージポンプに制御信号を出力する、請求項６記載の回路。
8. チャージポンプは、制御信号にもとづいて第1および第２の電流の総量を変化させる請求項７記載の回路。
9. ＶＣＯの出力信号の周波数を分割するためのデバイダをさらに含む、請求項8記載の回路。
10. 回路であって、
    第1の電流を出力する第1の出力経路、および第２の電流を出力する第2の出力経路を有するチャージポンプと、
    不必要な信号を濾波するため、チャージポンプに結合されたループ濾波器と、
    ループ濾波器に結合された電圧制御発振器（ＶＣＯ）と、なおＶＣＯは、
    第1の出力経路に結合されたゲートと、第２の出力経路に結合されたドレインとを有する第1のバラクタと、そして
    第1の出力経路に結合されたゲートと、第２の出力経路に結合されたドレインとを有する第2のバラクタとを有し、
    ここで、第２の電流は第1の電流よりも比率が小さく、そしてここで、第２の出力経路は第1と第２のバラクタのドレイン間にあるノートに結合されている、
    回路。
11. 第1および第２のバラクタの容量は第1および第2の電流の総量を変えることによって変えられ、そして第1の電流および第2の電流は反対の方向に流れる、請求項１０記載の回路。
12. 第1および第2のバラクタのキャパシタンスの変動は、ＶＣＯの出力信号の周波数あるいは位相を変化させる、請求項１１記載の回路。
13. 参照入力信号とＶＣＯの出力信号との間の位相差を決定する位相検出器をさらに含み、
    位相検出器はチャージポンプに対して位相差にもとづいて第1の電流および第２の電流の総量を制御する制御信号を出力する、請求項１２記載の回路。

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