CN111883199A - 一种rram读出电路及其读出方法 - Google Patents
一种rram读出电路及其读出方法 Download PDFInfo
- Publication number
- CN111883199A CN111883199A CN202010543091.9A CN202010543091A CN111883199A CN 111883199 A CN111883199 A CN 111883199A CN 202010543091 A CN202010543091 A CN 202010543091A CN 111883199 A CN111883199 A CN 111883199A
- Authority
- CN
- China
- Prior art keywords
- rram
- latch
- time
- resistance
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims description 21
- 230000005540 biological transmission Effects 0.000 claims description 20
- 238000013139 quantization Methods 0.000 abstract description 7
- 230000000875 corresponding effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000037427 ion transport Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000011002 quantification Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Analogue/Digital Conversion (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
一种RRAM读出电路及其读出方法，用于读出多值待测RRAM的阻值，其包括用于将待测RRAM的阻值转换为时间控制信号作为锁存器的锁存控制信号RRAM阻值‑时间转换器；用于产生多路参考时间数字码流的时间‑数字发生器；受RRAM阻值‑时间转换器控制将时间‑数字发生器输出的参考时间数字码流进行锁存的锁存器、以及用于将锁存器输出的数字码流转换为二进制数字信号的数字编码器。因此，本发明的RRAM读出电路采用基本数字逻辑单元，在进行RRAM量化时，具有结构简单和低功耗的优点，特别适于推广使用。
Description
技术领域
本发明属于集成电路设计领域，尤其涉及一种阻变式存储器(Resistive RandomAccess Memory，简称RRAM)读出电路及其读出方法。
背景技术
随着RRAM工艺的不断进步，市场上逐渐出现了诸多RRAM存储器产品。典型的RRAM由两个金属电极夹一个薄介电层组成，该介电层作为离子传输和存储介质。选用材料的不同会对实际作用机制带来较大差别，但本质都是经由外部刺激(如电压)引起存储介质离子运动和局部结构变化，进而造成电阻变化，并利用这种电阻差异来存储数据。由于RRAM器件特殊的电学特性，需要设计专用的读出电路。
具体地，对于二值RRAM器件，传统的RRAM读出电路将RRAM器件通过一个电流源，将RRAM的高低阻值转变为高低电压，再用比较器通过对该电压与参考电压进行比较，以判断该RRAM器件是低阻还是高阻，才能实现数字量化。
对于多值RRAM器件，该电路中的比较器需要替换为模数转换器(ADC)，ADC将电压转化为多值数字信号。然而，上述技术方案会带来两个方面的问题，一方面，由于比较器或ADC在对电压比较或量化时，对RRAM器件需要一直通静态电流，从而导致电流消耗，不利于降低芯片功耗；另一方面，对于多值RRAM器件量化需要的ADC，会带来芯片面积的大幅增加。
发明内容
本发明所要解决的技术问题主要在于提出一种RRAM读出电路。
为实现上述目的，本发明的技术方案如下：
一种RRAM读出电路，用于读出N值待测RRAM的阻值，N个阻值依序变化的阻态中的一个对应的阻值，每个所述N值待测RRAM的阻态均不相同；其中，N大于等于2；其特征在于，包括RRAM阻值-时间转换器、时间-数字发生器、锁存器及数字编码器；其中，
所述RRAM阻值-时间转换器，用于将所述待测RRAM的阻值转换为时间控制信号作为所述锁存器的锁存控制信号；
所述时间-数字发生器包括N个参考RRAM阻值-时间发生器单元，用于产生N路参考时间数字码流；所述锁存控制信号控制N路所述参考时间数字码流在所述锁存器所存储的值，代表所述待测RRAM的阻值；
所述锁存器包括接口模块，所述接口模块包括控制端、数据输入端和输出端，所述接口模块的数据输入端与所述时间-数字发生器输出端相连，所述接口模块的控制端与所述RRAM阻值-时间转换器的输出端相连，所述接口模块的输出端与所述数字编码器相连；
优选地，所述RRAM读出电路还包括数字编码器，所述数字编码器与所述锁存器输出端相连，接收并将锁存的代表所述待测RRAM阻值的参考时间数字码流转换为二进制数字信号并输出。
优选地，所述的RRAM阻值-时间转换器包括一个N值待测RRAM、一电容、第一开关、第二开关及一反相器；其中，所述N值待测RRAM为一二端口器件，读出时等效为一个电阻，其一端与第一开关的一端相连，另一端与电源负极相连；所述第一开关的另外一端与所述第二开关的一端、所述电容的一端及所述反相器的输入端共同连接；所述第二开关的另外一端与电源正极相连；所述电容的另外一端与电源负极相连；所述的反相器的输出端与所述锁存器的控制端相连。
优选地，每个所述参考RRAM阻值-时间发生器单元包括一N值参考RRAM、一电容、第一开关、第二开关及一反相器；所述N值参考RRAM与所述待测RRAM为同一型号器件，N个所述参考RRAM阻值-时间发生器单元根据所包含的所述N值参考RRAM的阻态对应的阻值依序排列，排列方式与所述待测RRAM的阻态排列方式相同；所述N值参考RRAM为一二端口器件，读出时等效为一个电阻，其一端与第一开关的一端相连，另一端与电源负极相连；所述第一开关的另外一端与所述第二开关的一端、所述电容的一端及所述反相器的输入端共同连接；所述第二开关的另外一端与电源正极相连；所述电容的另外一端与电源负极相连；所述反相器的输出端与相应的所述锁存单元的输入端相连。
优选地，所述锁存器还包括N个锁存单元，每一个锁存单元的输入端与相应的参考RRAM阻值-时间发生器单元和所述输出端连接。
优选地，所述锁存器还包括N个传输门；所述N个传输门的输入端与所述N个参考RRAM阻值-时间发生器单元的输出端逐一相连，所述N个传输门的输出端与所述N个锁存单元的输入端逐一相连，每一个所述N个传输门的控制端并联在一起为所述接口模块的控制端，用于接收所述锁存控制信号。
优选地，当所述控制端输出的所述锁存控制信号为低电平时，所述锁存单元的输出为不锁存状态，当所述控制端输出的所述锁存控制信号变为高电平后，所述锁存单元的输出为锁存状态，用于锁存此刻由所述参考RRAM阻值-时间发生器单元输出的且代表所述待测RRAM的阻值的参考时间数字码流。
优选地，所述数字编码器为
编码器，其中，
是指log2N向上取整。
为实现上述目的，本发明的又技术方案如下：
一种采用上述的RRAM读出电路的读出方法，其包括：
步骤S1：所述的RRAM阻值-时间转换器将所述待测RRAM的阻值转换为时间控制信号作为所述锁存器的锁存控制信号；与此同时，所述时间-数字发生器产生N路参考时间数字码流；
步骤S2：所述RRAM阻值-时间转换器通过所述锁存器输出的锁存控制信号将所述时间-数字发生器输出的且代表所述待测RRAM的阻值的参考时间数字码流锁存；所述锁存控制信号控制N路所述参考时间数字码流在所述锁存器所存储值，代表所述待测RRAM的阻值；
优选地，所述读出方法还包括步骤S3：数字编码器接收并将锁存的代表所述待测RRAM阻值的参考时间数字码流转换为二进制数字信号并输出。
从上述技术方案可以看出，本发明的RRAM读出电路采用基本数字逻辑单元，在进行RRAM量化时，具有结构简单和低功耗的优点，特别适于推广使用。
附图说明
图1所示为本发明实施例中RRAM读出电路的模块示意图
图2所示为本发明实施例中RRAM读出电路的各模块具体电路示意图
图3所示为本发明实施例中4值RRAM读出电路的各模块具体电路示意图
图4所示为本发明实施例中2值RRAM读出电路的各模块具体电路示意图
具体实施方式
下面结合附图1-4，对本发明的具体实施方式作进一步的详细说明。
请参阅图1，图1所示为本发明实施中RRAM读出电路的模块示意图。如附图1所示，该RRAM读出电路包括RRAM阻值-时间转换器1、时间-数字发生器2、锁存器3及数字编码器4。
在本发明的实施例中，RRAM阻值-时间转换器1用于将待测RRAM的阻值转换为时间控制信号作为锁存控制信号。
时间-数字发生器2用于产生参考时间数字码流，在本发明的实施例中，时间-数字发生器2可以包括N个参考RRAM阻值-时间发生器单元，用于产生N路参考时间数字码流。其中，每一路所述参考时间数字码流代表所述待测RRAM的阻值从低到高的N个阻态中的一个。其中，N为大于等于2的正整数。也就是说，所述时间-数字发生器内的第M个参考RRAM阻值-时间发生器单元内的N值参考RRAM的阻值为N种阻态从小到大排列的第M个阻态，2<＝M<＝N。
所述锁存器3可以包括接口模块，所述接口模块包括控制端、数据输入端和输出端，所述接口模块的数据输入端与所述时间-数字发生器输出端相连，所述接口模块的控制端与所述RRAM阻值-时间转换器的输出端相连，所述接口模块的输出端与所述数字编码器；所述RRAM阻值-时间转换器1通过所述锁存器3输出的锁存控制信号将所述时间-数字发生器2输出的且代表所述待测RRAM的阻值的参考时间数字码流锁存。
当锁存器3受RRAM阻值-时间转换器1控制将时间-数字发生器2输出的参考时间数字码流进行锁存后，数字编码器4用于将锁存器输出的数字码流转换为二进制数字信号，该二进制数字信号就代表了RRAM阻值-时间转换器1中的N值待测RRAM的阻值。
请参阅图2，图2所示为本发明实施中RRAM读出电路的各模块具体电路示意图。如附图2所示，电路电源正极为VDD，电源负极为VSS。
在本发明的实施例中，RRAM阻值-时间转换器1由一待测RRAM、电容C1、第一开关S1、第一开关S2及反相器0组成。其中，该待测RRAM为一N值RRAM，即有N个从低到高不同的阻态(N为大于等于2的正整数)。
该待测RRAM为具有两个端口的器件，在读出数据时其等效为一个电阻，其一端与第一开关S1的一端相连，另一端与电源负极VSS相连。该第一开关S1的另外一端与第二开关S2的一端、电容C1的一端及反相器0的输入端共同连接。该第二开关S2的另外一端与电源正极VDD相连；电容C1的另外一端与电源负极VSS相连。该反相器0的输出端与锁存器3的控制端相连。较佳地，该反相器0可以为D触发器。
时间-数字发生器2由N个结构系统的参考RRAM阻值-时间发生器单元构成，该N个参考RRAM阻值-时间发生器单元输出N个参考时间数字码流，其中，每一路所述参考时间数字码流代表所述待测RRAM的阻值从低到高的N个阻态中的一个。其中，如图2所示，每个参考RRAM阻值-时间发生器单元由一参考RRAM、一电容、第一开关S1、第二开关S2及一反相器组成。如图所示，第一个参考RRAM阻值-时间发生器单元中的参考RRAM为参考RRAM1、第二个参考RRAM阻值-时间发生器单元中的参考RRAM为参考RRAM2…、第N个参考RRAM阻值-时间发生器单元中的参考RRAM为参考RRAMn；同理，第一个参考RRAM阻值-时间发生器单元中的反相器为反相器1、第二个参考RRAM阻值-时间发生器单元中的反相器为反相器2…、第N个参考RRAM阻值-时间发生器单元中的反相器为反相器n。
在本发明的实施例中，参考RRAM可以与待测RRAM为同一种器件，参考RRAM1、参考RRAM2…参考RRAMn为N个分别具有从低到高不同阻态的参考RRAM。以参考RRAM201为例，如图所示，参考RRAM201包括参考RRAM1、第一开关S1、第二开关S2、电容C1和反相器1；参考RRAM1为一二端口器件，读出时等效为一个电阻，参考RRAM1的一端与第一开关S1的一端相连，另一端与电源负极VSS相连；第一开关S1的另外一端与所述第二开关S2的一端、所述电容C1的一端及反相器1的输入端共同连接；第二开关S2的另外一端与电源正极VDD相连；电容C1的另外一端与电源负极VSS相连；所述反相器1的输出端与所述锁存器3的输入端相连。
在本发明的实施例中，所述锁存器3相应地也可以包括N个锁存单元，每一个锁存单元的输入端与相应的参考RRAM阻值-时间发生器单元和所述输出端连接。所述锁存器还包括N个传输门；每一个所述N个传输门的输入端与所述参考RRAM阻值-时间发生器单元的输出端相连，每一个所述N个传输门的输出端与所述锁存单元的输入端相连，每一个所述N个传输门的控制端为所述接口模块的控制端，用于接收所述锁存控制信号。
当所述控制端输出的所述锁存控制信号为低电平时，所述锁存单元的输出为不锁存状态，当所述控制端输出的所述锁存控制信号变为高电平后，所述锁存单元的输出为锁存状态，用于锁存此刻由所述参考RRAM阻值-时间发生器单元输出的且代表所述待测RRAM的阻值的参考时间数字码流。
实施例1
请参阅图3，图3所示为本发明实施中4值RRAM读出电路的各模块具体电路示意图。下面参考图3对本发明4值RRAM读出电路的工作原理进行详细说明。如图3所示，该4值RRAM读出电路用于读出N值待测RRAM的阻值，该4值待测RRAM的阻值即为4个从低到高不同的阻态中的一个。
在本发明的实施例中，对于RRAM阻值-时间转换器1，首先，将RRAM阻值-时间转换器1中第二开关S2闭合，第一开关S1断开，此时反相器0输入端为高电平VDD，反相器0输出端为低电平。随后，第一开关S1闭合，第二开关S2断开，电容C1向待测RRAM器件放电，经过时间t0后，电容C1上电压逐步降低使得反相器0输出端由高电平变为低电平。需要说明的是，时间t0与RRAM阻值大小呈正相关，RRAM阻值越大，t0越大。
在本发明的实施例中，时间-数字发生器2由4个参考RRAM阻值-时间发生器单元构成，参考RRAM1～4阻值依次为4阻RRAM由低变高4种不同的阻态，且RRAM1<RRAM2<RRAM3<RRAM4。
采用与RRAM阻值-时间转换器1中同步的开关操作，时间-数字发生器2中反相器1～反相器4输出依次从低电平跳变为高电平，转换时间依次为t1～t4。由于转换时间与RRAM阻值大小呈正相关，因此t1<t2<t3<t4。
当读出电路工作时，首先，RRAM阻值-时间转换器1中和时间-数字发生器2中的所有第二开关S2都闭合，所有第一开关S1都断开，反相器0～反相器4输出均为低电平。然后，RRAM阻值-时间转换器1中的第一开关S1都闭合，S2都断开，紧接着2中的第一开关S1闭合，第二开关S2断开。反相器1～反相器4输出电压依次由低电平变为高电平，当反相器0由低电平变为高电平后，锁存器3锁存当前RRAM阻值-时间转换器1中反相器1～4的输出状态。
在本发明的实施例中，锁存器还包括4个锁存单元(锁存单元1、锁存单元2、锁存单元3和锁存单元4)，每一个锁存单元的输入端与相应的4值参考RRAM阻值-时间发生器单元和所述输出端连接。
所述锁存器还包括4个传输门(传输门1、传输门2、传输门3和传输门4)；每一个所述传输门的输入端与所述4值参考RRAM阻值-时间发生器单元的输出端相连，每一个传输门的输出端与所述锁存单元的输入端相连，每一个传输门的控制端为所述接口模块的控制端，用于接收所述锁存控制信号。
当所述控制端输出的所述锁存控制信号为低电平时，所述锁存单元的输出为不锁存状态，当所述控制端输出的所述锁存控制信号变为高电平后，所述锁存单元的输出为锁存状态，用于锁存此刻由所述参考RRAM阻值-时间发生器单元输出的且代表所述待测RRAM的阻值的参考时间数字码流。
具体地，当待测RRAM的阻值与RRAM阻值-时间转换器2中的第1、第2、第3或第4个参考RRAM中的某一个阻值相等时，锁存单元1、锁存单元2、锁存单元3和锁存单元4锁存相应RRAM阻值对应的4组参考时间数字码流，该4组参考时间数字码流形成了一个4值编码；随后，该4值编码进入4-2编码器，输出2bit量化信号，由此，实现了待测RRAM的量化工作。
实施例2
下面参考图4对本发明2值RRAM读出电路一较佳实施例的工作原理进行详细说明。如图4所示，参考RRAM为两个RRAM器件的并联，其中一个RRAM设为阻态1，另外一个RRAM设为阻态2，因此，参考RRAM的阻值为2值RRAM两个阻态的中间值。
当读出电路工作时，首先，阻态1中和阻态2中的第二开关S2都闭合，第一开关S1都断开，反相器0和反相器1输出均为低电平。然后，阻态1中和阻态2中第一开关S1闭合，第二开关S2断开。
当待测RRAM的阻值小于参考RRAM阻值时，反相器0输出先由低电平变为高电平，反相器1后由低电平变为高电平，因此，D触发器输出变为高电平。当待测RRAM的阻值大于参考RRAM阻值时，反相器1先由低电平变为高电平，反相器0后由低电平变为高电平，此时，D触发器输出变为低电平。由此实现了待测RRAM的量化工作。
综上所述，应用本电路进行RRAM量化时，由于使用的都是基本数字逻辑单元，电路具有结构简单，低功耗的优点，适于推广使用。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种RRAM读出电路，用于读出N值待测RRAM的阻值，所述N值待测RRAM的阻值即为N个阻值依序变化的阻态中的一个对应的阻值，每个所述N值待测RRAM的阻态均不相同；其中，N为大于等于2的正整数；其特征在于，包括RRAM阻值-时间转换器、时间-数字发生器、锁存器及数字编码器；其中，
所述RRAM阻值-时间转换器，用于将所述待测RRAM的阻值转换为所述锁存器的锁存控制信号；
所述时间-数字发生器包括N个参考RRAM阻值-时间发生器单元，用于产生N路参考时间数字码流；所述锁存控制信号控制N路所述参考时间数字码流在所述锁存器所存储的值，代表所述待测RRAM的阻值；
所述锁存器包括接口模块，所述接口模块包括控制端、数据输入端和输出端，所述接口模块的数据输入端与所述时间-数字发生器输出端相连，所述接口模块的控制端与所述RRAM阻值-时间转换器的输出端相连，所述接口模块的输出端与所述数字编码器相连。
2.根据权利要求1所述的RRAM读出电路；其特征在于，还包括数字编码器，所述数字编码器与所述锁存器输出端相连，接收并将锁存的代表所述待测RRAM阻值的参考时间数字码流转换为二进制数字信号并输出。
3.根据权利要求1所述的RRAM读出电路；其特征在于，所述RRAM阻值-时间转换器包括一个N值待测RRAM、一电容、第一开关、第二开关及一反相器；其中，所述N值待测RRAM为一二端口器件，读出时等效为一个电阻，其一端与第一开关的一端相连，另一端与电源负极相连；所述第一开关的另外一端与所述第二开关的一端、所述电容的一端及所述反相器的输入端共同连接；所述第二开关的另外一端与电源正极相连；所述电容的另外一端与电源负极相连；所述反相器的输出端与所述锁存器的控制端相连。
4.根据权利要求1所述的RRAM读出电路；其特征在于，每个所述参考RRAM阻值-时间发生器单元包括一N值参考RRAM、一电容、第一开关、第二开关及一反相器；所述N值参考RRAM与所述N值待测RRAM为同一型号器件，N个所述参考RRAM阻值-时间发生器单元根据所包含的所述N值参考RRAM的阻态对应的阻值依序排列，排列方式与所述待测RRAM的阻态排列方式相同；所述N值参考RRAM为一二端口器件，读出时等效为一个电阻，其一端与第一开关的一端相连，另一端与电源负极相连；所述第一开关的另外一端与所述第二开关的一端、所述电容的一端及所述反相器的输入端共同连接；所述第二开关的另外一端与电源正极相连；所述电容的另外一端与电源负极相连；所述反相器的输出端与相应的所述锁存单元的输入端相连。
5.根据权利要求1所述的RRAM读出电路，其特征在于，所述锁存器还包括N个锁存单元，每一个锁存单元的输入端与相应的参考RRAM阻值-时间发生器单元和所述输出端连接。
6.根据权利要求5所述的RRAM读出电路，其特征在于，所述锁存器还包括N个传输门；所述N个传输门的输入端与所述N个参考RRAM阻值-时间发生器单元的输出端逐一相连，所述N个传输门的输出端与所述N个锁存单元的输入端逐一相连，所述N个传输门的控制端并联在一起并为所述接口模块的控制端，用于接收所述锁存控制信号。
7.根据权利要求6所述的RRAM读出电路，其特征在于，当所述控制端输出的所述锁存控制信号为低电平时，所述锁存单元的输出为不锁存状态，当所述控制端输出的所述锁存控制信号变为高电平后，所述锁存单元的输出为锁存状态，用于锁存此刻由所述参考RRAM阻值-时间发生器单元输出的且代表所述待测RRAM的阻值的参考时间数字码流。
8.根据权利要求2所述的RRAM读出电路；其特征在于，所述数字编码器为
编码器，其中，
是指log2N向上取整。
9.一种采用权利要求1-8所述的RRAM读出电路的读出方法，其特征在于，包括：
步骤S1：所述RRAM阻值-时间转换器将所述待测RRAM的阻值转换为时间控制信号作为所述锁存器的锁存控制信号；与此同时，所述时间-数字发生器产生N路参考时间数字码流；
步骤S2：所述RRAM阻值-时间转换器通过所述锁存器输出的锁存控制信号将所述时间-数字发生器输出的且代表所述待测RRAM的阻值的参考时间数字码流锁存；其中，所述锁存控制信号控制N路所述参考时间数字码流在所述锁存器所存储的值，代表所述待测RRAM的阻值。
10.根据权利要求9所述的读出方法；其特征在于，还包括步骤S3：
数字编码器接收并将锁存的代表所述待测RRAM阻值的参考时间数字码流转换为二进制数字信号并输出。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010543091.9A CN111883199B (zh) | 2020-06-15 | 2020-06-15 | 一种rram读出电路及其读出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010543091.9A CN111883199B (zh) | 2020-06-15 | 2020-06-15 | 一种rram读出电路及其读出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111883199A true CN111883199A (zh) | 2020-11-03 |
| CN111883199B CN111883199B (zh) | 2022-09-02 |
Family
ID=73158242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010543091.9A Active CN111883199B (zh) | 2020-06-15 | 2020-06-15 | 一种rram读出电路及其读出方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111883199B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3935565A (en) * | 1974-08-19 | 1976-01-27 | Sperry Rand Corporation | Signal generator comprising an addressable memory |
| CN1274200A (zh) * | 1999-05-15 | 2000-11-22 | 三星电子株式会社 | 时间数字转换器以及利用该转换器的锁定电路和方法 |
| US20080295603A1 (en) * | 2005-11-28 | 2008-12-04 | Atlab Inc. | Time to Digital Converting Circuit and Pressure Sensing Device Using the Same |
| CN103871444A (zh) * | 2012-12-14 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 非挥发性存储器的读时序产生电路 |
| US9443610B1 (en) * | 2015-06-04 | 2016-09-13 | Micron Technology, Inc. | Leakage current detection |
-
2020
- 2020-06-15 CN CN202010543091.9A patent/CN111883199B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3935565A (en) * | 1974-08-19 | 1976-01-27 | Sperry Rand Corporation | Signal generator comprising an addressable memory |
| CN1274200A (zh) * | 1999-05-15 | 2000-11-22 | 三星电子株式会社 | 时间数字转换器以及利用该转换器的锁定电路和方法 |
| US20080295603A1 (en) * | 2005-11-28 | 2008-12-04 | Atlab Inc. | Time to Digital Converting Circuit and Pressure Sensing Device Using the Same |
| CN103871444A (zh) * | 2012-12-14 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 非挥发性存储器的读时序产生电路 |
| US9443610B1 (en) * | 2015-06-04 | 2016-09-13 | Micron Technology, Inc. | Leakage current detection |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111883199B (zh) | 2022-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Biswas et al. | Conv-RAM: An energy-efficient SRAM with embedded convolution computation for low-power CNN-based machine learning applications | |
| Yu et al. | Compute-in-memory with emerging nonvolatile-memories: Challenges and prospects | |
| KR100354782B1 (ko) | 칼코겐논리소자를사용하는평판디스플레이용통합드라이버 | |
| Kim et al. | A 16K SRAM-based mixed-signal in-memory computing macro featuring voltage-mode accumulator and row-by-row ADC | |
| CN107545305B (zh) | 一种基于cmos工艺的、数模混合的、电荷域的神经元电路 | |
| EP3427249A1 (en) | Random number generation from multiple memory states | |
| US10304529B2 (en) | Reading circuit for resistive memory | |
| CN109905115B (zh) | 一种可逆逻辑电路及其操作方法 | |
| CN109814837B (zh) | 基于阻变式存储器的lfsr电路及其伪随机数据序列产生方法 | |
| CN114400031B (zh) | 一种补码映射的rram存算一体芯片及电子设备 | |
| CN111600583A (zh) | 基于扩散忆阻器和电流传输器的随机频率三角波发生器 | |
| CN115390789A (zh) | 基于磁隧道结计算单元的模拟域全精度存内计算电路及方法 | |
| CN113949385A (zh) | 一种用于rram存算一体芯片补码量化的模数转换电路 | |
| CN118072788A (zh) | 存算一体电路、芯片及电子设备 | |
| CN111883199B (zh) | 一种rram读出电路及其读出方法 | |
| CN109473136B (zh) | 记忆体驱动装置 | |
| CN112332813B (zh) | 一种带异步置位复位的cmos混合型边沿忆阻d触发器电路 | |
| Al Maharmeh et al. | Compute-in-time for deep neural network accelerators: Challenges and prospects | |
| Marukame et al. | Proposal, analysis and demonstration of Analog/Digital-mixed Neural Networks based on memristive device arrays | |
| CN117056277A (zh) | 基于读写分离sram配置自适应扫描adc的乘累加存内计算电路 | |
| CN114254743B (zh) | 一种基于rram阵列构成的二进制神经网络中并行乘累加运算的电路 | |
| CN114281149B (zh) | Rram阵列求和运算电路及方法 | |
| CN112331255B (zh) | 3d nand存储器的验证统计电路、方法及3d nand存储器 | |
| CN114710155A (zh) | 用于sar型模数转换器的逻辑控制电路、sar型模数转换器 | |
| Yeo et al. | A Dynamic Power-Only Compute-In-Memory Macro With Power-of-Two Nonlinear SAR ADC for Non-Volatile Ferroelectric Capacitive Crossbar Array |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20201208 Address after: 201210, Zhangjiang Road, Zhangjiang, Pudong New Area, No. 497, Gauss Road, Shanghai Applicant after: SHANGHAI IC R & D CENTER Co.,Ltd. Applicant after: Shanghai IC equipment Material Industry Innovation Center Co.,Ltd. Address before: 201210, Zhangjiang Road, Zhangjiang, Pudong New Area, No. 497, Gauss Road, Shanghai Applicant before: SHANGHAI IC R & D CENTER Co.,Ltd. |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |