CN106338909A - 相位比较器及门控游标型时间数字转换电路 - Google Patents
相位比较器及门控游标型时间数字转换电路 Download PDFInfo
- Publication number
- CN106338909A CN106338909A CN201610785935.4A CN201610785935A CN106338909A CN 106338909 A CN106338909 A CN 106338909A CN 201610785935 A CN201610785935 A CN 201610785935A CN 106338909 A CN106338909 A CN 106338909A
- Authority
- CN
- China
- Prior art keywords
- input
- pipe
- signal
- output end
- nmos pipe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/005—Time-to-digital converters [TDC]
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
本发明提供一种相位比较器及门控游标型时间数字转换电路，所述相位比较器包括：第一相位检测单元、第二相位检测单元、第一开关管、第二开关管及比较模块。本发明的相位比较器体积较小，不会占用门控游标型时间数字转换电路的面积；同时，输入信号经过所述相位比较器到输出信号之间只需经过大约4个门延时，测量精度较高，从而扩展了其使用范围及工作频率。
Description
技术领域
本发明属于电学技术领域，特别是涉及一种相位比较器及门控游标型时间数字转换电路。
背景技术
游标型时间数字转换电路，是将微小的连续时间间隔转换为精确的数字输出，一般可以测量的范围在几百皮秒量级，其分辨率能够达到几个皮秒。游标型时间数字转换电路广泛应用在科学研究和工程技术领域，如高能物理中的粒子生命周期测量，激光探测距离，医学生物成像，渡越时间(TOF)测量等等。进一步研究游标型时间数字转换电路，有利于持续提升时间数字转换电路的性能和应用的推广。
传统的门控游标型时间数字转换电路整体结构框图，如图1所示。该电路结构详细给出了游标型时间数字转换电路的各个模块，包括相频检测器、模式判决器、多相计数器、寄存器、量化单元等。量化单元中的游标型门控环形振荡器(Vernier GRO)，包括快速门控环形振荡器、慢速门控环形振荡器、相位比较器阵列。一般而言，快速门控环形振荡器的单个延迟时间tf要大于慢速门控环形振荡器的单个延迟时间ts。而且，快速门控环形振荡器的输入信号在时间上要超前于慢速门控环形振荡器的输入信号，这样就可以使得快速门控环形振荡器的输入信号经过多级延迟可以慢慢超过慢速环形振荡器的输入信号经过数量相同等级的延迟，假设为N级。因此，游标型时间数字转换电路所量化的时间间隔就是N(tf-ts)。量化精度即1LSB为(tf-ts)。
比较快慢门控环形振荡器上的相对应信号在时间上的前后位置依赖于相位比较器，传统的相位比较器电路，如图2所示。输入信号经过奇数个反相器后与自身输入作相与的逻辑运算，可以提出输入信号的上升沿，通过与门后面的触发器来锁定两路信号中较先测得上升沿位置的那个输入信号。换而言之，就是如果IN1上升沿早于IN2则输出有0到1的翻转，如果是IN2的上升沿早于IN1，那么输出不会有0到1的翻转。传统的相位比较器所用的门电路较多，对于大的相位比较器阵列会占用很大的面积，而且输入信号的上升沿到输出信号之间要经过将近8个门延时，这一问题极大限制了传统时间数字转换电路的测量精度和使用范围，工作频率等。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种相位比较器及门控游标型时间数字转换电路，用于解决现有技术中的门控游标型时间数字转换电路中的相位比较器由于门电路较多而导致的体积较大，会占用门控游标型时间数字转换电路较大面积的问题，及由于输入信号到输入信号之间要经过将近8个门延时而导致的测量精度较低，影响其使用范围及工作频率的问题。
为实现上述目的及其他相关目的，本发明提供一种相位比较器，所述相位比较器包括：
第一相位检测单元，包括第一输入端、第二输入端、第三输入端及输出端；所述第一相位检测单元的第一输入端与第一待检测信号相连接，所述第一相位检测单元的第二输入端与第一复位信号相连接，所述第一相位检测单元的第三输入端与电源电压相连接；所述第一相位检测单元适于检测所述第一待检测信号的上升沿；
第二相位检测单元，包括第一输入端、第二输入端、第三输入端及输出端；所述第二相位检测单元的第一输入端与第二待检测信号相连接，所述第二相位检测单元的第二输入端与所述第一复位信号相连接，所述第二相位检测单元的第三输入端与电源电压相连接；所述第二相位检测单元适于检测所述第二待检测信号的上升沿；
第一开关管，与所述第一相位检测单元的输出端及所述电源电压相连接，适于在所述第一复位信号作用时关断；
第二开关管，与所述第二相位检测单元的输出端及所述电源电压相连接，适于在所述第一复位信号作用时关断；
比较模块，包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述比较模块的第一输入端与所述第一开关管相连接，所述比较模块的第二输入端与所述第二开关管相连接，所述比较模块的第三输入端与电源电压相连接，所述比较模块的第四输入端与第二复位信号相连接；所述比较模块适于在所述第二复位信号作用时输出为高电平，并适于将检测到的所述第一待检测信号的上升沿及第二待检测信号的上升沿进行比较，当所述第一待检测信号的上升沿早于所述第二待检测信号的上升沿时，所述比较模块的输出端保持高电平，当所述第二待检测信号的上升沿早于所述第一待检测信号的上升沿时，所述比较模块的输出端从高电平翻转到低电平。
作为本发明的相位比较器的一种优选方案，所述第一相位检测单元包括：
第一PMOS管，所述第一PMOS管的栅极与所述第一复位信号相连接，所述第一PMOS管的源极与所述电源电压相连接；
第一NMOS管，所述第一NMOS管的栅极与所述第一待检测信号相连接，所述第一NMOS管的漏极与所述第一PMOS管的漏极均与所述第一开关管相连接；
第二NMOS管，所述第二NMOS管的栅极与所述第一复位信号相连接，所述第二NMOS管的漏极与所述第一NMOS管的源极相连接，所述第二NMOS管的源极接地。
作为本发明的相位比较器的一种优选方案，所述第二相位检测单元包括：
第二PMOS管，所述第二PMOS管的栅极与所述第一复位信号相连接，所述第一PMOS管的源极与所述电源电压相连接；
第三NMOS管，所述第三NMOS管的栅极与所述第二待检测信号相连接，所述第三NMOS管的漏极与所述第二PMOS管的漏极均与所述第二开关管相连接；
第四NMOS管，所述第四NMOS管的栅极与所述第一复位信号相连接，所述第四NMOS管的漏极与所述第三NMOS管源极相连接，所述第四NMOS管的源极接地。
作为本发明的相位比较器的一种优选方案，所述第一开关管为PMOS管，所述第一开关管的栅极与所述第一相位检测单元相连接，所述第一开关管的源极与所述电源电压相连接，所述第一开关管的漏极与所述比较模块相连接。
作为本发明的相位比较器的一种优选方案，所述第二开关管为PMOS管，所述第二开关管的栅极与所述第二相位检测单元相连接，所述第二开关管的源极与所述电源电压相连接，所述第二开关管的漏极与所述比较模块相连接。
作为本发明的相位比较器的一种优选方案，所述比较模块包括：
触发器，包括第一输入端、第二输入端及输出端，所述触发器的第一输入端与所述第一开关管相连接，所述触发器的第二输入端与所述第二开关管相连接；所述触发器适于将检测到的所述第一待检测信号的上升沿及第二待检测信号的上升沿进行比较，当所述第一待检测信号的上升沿早于所述第二待检测信号的上升沿时，所述触发器的输出端输出为低电平，当所述第二待检测信号的上升沿早于所述第一待检测信号的上升沿时，所述触发器的输出端输出为高电平；
反相器单元，包括第一输入端、第二输入端及输出端，所述第一输入端与所述电源电压相连接，所述第二输入端与所述触发器的输出端相连接，所述反相器单元的输出端即为所述比较模块的输出端；
复位单元，包括输入端及输出端，所述复位单元的输入端与所述第二复位信号相连接，所述复位单元的输出端与所述反相器单元的第二输入端相连接；所述复位单元适于在所述第二复位信号作用时导通，使得所述比较模块输出为高电平。
作为本发明的相位比较器的一种优选方案，所述触发器包括：第三PMOS管、第四PMOS管、第五NMOS管及第六NMOS管；
所述第三PMOS管的源极与所述第一开关管相连接，所述第三PMOS管的漏极与所述第五NMOS管的漏极相连接后与所述反相器单元、所述复位单元、所述第四PMOS管的栅极及所述第六NMOS管的栅极相连接，所述第三PMOS管的栅极与所述第五NMOS管的栅极相连接后与所述第四PMOS管的漏极及所述第六NMOS管的漏极相连接，所述第五NMOS管的源极接地；所述第四PMOS管的源极与所述第二开关管相连接，所述第四PMOS管的漏极与所述第六NMOS管的漏极相连接后与所述第三PMOS管的栅极、所述第五NMOS管的栅极、所述反相器单元及所述复位单元相连接，所述第四PMOS管的栅极与所述第六NMOS管的栅极相连接后与所述第三PMOS管的漏极、所述第五NMOS管的漏极及所述复位单元相连接，所述第六NMOS管的源极接地。
作为本发明的相位比较器的一种优选方案，所述反相器单元包括第一反相器，所述第一反相器包括第五PMOS管及第七NMOS管；所述第五PMOS管的源极与所述电源电压相连接，所述第五PMOS管的栅极与所述第七NMOS管的栅极连接后与所述触发器相连接，所述第五PMOS管的漏极与所述第七NMOS管的漏极相连接后共同作为所述比较模块的输出端；所述第七NMOS管的源极接地。
作为本发明的相位比较器的一种优选方案，所述反相器单元还包括第二反相器，所述第二反相器包括第六PMOS管及第八NMOS管；所述第六PMOS管的源极与所述电源电压相连接，所述第六PMOS管的栅极与所述第八NMOS管的栅极连接后与所述触发器相连接，所述第六PMOS管的漏极与所述第八NMOS管的漏极相连接；所述第八NMOS管的源极接地。
作为本发明的相位比较器的一种优选方案，所述复位单元包括第九NMOS管，所述第九NMOS管的栅极与所述第二复位信号相连接，所述第九NMOS管的漏极与所述触发器相连接，所述第九NMOS管的源极接地。
作为本发明的相位比较器的一种优选方案，所述复位单元还包括第十NMOS管，所述第十NMOS管的栅极与所述第二复位信号相连接，所述第十NMOS管的漏极与所述触发器相连接，所述第十NMOS管的源极接地。
本发明还提供一种游标型门控环形振荡器，所述游标型门控环形振荡器包括：
快速门控环形振荡器，包括第一输入端、第二输入端及多个输出端；所述快门控环形振荡器的第一输入端与第一输入信号相连接，所述快速门控环形振荡器的第二输入端与第一控制电压信号相连接；所述快速门控环形振荡器适于将所述第一输入信号进行量化处理，以生成多个第二待检测信号；
慢速门控环形振荡器，包括第一输入端、第二输入端及多个输出端；所述慢速门控环形振荡器的第一输入端与第二输入信号相连接，所述慢速门控环形振荡器的第二输入端与第二控制电压信号相连接；所述慢速门控环形振荡器适于将所述第二输入信号进行量化处理，以生成多个第一待检测信号；
检测模块，所述检测模块包括多级如上述任一方案中所述的相位比较器及多级与门；所述相位比较器包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述与门包括第一输入端、第二输入端及输出端；各级所述相位比较器的第二输入端均与所述第二复位信号相连接，各级所述相位比较器的第三输入端与与其相对应的所述快速门控环形振荡器的输出端相连接，所述相位比较器的第四输入端与与其相对应的所述慢速门控环形振荡器的输出端相连接，且第一级所述相位比较器的第一输入端与所述第一复位信号相连接，后续各级所述相位比较器的第一输入端与位于其上一级所述与门的输出端相连接；各级所述与门的第一输入端与与其位于同一级所述相位比较器的输出端相连接，且第一级所述与门的第二输入端与所述第一复位信号相连接，后续各级所述与门的第二输入端与位于其上一级所述与门的输出端相连接；
反相器阵列，包括多级第三反相器，所述第三反相器包括输入端及输出端，所述第三反相器的输入端与与其位于同一级所述相位比较器的输出端相连接。
作为本发明的游标型门控环形振荡器的一种优选方案，所述快速门控环形振荡器包括第一量化处理模块及第一平衡模块；
所述第一量化处理模块包括n+1级第一快速压控延迟单元及n+1级第一缓冲器，其中，n为大于等于1的整数；所述第一快速压控延迟单元包括第一输入端、第二输入端及输出端，所述第一快速压控延迟单元依据所述第一输入端及所述输出端依次串接，且各级所述第一快速压控延迟单元的第二输入端均与所述第一控制信号相连接，第一级所述第一快速压控延迟单元的第一输入端与所述第一输入信号相连接；所述第一缓冲器包括输入端及输出端，所述第一缓冲器的输入端与与其位于同一级所述第一快速压控延迟单元的输出端相连接；所述第一量化处理模块适于将所述第一输入信号进行量化处理，以生成n+1级第二待检测信号；
所述第一平衡模块包括第一平衡单元及第二平衡单元；所述第一平衡单元包括一第二缓冲器，所述第二缓冲器的输入端与所述第一输入信号及第一级所述第一快速压控延迟单元的第一输入端相连接；所述第二平衡单元包括一第二快速压控延迟单元及一第三缓冲器，所述第二快速压控延迟单元的第二输入端与所述第一控制信号相连接，所述第二快速压控延迟单元的第一输入端与第n+1级所述第一快速压控延迟单元的输出端相连接；所述第三缓冲器的输入端与所述第二快速压控延迟单元的输出端相连接；所述第一平衡模块适于平衡所述第一量化处理模块中各级所述第一快速压控延迟单元的负载，以使得各级所述第一快速压控延迟单元之间的延迟相同。
作为本发明的游标型门控环形振荡器的一种优选方案，所述慢速门控环形振荡器包括所述第二量化处理模块及第二平衡模块；
所述第二量化处理模块包括n+1级第一慢速压控延迟单元及n+1级第四缓冲器，其中，n为大于等于1的整数；所述第一慢速压控延迟单元包括第一输入端、第二输入端及输出端，所述第一慢速压控延迟单元依据所述第一输入端及所述输出端依次串接，且各级所述第一慢速压控延迟单元的第二输入端均与所述第二控制信号相连接，第一级所述第一慢速压控延迟单元的第一输入端与所述第二输入信号相连接；所述第四缓冲器包括输入端及输出端，所述第四缓冲器的输入端与与其相对应的所述第一慢速压控延迟单元的输出端相连接；所述第二量化处理模块适于将所述第二输入信号进行量化处理，以生成n+1级第一待检测信号；
所述第二平衡模块包括第三平衡单元及第四平衡单元；所述第三平衡单元包括一第五缓冲器，所述第五缓冲器的输入端与所述第二输入信号及第一级所述第一慢速压控延迟单元的第一输入端相连接；所述第四平衡单元包括一第二慢速压控延迟单元及一第六缓冲器，所述第二慢速压控延迟单元的第二输入端与所述第二控制信号相连接，所述第二慢速压控延迟单元的第一输入端与第n+1级所述第一慢速压控延迟单元的输出端相连接；所述第六缓冲器的输入端与所述第二慢速压控延迟单元的输出端相连接；所述第二平衡模块适于平衡所述第二量化处理模块中各级所述第一慢速压控延迟单元的负载，以使得各级所述第一慢速压控延迟单元之间的延迟相同。
作为本发明的游标型门控环形振荡器的一种优选方案，所述相位比较器的级数为n+1级，所述与门的级数为n级，所述第三反相器的级数为n+1级。
本发明还提供一种门控游标型时间数字转换电路，所述门控游标型时间数字转换电路包括如上述任一方案中所述的游标型门控环形振荡器。
如上所述，本发明的相位比较器及门控游标型时间数字转换电路，具有以下有益效果：本发明的相位比较器体积较小，不会占用门控游标型时间数字转换电路的面积；同时，输入信号经过所述相位比较器到输出信号之间只需经过大约4个门延时，测量精度较高，从而扩展了其使用范围及工作频率。
附图说明
图1显示为现有技术中的门控游标型时间数字转换电路的示意图。
图2显示为现有技术中的相位比较器的电路图。
图3显示为本发明实施例一中提供的相位比较器的电路图。
图4显示为本发明实施例一中提供的相位比较器的时序图。
图5显示为本发明实施例二中提供的游标型门控环形振荡器的电路图。
图6显示为本发明实施例二中提供的游标型门控环形振荡器的时序图。
元件标号说明
1 相位比较器
11 第一相位检测单元
12 第二相位检测单元
13 比较模块
131 触发器
132 第一反相器
133 第二反相器
2 快速门控环形振荡器
21 第一量化处理模块
211 第一快速压控延迟单元
212 第一缓冲器
22 第一平衡单元
221 第二缓冲器
23 第二平衡单元
231 第二快速压控延迟单元
232 第三缓冲器
3 慢速压控延迟单元
31 第二量化处理模块
311 第一慢速压控延迟单元
312 第四缓冲器
32 第三平衡单元
321 第五缓冲器
33 第四平衡单元
331 第二慢速压控延迟单元
332 第六缓冲器
4 检测模块
5 与门
6 反相器阵列
61 第三反相器
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图3，本发明提供一种相位比较器1，所述相位比较器1包括：第一相位检测单元11，所述第一相位检测单元11包括第一输入端、第二输入端、第三输入端及输出端；所述第一相位检测单元11的第一输入端与第一待检测信号Si相连接，所述第一相位检测单元11的第二输入端与第一复位信号Rp相连接，所述第一相位检测单元11的第三输入端与电源电压VDD相连接；所述第一相位检测单元11适于检测所述第一待检测信号Si的上升沿；第二相位检测单元12，所述第二相位检测单元12包括第一输入端、第二输入端、第三输入端及输出端；所述第二相位检测单元12的第一输入端与第二待检测信号Fi相连接，所述第二相位检测单元12的第二输入端与所述第一复位信号Rp相连接，所述第二相位检测单元12的第三输入端与电源电压VDD相连接；所述第二相位检测单元12适于检测所述第二待检测信号Fi的上升沿；第一开关管MP2，所述第一开关管MP2与所述第一相位检测单元11的输出端及所述电源电压VDD相连接，适于在所述第一复位信号Rp作用时关断；第二开关管MP3，所述第二开关管MP3与所述第二相位检测单元12的输出端及所述电源电压VDD相连接，适于在所述第一复位信号Rp作用时关断；比较模块13，所述比较模块13包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述比较模块13的第一输入端与所述第一开关管MP2相连接，所述比较模块13的第二输入端与所述第二开关管MP3相连接，所述比较模块13的第三输入端与电源电压VDD相连接，所述比较模块13的第四输入端与第二复位信号Rn相连接；所述比较模块13适于在所述第二复位信号Rn作用时输出为高电平，并适于将检测到的所述第一待检测信号Si的上升沿及第二待检测信号Fi的上升沿进行比较，当所述第一待检测信号Si的上升沿早于所述第二待检测信号Fi的上升沿时，所述比较模块13的输出端保持高电平，当所述第二待检测信号Fi的上升沿早于所述第一待检测信号Si的上升沿时，所述比较模块13的输出端从高电平翻转到低电平。
作为示例，所述第一相位检测单元11包括：第一PMOS管MP0，所述第一PMOS管MP0的栅极与所述第一复位信号Rp相连接，所述第一PMOS管MP0的源极与所述电源电压VDD相连接；第一NMOS管MN0，所述第一NMOS管MN0的栅极与所述第一待检测信号Si相连接，所述第一NMOS管MN0的漏极与所述第一PMOS管MP0的漏极均与所述第一开关管MP2相连接；第二NMOS管MN1，所述第二NMOS管MN1的栅极与所述第一复位信号Rp相连接，所述第二NMOS管MN1的漏极与所述第一NMOS管MN0的源极相连接，所述第二NMOS管MN1的源极接地。
作为示例，所述第二相位检测单元12包括：第二PMOS管MP1，所述第二PMOS管MP1的栅极与所述第一复位信号Rp相连接，所述第一PMOS管MP1的源极与所述电源电压VDD相连接；第三NMOS管MN2，所述第三NMOS管MN2的栅极与所述第二待检测信号Fi相连接，所述第三NMOS管MN2的漏极与所述第二PMOS管MP1的漏极均与所述第二开关管MP3相连接；第四NMOS管MN3，所述第四NMOS管MN3的栅极与所述第一复位信号Rp相连接，所述第四NMOS管MN3的漏极与所述第三NMOS管MN3源极相连接，所述第四NMOS管MN3的源极接地。
作为示例，所述第一开关管MP2为PMOS管，所述第一开关管MP2的栅极与所述第一相位检测单元11相连接，具体的，所述第一开关管MP2的栅极与所述第一PMOS管MP0的漏极及所述第一NMOS管MN0的漏极相连接，所述第一开关管MP2的源极与所述电源电压VDD相连接，所述第一开关管MP2的漏极与所述比较模块13相连接。
作为示例，所述第二开关管MP3为PMOS管，所述第二开关管MP3的栅极与所述第二相位检测单元12相连接，具体的，所述第二开关管MP3的栅极与所述第二PMOS管MP1的漏极及所述第三NMOS管MN2的漏极相连接，所述第二开关管MP3的源极与所述电源电压VDD相连接，所述第二开关管MP3的漏极与所述比较模块13相连接。
作为示例，所述比较模块13包括：触发器131，所述触发器131包括第一输入端、第二输入端及输出端，所述触发器131的第一输入端与所述第一开关管MP2相连接，所述触发器131的第二输入端与所述第二开关管MP3相连接；所述触发器131适于将检测到的所述第一待检测信号Si的上升沿及第二待检测信号Fi的上升沿进行比较，当所述第一待检测信号Si的上升沿早于所述第二待检测信号Fi的上升沿时，所述触发器131的输出端输出为低电平，当所述第二待检测信号Fi的上升沿早于所述第一待检测信号Si的上升沿时，所述触发器的131输出端输出为高电平；反相器单元，所述反相器单元包括第一输入端、第二输入端及输出端，所述第一输入端与所述电源电压VDD相连接，所述第二输入端与所述触发器131的输出端相连接，所述反相器单元的输出端即为所述比较模块13的输出端；复位单元，所述复位单元包括输入端及输出端，所述复位单元的输入端与所述第二复位信号Rn相连接，所述复位单元的输出端与所述反相器单元的第二输入端相连接；所述复位单元适于在所述第二复位信号Rn作用时导通，使得所述比较模块13输出为高电平。
作为示例，所述触发器131包括：第三PMOS管MP4、第四PMOS管MP5、第五NMOS管MN4及第六NMOS管MN5；所述第三PMOS管MP4的源极与所述第一开关管MP2相连接，具体的，所述第三PMOS管MP4的源极与所述第一开关管MP2的漏极相连接，所述第三PMOS管MP5的漏极与所述第五NMOS管MN4的漏极相连接后与所述反相器单元、所述复位单元、所述第四PMOS管MP5的栅极及所述第六NMOS管MN5的栅极相连接，所述第三PMOS管MP4的栅极与所述第五NMOS管MN4的栅极相连接后与所述第四PMOS管MP5的漏极及所述第六NMOS管MN5的漏极相连接，所述第五NMOS管MN4的源极接地；所述第四PMOS管MP5的源极与所述第二开关管MP3相连接，具体的，所述第四PMOS管MP5的源极与所述第二开关管MP3的漏极相连接，所述第四PMOS管MP5的漏极与所述第六NMOS管MN5的漏极相连接后与所述第三PMOS管MP4的栅极、所述第五NMOS管MN4的栅极、所述反相器单元及所述复位单元相连接，所述第四PMOS管MP5的栅极与所述第六NMOS管MN5的栅极相连接后与所述第三PMOS管MP4的漏极、所述第五NMOS管MN4的漏极及所述复位单元相连接，所述第六NMOS管MN5的源极接地。
作为示例，所述反相器单元包括第一反相器132，所述第一反相器132包括第五PMOS管MP7及第七NMOS管MN7；所述第五PMOS管MP7的源极与所述电源电压VDD相连接，所述第五PMOS管MP7的栅极与所述第七NMOS管MN7的栅极连接后与所述触发器131相连接，具体的，所述第五PMOS管MP7的栅极与所述第七NMOS管MN7的栅极连接后与所述第三PMOS管的栅极、所述第五NMOS管的栅极、所述第四PMOS管的漏极及所述第六NMOS管的漏极相连接，所述第五PMOS管MP7的漏极与所述第七NMOS管MN7的漏极相连接后共同作为所述比较模块13的输出端；所述第七NMOS管MN7的源极接地。
作为示例，所述反相器单元还包括第二反相器133，所述第二反相器133包括第六PMOS管MP6及第八NMOS管MN6；所述第六PMOS管MP6的源极与所述电源电压VDD相连接，所述第六PMOS管MP6的栅极与所述第八NMOS管MN6的栅极连接后与所述触发器131相连接，具体的，所述第六PMOS管MP6的栅极与所述第八NMOS管MN6的栅极连接后与所述第三PMOS管MP4的漏极及所述第五NMOS的漏极相连接，所述第六PMOS管MP6的漏极与所述第八NMOS管MN6的漏极相连接；所述第八NMOS管MN6的源极接地。
作为示例，所述复位单元包括第九NMOS管MN9，所述第九NMOS管MN9的栅极与所述第二复位信号Rn相连接，所述第九NMOS管MN9的漏极与所述触发器131相连接，具体的，所述第九NMOS管MN9的漏极与所述第四PMOS管的漏极、所述第六NMOS管MN5的漏极、所述第五PMOS管MP7的栅极及所述第七NMOS管MN7的栅极相连接，所述第九NMOS管MN9的源极接地。
作为示例，所述复位单元还包括第十NMOS管MN8，所述第十NMOS管MN8的栅极与所述第二复位信号Rn相连接，所述第十NMOS管MN8的漏极与所述触发器131相连接，具体的，所述第十NMOS管MN8的漏极与所述第三PMOS管MP4的漏极、所述第五NMOS管的漏极MN4、所述第四PMOS管MP5的栅极及所述第六NMOS管的栅极相连接，所述第十NMOS管MN8的源极接地。
请结合图4继续参阅图3，本发明的相位比较器的工作原理为：在所述第一相位检测单元11及所述第二相位检测单元12进行检测之前，所述第一复位信号Rp为低电平，所述第一PMOS管MP0及所述第二PMOS管MP1导通，所述第二NMOS管MN1及所述第四NMOS管MN3断开，使得所述第一开关管MP2的栅极及所述第二开关管MP3的栅极置于高电平，所述第一开关管MP2及所述第二开关管MP3断开，所述相位比较器处于复位状态，不能对所述第一待检测信号Si及所述第二待检测信号Fi的相位进行比较。当所述第一复位信号Rp为低电平时，所述第二复位信号Rn为高电平，此时，所述第九NMOS管MN9及所述第十NMOS管MN8均作为下拉管工作，使得所述相位比较器1的输出为高电平。当所述第一复位信号Rp为高电平时，所述第二复位信号Rn为低电平，即所述第一复位信号Rp及所述第二复位信号Rn不起作用，所述第一PMOS管MP0及所述第二PMOS管MP1断开，所述第二NMOS管MN1及所述第四NMOS管MN3导通，所述相位比较器处于检测状态；所述触发器131为由所述第三PMOS管MP4与所述第五NMOS管MN4组成的反相器、所述第四PMOS管MP5与所述第六NMOS管MN5组成的反相器首尾互联的锁存器结构，当所述第一待检测信号Si的上升沿早于所述第二待检测信号Fi的上升沿时，所述第一NMOS管MN0先于所述第三NMOS管MN2开启，使得所述第一开关管MP2的栅极先于所述第二开关管MP3的栅极降到低电平，从而使得所述第一开关管MP2先于所述第二开关管MP3打开，所述第一开关管MP2开启时，可以将所述第三PMOS管MP4的源极置于高电平，由于复位阶段时所述第三PMOS管MP4的栅极、所述第五NMOS管MN4的栅极、所述第四PMOS管MP5的栅极及所述第六NMOS管MN5的栅极均处于低电平，所以，所述第三PMOS管MP4会早于所述第四PMOS管MP5导通，从而将所述第三PMOS管MP4的漏极置于高电平，又因为所述第三PMOS管MP4的漏极连接到所述第四PMOS管MP5的栅极及所述第六NMOS管MN5的栅极，故会使得所述第四PMOS管MP5处于断开状态，所述第六NMOS管MN5开启，所述第六NMOS管MN5的漏极保持在低电平，从而，所述相变比较器1的输出仍未高电平，并不发生翻转。反之，当所述第二待检测信号Fi的上升沿早于所述第一待检测信号Si的上升沿时，所述第四PMOS管MP5先于所述第三PMOS管MP4开启，所述第四PMOS管MP5的漏极及所述第六NMOS管MN5的漏极处于高电平，所述触发器131输出的信号经过所述反相器单元之后，所述相位比较器1的输出从高电平翻转至低电平，同时，使得所述第三PMOS管MP4关断。
实施例二
请参阅图5，本发明还提供一种游标型门控环形振荡器，所述游标型门控环形振荡器包括：快速门控环形振荡器2，所述快速门控环形振荡器2包括第一输入端、第二输入端及多个输出端；所述快门控环形振荡器2的第一输入端与第一输入信号CLK_S相连接，所述快速门控环形振荡器2的第二输入端与第一控制电压信号VF_S相连接；所述快速门控环形振荡器2适于将所述第一输入信号CLK_F进行量化处理，以生成CLK_F[0]、CLK_F[1]…CLK_F[n-1]、CLK_F[n]共n+1个第二待检测信号；需要说明的是，此处所述的第二待检测信号与实施例一中所述的第二待检测信号Fi为相同的信号；慢速门控环形振荡器3，所述慢速门控环形振荡器3包括第一输入端、第二输入端及多个输出端；所述慢速门控环形振荡器3的第一输入端与第二输入信号CLK_S相连接，所述慢速门控环形振荡器3的第二输入端与第二控制电压信号VC_S相连接；所述慢速门控环形振荡器3适于将所述第二输入信号CLK_S进行量化处理，以生成CLK_S[0]、CLK_S[1]…CLK_S[n-1]、CLK_S[n]共n+1个第一待检测信号；需要说明的是，此处所述的第一待检测信号与实施例一中所述的第一待检测信号Si为相同的信号；检测模块4，所述检测模块4包括n+1级如实施例一中所述的相位比较器1及n级与门5；所述相位比较器1包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述与门5包括第一输入端、第二输入端及输出端；各级所述相位比较器1的第二输入端(即图5所示的高电平复位端Rn复位端)均与所述第二复位信号Rst_N(即实施例一中所述的第二复位信号Rn)相连接，各级所述相位比较器1的第三输入端与与其相对应的所述快速门控环形振荡器2的输出端相连接，所述相位比较器1的第四输入端与与其相对应的所述慢速门控环形振荡器3的输出端相连接，且第一级所述相位比较器1的第一输入端(即图5中所示的低电平复位端Rp复位端)与所述第一复位信号Rst_P(即实施例一中所述的第一复位信号Rp)相连接，后续各级所述相位比较器1的第一输入端与位于其上一级所述与门5的输出端相连接；各级所述与门5的第一输入端与与其位于同一级所述相位比较器1的输出端相连接，且第一级所述与门5的第二输入端与所述第一复位信号Rst_P相连接，后续各级所述与门5的第二输入端与位于其上一级所述与门5的输出端相连接；反相器阵列6，所述反相器阵列6包括n+1级第三反相器61，所述第三反相器61包括输入端及输出端，所述第三反相器61的输入端与与其位于同一级所述相位比较器1的输出端相连接。
作为示例，所述快速门控环形振荡器2包括第一量化处理模块21及第一平衡模块22；所述第一量化处理模块21包括n+1级第一快速压控延迟单元211及n+1级第一缓冲器212，其中，n为大于等于1的整数；所述第一快速压控延迟单元211包括第一输入端、第二输入端及输出端，所述第一快速压控延迟单元211依据所述第一输入端及所述输出端依次串接，且各级所述第一快速压控延迟单元211的第二输入端均与所述第一控制信号VF_S相连接，第一级所述第一快速压控延迟单元211的第一输入端与所述第一输入信号CLK_F相连接；所述第一缓冲器212包括输入端及输出端，所述第一缓冲器212的输入端与与其位于同一级所述第一快速压控延迟单元211的输出端相连接；所述第一量化处理模块21适于将所述第一输入信号CLK_F进行量化处理，以生成n+1级第二待检测信号；所述第一平衡模块包括第一平衡单元22及第二平衡单元23；所述第一平衡单元22包括一第二缓冲器221，所述第二缓冲器221的输入端与所述第一输入信号CLK_F及第一级所述第一快速压控延迟单元211的第一输入端相连接；所述第二平衡单元23包括一第二快速压控延迟单元231及一第三缓冲器232，所述第二快速压控延迟单元231的第二输入端与所述第一控制信号VF_S相连接，所述第二快速压控延迟单元的第一输入端与第n+1级所述第一快速压控延迟单元211的输出端相连接；所述第三缓冲器232的输入端与所述第二快速压控延迟单元231的输出端相连接；所述第一平衡模块适于平衡所述第一量化处理模块21中各级所述第一快速压控延迟单元211的负载，以使得各级所述第一快速压控延迟单元211之间的延迟相同；具体的，所述第一平衡单元22用于平衡第一级所述第一快速压控延迟单元211与其他各级所述第一快速压控延迟单元211的输入负载，所述第二平衡单元23用于平衡第n+1级所述第一快速压控延迟单元211与其他各级所述第一快速压控延迟单元211的输出负载。
作为示例，所述慢速门控环形振荡器3包括所述第二量化处理模块31及第二平衡模块；所述第二量化处理模块31包括n+1级第一慢速压控延迟单元311及n+1级第四缓冲器312，其中，n为大于等于1的整数；所述第一慢速压控延迟单元311包括第一输入端、第二输入端及输出端，所述第一慢速压控延迟单元311依据所述第一输入端及所述输出端依次串接，且各级所述第一慢速压控延迟单元311的第二输入端均与所述第二控制信号VC_S相连接，第一级所述第一慢速压控延迟单元311的第一输入端与所述第二输入信号CLK_S相连接；所述第四缓冲器312包括输入端及输出端，所述第四缓冲器312的输入端与与其相对应的所述第一慢速压控延迟单元311的输出端相连接；所述第二量化处理模块31适于将所述第二输入信号CLK_S进行量化处理，以生成n+1级第一待检测信号；所述第二平衡模块包括第三平衡单元32及第四平衡单元33；所述第三平衡单元32包括一第五缓冲器321，所述第五缓冲器321的输入端与所述第二输入信号CLK_S及第一级所述第一慢速压控延迟单元311的第一输入端相连接；所述第四平衡单元33包括一第二慢速压控延迟单元331及一第六缓冲器332，所述第二慢速压控延迟单元331的第二输入端与所述第二控制信号VC_S相连接，所述第二慢速压控延迟单元331的第一输入端与第n+1级所述第一慢速压控延迟单元311的输出端相连接；所述第六缓冲器332的输入端与所述第二慢速压控延迟单元331的输出端相连接；所述第二平衡模块适于平衡所述第二量化处理模块31中各级所述第一慢速压控延迟单元311的负载，以使得各级所述第一慢速压控延迟单元311之间的延迟相同；具体的，所述第三平衡模块32用于平衡第一级所述第一慢速压控延迟单元311与其他各级所述第一慢速压控延迟单元311的输入负载，所述第四平衡单元33用于平衡第n+1级所述第一慢性压控延迟单元311与其他各级所述第一慢速压控延迟单元311的输出负载。
所述游标型门控环形振荡器的时序图如图6所示，由图6可知，所有量化的初始时间间隔是T，所述快速门控环形振荡器2的单个快速压控延迟单元产生的延迟时间是Δt1，所述慢速门控环形振荡器3的单个慢速压控延迟单元的延迟时间是Δt2。因此，所述游标型门控环形振荡器的精度即为Δt1-Δt2。从图6中可以看出，CLK_F[i]上升沿首次超过CLK_S[i]的上升沿，故而所对应的所述相位比较器1输出端会有从高电平到低电平的翻转，经过一级所述第三反相器61后的输出端会发生从低电平到高电平的翻转，而之后的各级所述相位比较器1由于所述与门5一端输入低电平而使得所述相位比较器1复位，故而整个所述游标型门控环形振荡器的输出就只有一个从低电平到高电平的翻转。最后测得的时间是(i+1)(Δt1-Δt2)。
实施例三
本发明还提供一种门控游标型时间数字转换电路，所述门控游标型时间数字转换电路包括实施例二中所述的游标型门控环形振荡器。所述游标型门控环形振荡器的具体结构请参阅实施例二，此处不再累述。
综上所述，本发明提供一种相位比较器及门控游标型时间数字转换电路，所述相位比较器包括：第一相位检测单元，包括第一输入端、第二输入端、第三输入端及输出端；所述第一相位检测单元的第一输入端与第一待检测信号相连接，所述第一相位检测单元的第二输入端与第一复位信号相连接，所述第一相位检测单元的第三输入端与电源电压相连接；所述第一相位检测单元适于检测所述第一待检测信号的上升沿；第二相位检测单元，包括第一输入端、第二输入端、第三输入端及输出端；所述第二相位检测单元的第一输入端与第二待检测信号相连接，所述第二相位检测单元的第二输入端与所述第一复位信号相连接，所述第二相位检测单元的第三输入端与电源电压相连接；所述第二相位检测单元适于检测所述第二待检测信号的上升沿；第一开关管，与所述第一相位检测单元的输出端及所述电源电压相连接，适于在所述第一复位信号作用时关断；第二开关管，与所述第二相位检测单元的输出端及所述电源电压相连接，适于在所述第一复位信号作用时关断；比较模块，包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述比较模块的第一输入端与所述第一开关管相连接，所述比较模块的第二输入端与所述第二开关管相连接，所述比较模块的第三输入端与电源电压相连接，所述比较模块的第四输入端与第二复位信号相连接；所述比较模块适于在所述第二复位信号作用时输出为高电平，并适于将检测到的所述第一待检测信号的上升沿及第二待检测信号的上升沿进行比较，当所述第一待检测信号的上升沿早于所述第二待检测信号的上升沿时，所述比较模块的输出端保持高电平，当所述第二待检测信号的上升沿早于所述第一待检测信号的上升沿时，所述比较模块的输出端从高电平翻转到低电平。本发明的相位比较器体积较小，不会占用门控游标型时间数字转换电路的面积；同时，输入信号经过所述相位比较器到输出信号之间只需经过大约4个门延时，测量精度较高，从而扩展了其使用范围及工作频率。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种相位比较器，其特征在于，所述相位比较器包括：
第一相位检测单元，包括第一输入端、第二输入端、第三输入端及输出端；所述第一相位检测单元的第一输入端与第一待检测信号相连接，所述第一相位检测单元的第二输入端与第一复位信号相连接，所述第一相位检测单元的第三输入端与电源电压相连接；所述第一相位检测单元适于检测所述第一待检测信号的上升沿；
第二相位检测单元，包括第一输入端、第二输入端、第三输入端及输出端；所述第二相位检测单元的第一输入端与第二待检测信号相连接，所述第二相位检测单元的第二输入端与所述第一复位信号相连接，所述第二相位检测单元的第三输入端与电源电压相连接；所述第二相位检测单元适于检测所述第二待检测信号的上升沿；
第一开关管，与所述第一相位检测单元的输出端及所述电源电压相连接，适于在所述第一复位信号作用时关断；
第二开关管，与所述第二相位检测单元的输出端及所述电源电压相连接，适于在所述第一复位信号作用时关断；
比较模块，包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述比较模块的第一输入端与所述第一开关管相连接，所述比较模块的第二输入端与所述第二开关管相连接，所述比较模块的第三输入端与电源电压相连接，所述比较模块的第四输入端与第二复位信号相连接；所述比较模块适于在所述第二复位信号作用时输出为高电平，并适于将检测到的所述第一待检测信号的上升沿及第二待检测信号的上升沿进行比较，当所述第一待检测信号的上升沿早于所述第二待检测信号的上升沿时，所述比较模块的输出端保持高电平，当所述第二待检测信号的上升沿早于所述第一待检测信号的上升沿时，所述比较模块的输出端从高电平翻转到低电平。
2.根据权利要求1所述的相位比较器，其特征在于：所述第一相位检测单元包括：
第一PMOS管，所述第一PMOS管的栅极与所述第一复位信号相连接，所述第一PMOS管的源极与所述电源电压相连接；
第一NMOS管，所述第一NMOS管的栅极与所述第一待检测信号相连接，所述第一NMOS管的漏极与所述第一PMOS管的漏极均与所述第一开关管相连接；
第二NMOS管，所述第二NMOS管的栅极与所述第一复位信号相连接，所述第二NMOS管的漏极与所述第一NMOS管的源极相连接，所述第二NMOS管的源极接地。
3.根据权利要求1所述的相位比较器，其特征在于：所述第二相位检测单元包括：
第二PMOS管，所述第二PMOS管的栅极与所述第一复位信号相连接，所述第一PMOS管的源极与所述电源电压相连接；
第三NMOS管，所述第三NMOS管的栅极与所述第二待检测信号相连接，所述第三NMOS管的漏极与所述第二PMOS管的漏极均与所述第二开关管相连接；
第四NMOS管，所述第四NMOS管的栅极与所述第一复位信号相连接，所述第四NMOS管的漏极与所述第三NMOS管源极相连接，所述第四NMOS管的源极接地。
4.根据权利要求1所述的相位比较器，其特征在于：所述第一开关管为PMOS管，所述第一开关管的栅极与所述第一相位检测单元相连接，所述第一开关管的源极与所述电源电压相连接，所述第一开关管的漏极与所述比较模块相连接。
5.根据权利要求1所述的相位比较器，其特征在于：所述第二开关管为PMOS管，所述第二开关管的栅极与所述第二相位检测单元相连接，所述第二开关管的源极与所述电源电压相连接，所述第二开关管的漏极与所述比较模块相连接。
6.根据权利要求1所述的相位比较器，其特征在于：所述比较模块包括：
触发器，包括第一输入端、第二输入端及输出端，所述触发器的第一输入端与所述第一开关管相连接，所述触发器的第二输入端与所述第二开关管相连接；所述触发器适于将检测到的所述第一待检测信号的上升沿及第二待检测信号的上升沿进行比较，当所述第一待检测信号的上升沿早于所述第二待检测信号的上升沿时，所述触发器的输出端输出为低电平，当所述第二待检测信号的上升沿早于所述第一待检测信号的上升沿时，所述触发器的输出端输出为高电平；
反相器单元，包括第一输入端、第二输入端及输出端，所述第一输入端与所述电源电压相连接，所述第二输入端与所述触发器的输出端相连接，所述反相器单元的输出端即为所述比较模块的输出端；
复位单元，包括输入端及输出端，所述复位单元的输入端与所述第二复位信号相连接，所述复位单元的输出端与所述反相器单元的第二输入端相连接；所述复位单元适于在所述第二复位信号作用时导通，使得所述比较模块输出为高电平。
7.根据权利要求6所述的相位比较器，其特征在于：所述触发器包括：第三PMOS管、第四PMOS管、第五NMOS管及第六NMOS管；
所述第三PMOS管的源极与所述第一开关管相连接，所述第三PMOS管的漏极与所述第五NMOS管的漏极相连接后与所述反相器单元、所述复位单元、所述第四PMOS管的栅极及所述第六NMOS管的栅极相连接，所述第三PMOS管的栅极与所述第五NMOS管的栅极相连接后与所述第四PMOS管的漏极及所述第六NMOS管的漏极相连接，所述第五NMOS管的源极接地；所述第四PMOS管的源极与所述第二开关管相连接，所述第四PMOS管的漏极与所述第六NMOS管的漏极相连接后与所述第三PMOS管的栅极、所述第五NMOS管的栅极、所述反相器单元及所述复位单元相连接，所述第四PMOS管的栅极与所述第六NMOS管的栅极相连接后与所述第三PMOS管的漏极、所述第五NMOS管的漏极及所述复位单元相连接，所述第六NMOS管的源极接地。
8.根据权利要求6所述的相位比较器，其特征在于：所述反相器单元包括第一反相器，所述第一反相器包括第五PMOS管及第七NMOS管；所述第五PMOS管的源极与所述电源电压相连接，所述第五PMOS管的栅极与所述第七NMOS管的栅极连接后与所述触发器相连接，所述第五PMOS管的漏极与所述第七NMOS管的漏极相连接后共同作为所述比较模块的输出端；所述第七NMOS管的源极接地。
9.根据权利要求8所述的相位比较器，其特征在于：所述反相器单元还包括第二反相器，所述第二反相器包括第六PMOS管及第八NMOS管；所述第六PMOS管的源极与所述电源电压相连接，所述第六PMOS管的栅极与所述第八NMOS管的栅极连接后与所述触发器相连接，所述第六PMOS管的漏极与所述第八NMOS管的漏极相连接；所述第八NMOS管的源极接地。
10.根据权利要求6所述的相位比较器，其特征在于：所述复位单元包括第九NMOS管，所述第九NMOS管的栅极与所述第二复位信号相连接，所述第九NMOS管的漏极与所述触发器相连接，所述第九NMOS管的源极接地。
11.根据权利要求10所述的相位比较器，其特征在于：所述复位单元还包括第十NMOS管，所述第十NMOS管的栅极与所述第二复位信号相连接，所述第十NMOS管的漏极与所述触发器相连接，所述第十NMOS管的源极接地。
12.一种游标型门控环形振荡器，其特征在于，所述游标型门控环形振荡器包括：
快速门控环形振荡器，包括第一输入端、第二输入端及多个输出端；所述快门控环形振荡器的第一输入端与第一输入信号相连接，所述快速门控环形振荡器的第二输入端与第一控制电压信号相连接；所述快速门控环形振荡器适于将所述第一输入信号进行量化处理，以生成多个第二待检测信号；
慢速门控环形振荡器，包括第一输入端、第二输入端及多个输出端；所述慢速门控环形振荡器的第一输入端与第二输入信号相连接，所述慢速门控环形振荡器的第二输入端与第二控制电压信号相连接；所述慢速门控环形振荡器适于将所述第二输入信号进行量化处理，以生成多个第一待检测信号；
检测模块，所述检测模块包括多级如权利要求1至11中任一项所述的相位比较器及多级与门；所述相位比较器包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述与门包括第一输入端、第二输入端及输出端；各级所述相位比较器的第二输入端均与所述第二复位信号相连接，各级所述相位比较器的第三输入端与与其相对应的所述快速门控环形振荡器的输出端相连接，所述相位比较器的第四输入端与与其相对应的所述慢速门控环形振荡器的输出端相连接，且第一级所述相位比较器的第一输入端与所述第一复位信号相连接，后续各级所述相位比较器的第一输入端与位于其上一级所述与门的输出端相连接；各级所述与门的第一输入端与与其位于同一级所述相位比较器的输出端相连接，且第一级所述与门的第二输入端与所述第一复位信号相连接，后续各级所述与门的第二输入端与位于其上一级所述与门的输出端相连接；
反相器阵列，包括多级第三反相器，所述第三反相器包括输入端及输出端，所述第三反相器的输入端与与其位于同一级所述相位比较器的输出端相连接。
13.根据权利要求12所述的游标型门控环形振荡器，其特征在于：所述快速门控环形振荡器包括第一量化处理模块及第一平衡模块；
所述第一量化处理模块包括n+1级第一快速压控延迟单元及n+1级第一缓冲器，其中，n为大于等于1的整数；所述第一快速压控延迟单元包括第一输入端、第二输入端及输出端，所述第一快速压控延迟单元依据所述第一输入端及所述输出端依次串接，且各级所述第一快速压控延迟单元的第二输入端均与所述第一控制信号相连接，第一级所述第一快速压控延迟单元的第一输入端与所述第一输入信号相连接；所述第一缓冲器包括输入端及输出端，所述第一缓冲器的输入端与与其位于同一级所述第一快速压控延迟单元的输出端相连接；所述第一量化处理模块适于将所述第一输入信号进行量化处理，以生成n+1级第二待检测信号；
所述第一平衡模块包括第一平衡单元及第二平衡单元；所述第一平衡单元包括一第二缓冲器，所述第二缓冲器的输入端与所述第一输入信号及第一级所述第一快速压控延迟单元的第一输入端相连接；所述第二平衡单元包括一第二快速压控延迟单元及一第三缓冲器，所述第二快速压控延迟单元的第二输入端与所述第一控制信号相连接，所述第二快速压控延迟单元的第一输入端与第n+1级所述第一快速压控延迟单元的输出端相连接；所述第三缓冲器的输入端与所述第二快速压控延迟单元的输出端相连接；所述第一平衡模块适于平衡所述第一量化处理模块中各级所述第一快速压控延迟单元的负载，以使得各级所述第一快速压控延迟单元之间的延迟相同。
14.根据权利要求12所述的游标型门控环形振荡器，其特征在于：所述慢速门控环形振荡器包括所述第二量化处理模块及第二平衡模块；
所述第二量化处理模块包括n+1级第一慢速压控延迟单元及n+1级第四缓冲器，其中，n为大于等于1的整数；所述第一慢速压控延迟单元包括第一输入端、第二输入端及输出端，所述第一慢速压控延迟单元依据所述第一输入端及所述输出端依次串接，且各级所述第一慢速压控延迟单元的第二输入端均与所述第二控制信号相连接，第一级所述第一慢速压控延迟单元的第一输入端与所述第二输入信号相连接；所述第四缓冲器包括输入端及输出端，所述第四缓冲器的输入端与与其相对应的所述第一慢速压控延迟单元的输出端相连接；所述第二量化处理模块适于将所述第二输入信号进行量化处理，以生成n+1级第一待检测信号；
所述第二平衡模块包括第三平衡单元及第四平衡单元；所述第三平衡单元包括一第五缓冲器，所述第五缓冲器的输入端与所述第二输入信号及第一级所述第一慢速压控延迟单元的第一输入端相连接；所述第四平衡单元包括一第二慢速压控延迟单元及一第六缓冲器，所述第二慢速压控延迟单元的第二输入端与所述第二控制信号相连接，所述第二慢速压控延迟单元的第一输入端与第n+1级所述第一慢速压控延迟单元的输出端相连接；所述第六缓冲器的输入端与所述第二慢速压控延迟单元的输出端相连接；所述第二平衡模块适于平衡所述第二量化处理模块中各级所述第一慢速压控延迟单元的负载，以使得各级所述第一慢速压控延迟单元之间的延迟相同。
15.根据权利要求13或14所述的游标型门控环形振荡器，其特征在于：所述相位比较器的级数为n+1级，所述与门的级数为n级，所述第三反相器的级数为n+1级。
16.一种门控游标型时间数字转换电路，其特征在于，所述门控游标型时间数字转换电路包括如权利要求12至15中任一项所述的游标型门控环形振荡器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610785935.4A CN106338909B (zh) | 2016-08-31 | 2016-08-31 | 相位比较器及门控游标型时间数字转换电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610785935.4A CN106338909B (zh) | 2016-08-31 | 2016-08-31 | 相位比较器及门控游标型时间数字转换电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106338909A true CN106338909A (zh) | 2017-01-18 |
| CN106338909B CN106338909B (zh) | 2019-03-22 |
Family
ID=57822334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610785935.4A Active CN106338909B (zh) | 2016-08-31 | 2016-08-31 | 相位比较器及门控游标型时间数字转换电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106338909B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109856525A (zh) * | 2018-11-07 | 2019-06-07 | 宁波大学 | 一种基于查找表的电路老化检测传感器 |
| CN112631114A (zh) * | 2019-09-24 | 2021-04-09 | 精工爱普生株式会社 | 电路装置、物理量测量装置、电子设备和移动体 |
| CN112769035A (zh) * | 2019-08-20 | 2021-05-07 | 上海禾赛科技股份有限公司 | 驱动电路、驱动方法和激光器系统 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1274200A (zh) * | 1999-05-15 | 2000-11-22 | 三星电子株式会社 | 时间数字转换器以及利用该转换器的锁定电路和方法 |
| US20090141595A1 (en) * | 2007-12-04 | 2009-06-04 | Industrial Technology Research Institute | Time-to-digital converter apparatus |
| CN102067456A (zh) * | 2008-06-20 | 2011-05-18 | 惠瑞捷（新加坡）私人有限公司 | 用于估计与时间差有关的数据的装置和方法和用于校准延迟线的装置和方法 |
| CN102355267A (zh) * | 2011-05-30 | 2012-02-15 | 山东寿光科迪电子有限公司 | 一种基于游标延迟链的时间数字转换方法及其电路 |
| CN103795406A (zh) * | 2014-01-23 | 2014-05-14 | 复旦大学 | 一种高性能门控游标型时间数字转换器 |
-
2016
- 2016-08-31 CN CN201610785935.4A patent/CN106338909B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1274200A (zh) * | 1999-05-15 | 2000-11-22 | 三星电子株式会社 | 时间数字转换器以及利用该转换器的锁定电路和方法 |
| US20090141595A1 (en) * | 2007-12-04 | 2009-06-04 | Industrial Technology Research Institute | Time-to-digital converter apparatus |
| CN102067456A (zh) * | 2008-06-20 | 2011-05-18 | 惠瑞捷（新加坡）私人有限公司 | 用于估计与时间差有关的数据的装置和方法和用于校准延迟线的装置和方法 |
| CN102355267A (zh) * | 2011-05-30 | 2012-02-15 | 山东寿光科迪电子有限公司 | 一种基于游标延迟链的时间数字转换方法及其电路 |
| CN103795406A (zh) * | 2014-01-23 | 2014-05-14 | 复旦大学 | 一种高性能门控游标型时间数字转换器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109856525A (zh) * | 2018-11-07 | 2019-06-07 | 宁波大学 | 一种基于查找表的电路老化检测传感器 |
| CN112769035A (zh) * | 2019-08-20 | 2021-05-07 | 上海禾赛科技股份有限公司 | 驱动电路、驱动方法和激光器系统 |
| CN112631114A (zh) * | 2019-09-24 | 2021-04-09 | 精工爱普生株式会社 | 电路装置、物理量测量装置、电子设备和移动体 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106338909B (zh) | 2019-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8138958B2 (en) | Vernier ring time-to-digital converters with comparator matrix | |
| CN106200356A (zh) | 游标环形时间数字转换器 | |
| CN106338909A (zh) | 相位比较器及门控游标型时间数字转换电路 | |
| CN109374139B (zh) | 一种单光子飞行时间检测电路及测量方法 | |
| CN102981063A (zh) | 单粒子瞬态脉冲宽度测量方法和测量装置、脉冲产生装置 | |
| CN105675984B (zh) | 一种脉冲波形测试电路 | |
| Uğur et al. | 264 channel TDC platform applying 65 channel high precision (7.2 psRMS) FPGA based TDCs | |
| Perktold et al. | A fine time-resolution (≪ 3 ps-rms) time-to-digital converter for highly integrated designs | |
| Kwiatkowski et al. | A brief review of wave union TDCs | |
| CN104502750A (zh) | 一种触发器单元单粒子翻转效应实验验证电路 | |
| US9519015B2 (en) | Rise time and fall time measurement | |
| Prasad et al. | A four channel time-to-digital converter ASIC with in-built calibration and SPI interface | |
| Chen | A high resolution FPGA-based merged delay line TDC with nonlinearity calibration | |
| CN106354001A (zh) | 时间数字转换电路 | |
| Berrima et al. | A multi-measurements RO-TDC implemented in a Xilinx field programmable gate array | |
| Russo et al. | A 41 ps ASIC time-to-digital converter for physics experiments | |
| CN114509929B (zh) | 时间数字转换系统 | |
| CN106026982A (zh) | 一种单稳态触发器 | |
| CN202135115U (zh) | 一种随机时间-数字转换器 | |
| De Geronimo et al. | ASIC for small angle neutron scattering experiments at the SNS | |
| El-Hadbi et al. | Self-Timed Ring Oscillator based Time-to-Digital Converter: A 0.35 μ m CMOS Proof-of-Concept Prototype | |
| Zhang et al. | A wide input range 8/16x time amplifier with gated ring oscillator based time registers | |
| US20140054455A1 (en) | Zero dead time, high event rate, multi-stop time-to-digital converter | |
| US10119839B2 (en) | Sensor circuit and method | |
| Seferiadis et al. | FPGA implementation of a delay-line readout system for a particle detector |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |