KR0154601B1

KR0154601B1 - 반도체 메모리 장치에서 전원공급 패드의 배열

Info

Publication number: KR0154601B1
Application number: KR1019950012693A
Authority: KR
Inventors: 시게키 토미시마; 카쓰타미 아리모토
Original assignee: 기다오까 다까시; 미쓰비시 뎅끼 가부시끼가이샤
Priority date: 1994-05-20
Filing date: 1995-05-20
Publication date: 1998-12-01
Also published as: KR950034250A

Abstract

데이터 입출력 패드 부(3a, 3b, 3c 및 3d)는 메모리 블록(MB1∼MB4)에 대응하여 배열되고 메모리 블록(MB1 및 MB3)과 메모리 블록(MB2A 및 MB4) 사이의 중앙 영역에서 대응하는 메모리 블록에 인접하여 배열된다.

전력 공급 패드(5와 6)는 중앙 영역 양단에 배열된다.

전력 공급 패드(5)는 데이터 입출력 패드 부(3c, 3d)에 전력 공급 전압을 전송하고, 전력 공급 패드(6)는 데이터 입출력 패드 부(3a, 3b)에 전력 공급 전압을 전송한다.

주변회로를 위한 전력 공급 패드(7)는 중앙영역의 중앙부에 배열되어 있다. 이러한 구조로 하여, 고속으로 안정하게 동작하는 데이터 입출력 버퍼를 실현하기 위하여 큰 커패시턴스를 가진 반도체 메모리 장치를 위한 패드의 레이아웃이 제공된다.

Description

반도체 메모리 장치에서 전원공급 패드의 배열

제1도는 본 발명의 한 실시예에 따른 칩 레이아웃과 반도체 메모리 장치의 의부 핀 단자의 배열을 개략적으로 나타내는 도면이다.

제2도는 전력 공급 패드와 데이터 입출력 패드 부의 구조를 개략적으로 나타내는 도면이다.

제3도는 제1도에 나타낸 반도체 메모리 장치의 메모리 블록의 구조를 개략적으로 나타내는 도면이다.

제4도는 본 발명에 따른 반도체 메모리 장치의 주변 회로 부의 레이아웃을 개략적으로 나타내는 도면이다.

제5(a)도 및 제5(b)도는 제4도에 나타낸 반도체 메모리 장치에 대해 정의된 셋업 시간과 홀드 시간을 나타내고, 반도체 메모리 장치의 가치 있는 효과를 설명하기 위하여 사용된 신호 파형의 도면이다.

제6도는 본 발명에 따른 반도체 메모리 장치에 있어서 전력 공급 패드로부터 전력 공급 전압의 분포 모양의 한 예를 나타낸 도면이다.

제7도는 본 발명에 따른 반도체 메모리 장치에 있어서 전력 공급 패드로부터 전력 공급 전압의 분포의 다른 모양을 나타낸 도면이다.

제8도는 본 발명에 따른 반도체 메모리 장치의 외부 핀 단자의 배열을 나타낸 도면이다.

제9도는 본 발명에 따른 반도체 메모리 장치의 외부 핀 단자의 다른 배열을 나타낸 도면이다.

제10도는 제9도에 나타낸 외부 핀 단자의 배열을 가진 반도체 메모리 장치의 내부 레이아웃을 개략적으로 나타낸 도면이다.

제11도는 본 발명에 따른 반도체 메모리 장치의 또 다른 외부 핀 배열을 나타낸 도면이다.

제12도는 제11도의 패키지에 있는 반도체 메모리 장치의 내부 패드 레이아웃을 나타낸 도면이다.

제13도는 제11도의 패키지에 있는 반도체 메모리 장치의 다른 내부 패드 레이아웃을 나타낸 도면이다.

제14도는 본 발명에 따른 반도체 메모리 장치의 또 다른 외부 핀 배열을 나타낸 도면이다.

제15도는 제14도의 패키지에 있는 반도체 메모리 장치의 내부 패드 레이아웃을 나타낸 도면이다.

제16도는 본 발명에 따른 제14도의 패키지에 있는 반도체 메모리 장치의 다른 내부 패드 레이아웃을 나타낸 도면이다.

제17도는 제14도의 패키지에 있는 반도체 메모리 장치의 또 다른 내부 패드 레이아웃을 나타낸 도면이다.

제18도는 제14도의 패키지에 있는 반도체 메모리 장치의 또 다른 내부 패드 레이아웃을 나타낸 도면이다.

제19도는 본 발명에 따른 반도체 메모리 장치의 또 다른 외부 핀 배열을 나타낸 도면이다.

제20도는 제19도의 패키지에 있는 반도체 메모리 장치의 내부 패드 레이아웃을 나타낸 도면이다.

제21도는 본 발명에 따른 반도체 메모리 장치의 또 다른 외부 핀 단자를 나타낸 도면이다.

제22도는 제21도의 패키지에 있는 반도체 메모리 장치의 내부 패드 레이아웃을 나타낸 도면이다.

제23도는 본 발명에 따른 반도체 메모리 장치의 또 다른 외부 핀 배열을 나타낸 도면이다.

제24도는 제23도의 패키지에 있는 반도체 메모리 장치의 내부 패드 레이아웃을 나타낸 도면이다.

제25도는 본 발명에 따른 반도체 메모리 장치의 또 다른 내부 패드 레이아웃을 나타낸 도면이다.

제26도는 종래의 반도체 메모리 장치의 전체 구성을 개략적으로 나타낸 도면이다.

제27도는 종래의 반도체 메모리 장치의 있어서 주변 회로의 배열의 예시를 위한 도면이다.

본 발명은 일반적으로 반도체 메모리 장치에 관련된 것으로서, 특히 반도체 메모리 장치에서 전력 공급 패드의 배열에 관한 발명이다. 더 특수하게는, 본 발명은 전력 공급 패드의 레이아웃과 일반 목적용 DRAM(dynamic random access memory)에서 데이터 입출력 버퍼와 주변회로에 관한 것이다.

제26도는 종래의 반도체 메모리 장치의 칩 레이아웃을 개략적으로 나타낸 도면이다.

제26도에서 반도체 메모리 장치는 반도체 칩(1100)위에 형성되고, 4개의 메모리 블록(MB1, MB2, MB3, MB4)을 포함한다.

메모리 블록 MB1∼MB4의 각각은 복수개의 메모리 셀을 포함한다.

정상 동작(외부 엑세스 동안)에서는, 1비트 메모리 셀이 메모리 블록 MB1∼MB4의 각각에서 선택되고, 그곳에 데이터가 기록되거나 그곳에서 데이터가 읽혀진다(×4 비트 구성의 경우를 나타냈다).

반도체 칩(1100)의 중앙 영역(메모리 블록 MB1 및 MB3와 MB2 및 MB4 사이에 있는 영역)에는, 외부 전력 공급 전압과 전지전압을 수신하기 위한 패드와 신호의 입출력을 위한 패드가 배열되고 있다.

패드가 칩의 중앙 영역에 배열된 이러한 구조는 LOC(lead on chip) 배열이라고 알려져 있는데. 이것에서 리드 프레임의 끝은 칩 위에 배열되어 있고, 리드 프레임은 상기 끝의 각각에서 칩의 중앙 영역에 배치된 패드에 와이어 본당(wire bonding)으로 연결된다.

칩 중앙 영역에서 패드의 얼라이먼트는 패드에 의해서 점유된 면적이 패드가 반도체 칩(1100)의 양측면에 따라 주변 부에 배열된 구조에 비교해서 감소되게 하고, 그래서 반도체 칩의 사용의 효율을 개선한다.

이러한 패드 배열에서, 전력 공급 패드(VC1, VC2)는 예를 들어서 이전 세대의 반도체 메모리 장치와 핀의 양립성을 위하여 일반적으로 반도체 칩(1100)의 중앙 영역에서 반대되는 끝에 보통 배열된다.

데이터 입출력 패드(DQ1∼DQ4)는 하나의 전력 공급 패드(VC1)에 인접하여 집단적으로 배열된다.

다른 전력 공급 패드(VC2)는 데이터 입출력 회로이외의 회로에 전력 공급 전압을 공급한다. 이 도면에서, 전력 공급 패드(VC1, VC2)가 전력 공급 전압(Vcc)을 공급하는 것을 나타낸 것이다.

비슷한 방법으로, 전지전압(Vss)을 공급하기 위한 접지 패드는 전력 공급 패드(VC1, VC2)에 각각 인접해서 배열되어 있다. 그러나 예시를 간략하게 하기 위하여, 접지 패드는 나타내지 않았다. 데이터 입출력 패드(DQ1∼DQ4)는 내부 데이터 버스(1102a∼1102d)를 통하여 각각 메모리 블록(MB1∼BM4)과 데이터를 송수신하는 것을 수행한다.

제26도에 역시 분명하게 나타내지 않았을지라도, 데이터 입출력 버퍼는 각각의 데이터 입출력 패드(DQ1∼DQ4)에 인접하여 설치된다.

이러한 데이터 입출력 버퍼는 전력 공급 패드(VC1)로부터 나온 동작 전력 공급 전압과 전지전압의 공급에 응답하여 동작하도록 만들어져 있다. 다른 회로를 위한 전원과 분리하여 데이터 입출력 버퍼에 동작 전원을 공급함으로써, 데이터의 입출력에 사용되는 전력 공급 전압과 전지전압이 안정되고, 데이터 입출력 동작(특히 데이터 출력 동작)이 안정되고(데이터가 전력 공급 잡음의 영향을 받지 않고 안정적으로 입출력된다), 속도는 향상된다(충전/방전 동작이 전력 공급 회로의 부하의 감축에 힘입어 고속으로 실행된다).

데이터 입출력 버퍼는 데이터 입출력 패드(DQ1∼DQ4)에 인접하여 배열된다. 이러한 데이터 입출력 버퍼는 전력 공급 패드(VC1)로부터 공통으로 공급된 전력 공급 전압으로 동작한다.

복수개의 데이터 입출력 버퍼(제26도에서 4개)가 한 개의 전력 공급 패드에 결합되어 있기 때문에, 전력 공급 패드(전력 공급 선)의 부하가 증가한다.

전력 공급 패드(VC1)의 전력 공급 능력은 외부 조건에 따라 결정된다. 그러므로, 전력 공급 패드(VC1)에 연결된 데이터 입출력 버퍼(특히 데이터 출력 버퍼)의 수가 증가되는 경우, 각 데이터 입출력 버퍼는 전력 공급 패드(VC1)로부터 충분한 크기의 전류를 안정적으로 공급받을 수 없다. 결과적으로, 전력 공급 전압과 전지전압이 변동하고, 데이터 입출력 버퍼는 각 출력 노드를 고속으로 충전/방전시킬 수 없어서, 이 버퍼들은 고속으로 동작할 수 없다.

특히 데이터 출력 동작인 동안, 전력 공급 전압의 변동이 출력 버퍼의 동작 속도를 감소시키는 경우, 정당한 출력 데이터가 패드를 통하여 외부 핀 단자에 나타나는 시간이 지연되고, 데이터는 고속으로 읽혀질 수 없다.

반도체 칩(1100)의 중앙 영역의 주위에 설치된 전력 공급 패드(VC2)는 주변회로에 전력 공급 전압을 공급하기 위하여 사용된다.

제26도에 분명하게 나타내지는 않았지만, 주변회로들은 반도체 칩(1100) 위에 분산되어 배열된다. 그러므로, 전력 공급 패드(VC2)로부터 각 주변회로에 이르는 전력 공급선의 길이는 더 길어져서, 상호접속 선 저항에 의한 전력 공급 전압의 감소와 전력 공급 전압의 불안정 등과 같은 현상이 일어난다.

그 결과, 주변회로가 안정적으로 동작할 수 없다.

전력 공급 패드(VC1)로부터 데이터 입출력 버퍼에 이르는 전력 공급 선을 짧게 하여서 전력 공급 선의 부하를 가능한 한 많이 감소시키기 위하여, 데이터 입출력 버퍼와 데이터 입출력 패드(DQ1∼DQ4)는 전력 공급 패드(VC1)의 근방에 집단적으로 배열한다.

그러므로, 메모리 블록(MB1)과 데이터 입출력 패드(DQ1) 사이의 내부 데이터 선(1102a)과 메모리 블록(MB2)과 데이터 입출력 패드(DQ2) 사이의 내부 데이터 선(1102b)은 메모리 블록(MB3)과 데이터 입출력 패드(DQ3) 사이의 내부 데이터 선(1102c)과 메모리 블록(MB4)과 데이터 입출력 패드(DQ4) 사이의 내부 데이터 선(1102d)의 길이보다 더 길어진다.

이 경우, 내부 데이터 선(1102a, 1102b)의 상호접속 선의 저항과 기생 커패시턴스가 내부 데이터 선(1102c, 1102d)의 경우보다 더 커지고, 내부 데이터 선(1102a, 1102b)에서의 신호 전파 지연이 내부 데이터 선(1102c, 1102d)의 경우보다 더 커져서, 고속 엑세스를 악화시킨다.

특히, 데이터 읽기의 시간에 있어서, 메모리 블록(MB1, MB2)으로부터 읽혀져 나온 데이터가 패드(DQ1, DQ2)에 나타나서 판정되는 타이밍은 메모리 블록(MB3, MB4)으로부터 읽혀져 나온 데이터가 패드(DQ3, DQ4)에 나타나서 판정되는 타이밍보다 늦어진다.

데이터 읽기 시간에서 더 긴 엑세스 시간으로 나타나는 이런 지연된 타이밍에 의해서 출력 데이터 판정을 결정하는 것이 필요하다.

같은 방법으로, 데이터 쓰기 시간에서, 내부 쓰기 데이터가 쓰기 펄스(쓰기 인에이블 신호에 응답하여 발생됨)에 응답하여 패드(DQ1∼DQ4)에 나타나는 쓰기 데이터로부터 생성되어서, 내부 데이터 선(1102a∼1102d)을 통하여 각 메모리 블록(MB1∼MB4)으로 전송된다.

이 경우에, 쓰기 데이터가 메모리 블록(MB1, MB2)에 쓰여지는 타이밍은 쓰기 데이터가 메모리 블록(MB3, MB4)에 쓰여지는 타이밍보다 늦어지고, 그 결과 더 긴 데이터 쓰기 시간으로 나타난다.

제27도에 나타낸 것과 같이, 데이터 입출력 패드의 종래 배열의 경우에는, 어드레스 신호와 클럭 신호(행 어드레스 스트로브 신호쓰기 인에블 신호와 같은 외부 제어 신호)를 수신하는 주변 패드(PD1∼PDn)와, 주변 패드(PD1∼PDn)로부터 내부 신호를 수신하고 메모리 블록(MB3∼MB4)에 엑세스 동작을 제어하는 신호를 발생하는 마스터 제어 회로(1110)는 반도체 칩(1100)의 중앙 영역에서 입출력 패드(DQ1∼DQ4)를 형성하기 위한 영역이외의 영역에 설치된다. 패드(PD1∼PD4)에 대응하여 설치된 버퍼는 전력 공급 패드(VC2)로부터 전력 공급 전압을 수신하여 동작한다.

일반적으로, 주변 패드(PD1∼PDn)는 한 줄로 나란하게 배열된다. 주변 패드(PD1)로부터 나온 내부 신호는 신호선(1112)을 통하여 마스터 제어 회로(1110)에 인가되고, 주변 패드(PDn)로부터 나온 내부 신호는 신호 선(1113)을 통하여 마스터 제어 회로(1110)에 인가된다.

마스터 제어 회로(1110)는 메모리 블록((MB1∼MB4) 각각에 필요한 제어 신호를 공급하고, 데이터 입출력 패드(DQ1∼DQ4)에 대응하여 설치된 데이터 입출력 버퍼의 데이터 입출력 타이밍을 정의하는 신호를 생성한다.

일반적으로, DRAM은 행 어드레스 스트로브 신호 ()의 하강에 응답하여 어드레스 입력 패드에 인가된 어드레스 신호를 스트로브하고, 내부 행 어드레스 신호를 생성한다.

보통, 어드레스 신호를 위하여, 셋업 시간과 홀드 시간은 신호()의 하강 에지에 관련해서 결정된다.

신호 선(1112, 1113)이 제27도에 나타낸 것과 같이 서로의 길이가 다를 경우, 이 신호 선(1112, 1113)은 서로 다른 신호 전파 지연을 가지며, 그에 따라서, 최악의 경우를 위해서 세업 시간과 홀드 시간을 설정할 필요가 있다.

이것은 더 이른 내부 동작 시작 타이밍과 고속 동작의 실현에 방해가 된다.

더 나아가서, 마스터 제어 회로(1110)로부터 메모리 블록(MB1∼MB4)에 이르는 거리의 차이는 메모리 블록(MB1∼MB4)의 동작 타이밍이 공통으로 되는 것을 방해하고, 엑세스 타이밍이 최악의 경우에 대해서 더 길어진다.

본 발명의 한 목적은 고속으로 안정하게 동작하는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 고속이고 안정한 동작을 실현하기 위한 패드 레이아웃을 포함하는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 한 국면에 따른 반도체 메모리 장치는 제1방향에 따라 중앙영역의 양측면에서 상기 제1방향으로 얼라인먼트되어 배열된 복수개의 메모리 블록과, 상기 복수개의 메모리 블록에 대응하고 중앙 영역에서 상기 대응하는 메모리 블록에 인접하여 배열되어서 각각은 상기 대응하는 메모리 블록과 데이터를 송수신하는 복수개의 데이터 입출력 버퍼와, 상기 복수개의 메모리 블록을 엑세스하기 위한 외부 신호를 수신하기 위하여 상기 제1방향에 따라서 중앙 영역에서 중앙부의 근방에 배열된 복수개의 버퍼를 포함한다.

상기 복수개의 데이터 입출력 버퍼는 중앙부의 근방이외의 영역에 배열되어 있다.

바람직한 것으로서, 더 제공되는 것은 대응하는 데이터 입출력 버퍼 그룹에만 전력 공급 전압을 공급하기 위하여 중앙영역의 한 측면 영역과 다른 측면 영역의 각각에서 데이터 입출력 버퍼 그룹에 인접하여 배열된 복수개의 전력 공급 패드이다.

바람직한 것으로서, 각 전력 공급 패드는 대응하는 데이터 입출력 버퍼 그룹에만 전력 공급 전압을 공급하기 위한 전력 공급 상호접속 선을 연결한다.

바람직한 것으로서, 복수개의 데이터 입출력 버퍼는 중앙 영역의 한 측면 영역과 다른 측면 영역의 각각에 얼라인먼트되고, 한 측면 영역과 다른 측면 영역의 각각에서 상기 제1방향으로 대응하는 데이터 입출력 버퍼가 그 사이에 끼워지도록 복수개의 전력 공급 패드가 중앙 영역에 배열되어 있다.

바람직한 것으로서, 더 제공되는 것은 복수개의 메모리 블록에 엑세스하는 것을 제어하는 외부 신호를 수신하고 상기 수신된 외부 신호에 응답하여 상기 복수개의 메모리 블록에 엑세스하는 것을 제어하기 위하여 중앙 영역의 한 측면 영역과 다른 측면 영역 사이에 있는 중앙부에 배열된 주변회로와, 외부에서 공급된 전력 공급 전압을 수신하고 상기 수신된 전력 공급 전압을 상기 주변회로에 공급하기 위하여 상기 중앙 영역의 상기 중앙부에서 주변회로에 대해서 배타적으로 설치된 주변 전력 공급 패드이다.

본 발명의 한 국면에 따르면, 데이터 입출력 버퍼는 각 대응하는 메모리 블록의 근방에 배열되어 있고, 주변회로는 중앙부의 근방에 배열되어 있어서, 모든 데이터 입출력 버퍼에 이르는 내부 데이터 버스의 길이는 동일하게 만들어질 수 있으며, 데이터 입출력은 고속으로 수행될 수 있다. 더구나, 중앙부에 외부 신호 입력 버퍼를 배열한 것은 마스터 제어 회로가 칩 중앙부에 배열되는 주변회로로서 작용하게 하여서, 가장 짧은 신호 선에 따라 외부 신호가 주변회로로 전송될 수 있으며 고속으로 엑세스하는 결과를 얻는다.

더 나은 것으로서, 상기 복수개의 데이터 입출력 버퍼는 메모리 블록의 각각에 대응하여 배열된다.

복수개의 데이터 입출력 버퍼는 중앙 영역의 중앙부에 대해서 서로 반대 방향에 있는 한 측면 영역과 다른 측면 영역에 집단으로 배열된다. 바람직한 것으로서는, 패드가 각 데이터 입출력 버퍼 그룹에 대응하여 배열된다.

각 패드는 대응하는 데이터 입출력 버퍼 그룹에만 전력 공급 전압을 공급한다. 그러므로, 한 패드로부터 모든 데이터 입출력 버퍼에 전력 공급 전압을 공급할 필요가 없으며, 데이터 입출력 버퍼에 전력 공급 전압의 안정된 공급을 하는 결과를 얻는다. 그 결과, 데이터 입출력 버퍼가 동작하는 동안 전력 공급 전압의 변동은 억제될 수 있다.

데이터 입출력의 엑세스에 전력 공급 전압을 고려하여 엑세스 시간을 설정할 필요가 없어서 고속 엑세스를 가능하게 한다.

더구나, 데이터 입출력 버퍼는 각 메모리 블록에 대응하여 배열되기 때문에, 각 메모리 블록과 대응하는 입출력 버퍼 사이의 길이는 서로 거의 동일하게 만들어질 수 있으며, 다른 데이터 입출력 버퍼가 정당한 데이터 신호가 결정되는 다른 타이밍을 제공하는 것이 억제될 수 있고, 정당한 데이터 신호의 결정 시간의 여유도가 작게 될 수 있다.

따라서, 고속 엑세스가 가능하게 된다.

본 발명의 상술한 것과 또 다른 목적, 특징, 양상 및 장점들은 수반되는 도면을 참조로 하는 본 발명에 대한 다음의 자세한 설명으로부터 더욱 분명해질 것이다.

[전력 공급 패드와 입출력 버퍼의 배열]

제1도는 본 발명의 한 실시예에 따른 반도체 메모리 장치의 레이아웃을 구조적으로 나타내는 도면이다.

제1도를 참조로 하여, 반도체 메모리 장치는 반도체 칩(1) 위에 형성되고, 4개의 메모리 블록(MB1∼MB4)을 포함한다.

이 메모리 블록(MB1∼MB4)의 각각은 복수개의 메모리 셀을 포함한다. 1비트 메모리 셀은 메모리 블록(MB1∼MB4)의 각각에서 동작시간에 선택된다(메모리 블록의 구조는 후에 상세하게 설명된다).

메모리 블록(MB1, MB3)은 제1방향(제1도에서 수평방향)으로 중앙 영역의 한 측면에 배열되고, 메모리 블록(MB2, MB4)은 그곳에서 다른 측면 위에 배열된다.

데이터 입출력 버퍼(3a, 3b, 3c, 3d)는 메모리 블록(MB1∼MB4)에 대응하고 중앙 영역에서 대응하는 메모리 블록에 인접하여 배열된다.

패드 부(pad portion)는 다음의 설명에 나타나는 곳의 근방에 인접하여 설치된 버퍼와 리드 프레임에 연결된 패드를 표시하기 위하여 사용되는 점에 유의하라.

데이터 입출력 패드부(3a)는 내부 데이터 버스(2a)를 통하여 메모리 블록(MB1)과 데이터를 송수신한다.

데이터 입출력 패드부(3b)는 내부 데이터 버스(2b)를 통하여 메모리 블록(MB2)과 데이터를 송수신한다.

데이터 입출력 패드부(3c)는 내부 데이터 버스(2c)를 통하여 메모리 블록(MB3)과 데이터를 송수신한다.

데이터 입출력 패드부(3d)는 내부 데이터 버스(2d)를 통하여 메모리 블록(MB4)과 데이터를 주고 받는다.

나중에 설명될 이유 때문에, 데이터 입출력 패드부(3a∼3d)는 대응하는 메모리 블록(MB1∼MB4)의 중앙부의 근방(도면에서는 수평방향)에 배열된다. 전원 패드(5, 6)는 중앙 영역의 중앙부에 배열된 전원 패드(7)를 가진 중앙 영역의 반대 끝에 배열된다.

전원 패드(5)는 전원전압(V1; Vcc와 Vss)을 데이터 입출력 패드부(3c, 3d)에 송전하고 전원 패드(6)는 전원전압(V2; Vcc과 Vss)을 데이터 입출력 패드부(3a, 3b)에 송전한다.

전원 패드(7)는 절단 선 블록으로 표시된 주변회로에 포함되어 있는 블록 선택 신호와 어드레스 신호와 같은 외부 신호의 입력을 위한 버퍼와 제어 회로에 전원전압(V3; Vcc과 Vss)을 송전한다.

주변회로에 대한 구조적인 상세한 것은 후에 설명될 것이다.

반도체 메모리 장치는 그의 패키지 구조로서 LOC(lead on chip) 구조를 갖는다.

반도체 메모리 장치는 복수개의 리드를 가지며 그들의 끝(tip)은 반도체 칩(1)의 중앙영역에까지 확장되어 있다.

각 리드의 끝과 각 패드는 본딩 와이어로 연결된다.

제1도에서, 대응하는 외부 핀 단자가 함께 나타나 있다.

더 특수한 것으로서, 전원 패드(Vcc)을 수신하는 핀 단자(15a)와 접지 전압(Vss)을 수신하는 핀 단자(15b)에 연결되어 있다. 데이터 입출력 단자(17c, 17d)는 패드 부(3c, 3d)에 각각 연결된다. 전원 패드(7)는 전력 공급 전압(Vcc)을 수신하는 핀 단자(16a)와 전지전압(Vss)을 수신하는 핀 단자(16b)에 연결되어 있다.

패드 부(3a)는 데이터 입출력 핀 단자(17a)에 연결되고, 패드 부(3b)는 데이터 입출력 핀 단자(17b)에 연결되고 된다.

전원 패드(6)는 전력 공급 전압(Vcc)을 수신하는 핀 단자(15c)와 전지전압(Vss)을 수신하는 핀 단자(15d)에 연결되어 있다.

상기 핀 단자들은 본질적으로 관계된 패드에 대응하여 배열된다.

내부 데이터 버스(2a∼2d)는 개별적인 메모리 블록(MB1∼MB4)의 전체에 걸쳐서 끝까지 연장되어 있고, 길이는 모두 동일하다.

제2도는 제1도에 나타낸 패드 부와 전원 패드의 구조를 개괄적으로 나타낸 도면이다. 제2도에서, 패드 부(3a, 3b)와 전력 공급 패드(6)에 대응하는 부분의 구조를 나타냈다. 제2도를 참조로 하여, 패드 부(3a)는 내부 데이터 버스(2a)를 통하여 데이터를 송수신하는 입출력 버퍼(3aa)와, 입출력 버퍼(3aa)와 데이터 신호를 송수신하는 패드(3ab)을 포함한다.

패드 부(3b)는 내부 데이터 버스(2b)를 통하여 데이터를 송수신하는 입출력 버퍼(3ba)와, 입출력 버퍼(3ba)와 데이터 신호를 송수신하는 패드(3bb)를 포함한다.

전원 패드(6)는 외부 핀 단자(15c)를 통하여 전력 공급 전압(Vcc)을 수신하고 같은 전압을 내부 전력 공급 선(6aa, 6ab)으로 전송하는 패드(6a)와, 핀 단자(15d)를 통하여 전지전압(Vss)을 수신하고 같은 전압을 접지 선(6ba, 6bb)을 통하여 전송하는 접지 패드(6b)를 포함한다.

전력 공급 선(6aa, 6ab)은 같은 레벨의 층에 형성된 상호접속 선을 포함하고, 접지 선(6ba, 6bb)은 같은 레벨의 상호접속 층에 형성된 접지선들을 포함한다.

입출력 버퍼(3aa)는 그의 동작 전원전압으로서 전력 공급 선(6aa)에 나타난 전력 공급 전압(Vcc)과 접지 선(6ba)에 나타난 전지전압(Vss)으로 동작한다.

입출력 버퍼(3ba)는 그의 동작 전원전압으로서 전력 공급 선(6ab)에 나타난 전력 공급 전압(Vcc)과 접지 선(6bb)에 나타난 전지전압(Vss)으로 동작한다.

다음의 설명에서, 전원전압은, 달리 특별하게 언급되지 않으면, 두 전압(Vcc, Vss)을 포함하여 설명된다.

제1도 및 제2도에 나타낸 것과 같이, 전원 패드(6)에 공급된 전압(V2; Vcc와 Vss)은 패드 부(3a, 3b)에 포함된 입출력 버퍼(3aa, 3ba)에 의해서 사용된다.

한편, 전원 패드(5)에 공급된 전압(V1; Vcc와 Vss)은 패드 부(3c, 3d)에 포함된 입출력 버퍼에 의해서 사용된다.

전원 패드(5, 6)의 각 부하가 경감되기 때문에, 이 패드들은 전원전압을 안정하게 공급할 수 있고, 따라서 대응하는 패드 부에 포함된 입출력 버퍼는 고속으로 구동될 수 있다.

더 구체적으로는, 전력 공급 선(6aa, 6ab)과 접지 선(6ba, 6bb)을 통하여 흐르는 전류의 양이 제2도와 배열에서 미리 결정되었을 경우, 그의 동작 전력 공급 전압으로서 전력 공급 선에 나타난 전력 공급 전압과 접지 선에 나타난 전지전압으로 동작하는 입출력 버퍼(3aa, 3ba)는 충분한 전류를 공급받아서, 각 패드(3ab, 3bb)는 데이터 읽기를 하는 시간에 고속으로 안정하게 충전/방전될 수 있다.

전원 패드(6)의 전류 공급 능력이, 전원 패드(6)가 입출력 버퍼(3aa, 3ba)에 충분한 전류를 공급할 수 있는 정도인 경우를 고려한다.

입출력 버퍼의 수가 증가하는 경우, 이들 입출력 버퍼의 동작에 따라서 더 많은 전류가 소비되고, 전력 공급 선(6aa, 6ab)과 접지 선(6ba, 6bb)에 나타나는 전압들은 변동하고, 입출력 버퍼로부터 공급된 데이터 신호의 전압 레벨도 변동하여서 불안정한 동작을 일으킨다.

그러나, 상술한 것과 같이 한 개의 전원 패드에 연결된 입출력 버퍼의 수를 감소시킴으로써, 일정한 전압 레벨의 전력 공급 전압(Vcc)과 전지 전압(Vss)이 그 버퍼들이 동작하는 시간에도 안정하게 송전될 수 있다. 더 나아가서, 제1도에 나타낸 것과 같이, 대응하는 메모리 블록 그룹의 각각에 대하여 전원 패드를 배열함으로써, 전원 패드와 데이터 입출력 패드 부 사이의 전력 공급 선과 접지 선은 그 길이가 감소될 수 있고, 전력 공급 선과 접지 선에 있는 상호접속 선 저항에 의해 일어나는 전압의 변동은 방지될 수 있으며, 일정한 전력 공급 전압(Vcc)과, 전지전압(Vss)이 안정하게 공급될 수 있다.

칩의 중앙부에서 주변회로에서만 사용되는 전원 패드(7)를 배열함으로써, 전력 공급 전압(Vcc)과 전지전압(Vss)이 상술한 것과 같은 이유 때문에 주변회로에 안정하게 공급될 수 있으며(V3으로 표시됨), 주변회로(4)는 고속으로 안정하게 동작할 수 있다.

데이터 입출력 패드 부(DQ1∼DQ4)를 대응하는 메모리 블록(MB1∼MB4)의 각각의 중앙부의 근방에 배열함으로써, 다음과 같은 장점을 얻을 수 있다.

제3도는 하나의 메모리 블록의 구조를 개략적으로 나타낸 것이다.

제3도를 참조로 하여, 메모리 블록(MB)은 n(예를 들어 32)개의 메모리 어레이(MA1∼MAn)로 분할된다.

행 디코더(RD)는 이들 메모리 어레이(MA1∼MAn)에 대해 설치되고, 열 디코더(CD)는 메모리 어레이(MA1∼MAn)에 근접하여서 내부 데이터 버스(2)가 연장되는 방향과 평행한 방향으로 설치된다.

LCC(local column related circuit; 국부 열 관련 회로)가 열 디코더(CD)에 근접하여 설치되고, LRC(local row related circuit; 국부 행 관련 회로)가 행 디코더(RD)에 근접하여 설치된다.

제어 신호와 어드레스 신호가 마스터 제어 회로(4a)로부터 이들 LCC와 LRC에 인가된다.

행 디코더(RD)는 메모리 어레이(MA1∼MAn)의 각각에 대응하여 배열되기도 한다.

동작할 때, 행 디코더(RD)는 메모리 어레이(MA1∼MAn) 중에서 미리 결정된 수(예를 들어 한 개)의 메모리 어레이의 각각에서만 한 개의 워드선을 선택한다.

선택된 워드 선을 포함하는 메모리 어레이를 제외한 메모리 어레이는 모두 대기 상태를 유지한다(이러한 동작은 LRC에 의해서 실행된다). 열 디코더(CD)로부터 나오는 열 선택 신호는 메모리 어레이(MA1∼MAn) 중에서 선택된 것에 인가된다.

그러므로, 선택된 메모리 어레이만이 내부 데이터 버스(2)에 연결된다. 내부 데이터 버스(2)는 모든 메모리 어레이(MA1∼MAn)에 따라서 연장된다.

그러므로, 메모리 어레이(MA1)가 선택된 경우, 예를 들어 선택된 메모리 어레이(MA1)로부터 읽혀진 데이터는 LCC를 통하여 내부 데이터 버스(2)의 한 끝으로 전송된다.

한편, 메모리 어레이(MAn)가 선택된 경우에는, 메모리 어레이(MAn)로부터 나온 데이터는 LCC를 통하여 내부 데이터 버스(2)의 다른 끝으로 전송된다.

내부 데이터 버스(2)의 중앙부의 근방에 데이터 입출력 패드 부(3)를 배열함으로써, 메모리 어레이(MA1)가 선택된 경우 읽혀져 나온 데이터를 패드 부(3)로 전송하기 위하여 필요한 시간은, 메모리 어레이(MAn)가 선택된 경우에 메모리 셀 데이터를 패드 부(3)로 전송하기 위하여 필요한 시간과 같게 만들어질 수 있으며, 선택된 메모리 어레이의 위치에 따라 발생되는 메모리 셀 데이터를 패드 부(3)로 전송할 때의 시간 차이는 작게 만들어질 수 있다.

예를 들어, 패드 부(3)가 마스터 제어 회로(4a)에 근절하여 내부 데이터 버스(2)의 다른 끝에 설치되는 경우, 메모리 어레이(MA1)로부터 읽혀진 데이터를 패드 부(3)로 전송하기 위하여 가장 긴 시간이 소요된다.

이런 최악 조건을 고려하여 엑세스 시간이 결정되기 때문에, 그러한 배열에서는 고속 읽기 동작이 수행될 수 없다.

그러므로, 제3도에 나타낸 것과 같이, 데이터 버스(2)의 중앙부(메모리 블록 MB의 중앙부)의 근방에 데이터 입출력 패드 부(3)를 배열함으로써, 선택된 메모리 어레이의 위치에 따라 야기되는 데이터 읽기를 위해 소요되는 시간의 차이가 작아질 수 있으며, 고속 읽기 동작이 실현될 수 있다.

이것은 데이터 쓰기 동작에도 적용된다.

한 개의 메모리 블록으로부터 읽혀진 데이터의 비트 수가 2, 4, …로 증가되는 경우에도, 데이터 입출력 패드 부는 가능한 한 메모리 블록(MB)의 중앙부에 배열된다.

결과적으로 선택된 메모리 어레이의 위치에 따라 야기되는 데이터 읽기를 위해 소요되는 시간의 차이의 변동은 최소화된다.

상술한 것과 같이, 데이터 입출력 패드 부를 각 메모리 블록에 대응하도록 분산시킴으로써 전원 패드는 분산된 데이터 입출력 패드 부의 그룹에 대응하여 배열될 수 있고, 한 개의 전원 패드에 연결된 데이터 입출력 버퍼의 수가 감소될 수 있으며, 각 데이터 입출력 버퍼의 전력 공급 전압과 전지전압은 안정화될 수 있고, 고속으로 안정하게 동작하는 반도체 메모리 장치가 실현될 수 있다.

데이터 입출력 패드 부를 대응하는 메모리 블록의 중앙부의 근방에 배열함으로써, 다음과 같은 장점이 제공된다.

선택된 메모리 셀 데이터가 내부 데이터 버스의 다른 위치에서 전송되는 분할된 어레이(부분적 활성화) 구조를 포함하는 메모리 블록에 있어서조차, 선택된 어레이의 위치에 따라 발생된 메모리 셀 데이터 전파 시간의 차이는 아주 작게 만들어질 수 있고, 데이터의 입출력이 고속으로 수행될 수 있다.

더 나아가서, 데이터 입출력 패드 부를 대응하는 메모리 블록의 근방에 배열함으로써, 내부 데이터 버스는 대응하는 메모리 블록의 전체에 따라서만 배열되어야 한다.

내부 데이터 버스가 칩의 한끝에서 출발해서 다른 끝까지 확장될 필요는 없다.

내부 데이터 버스의 길이는 짧게 될 수 있으며, 내부 데이터 버스에서 데이터 신호의 전파 지연이 감소될 수 있고, 데이터의 입출력은 고속으로 수행될 수 있다.

칩의 중앙부에 주변회로에 대한 전원 패드를 배타적으로 배열함으로써, 전력 공급 전압과 전지전압이 주변회로에 안정하게 공급될 수 있고, 주변회로는 고속으로 안정하게 동작할 수 있다.

주변회로(4)가 내부 동작 전력 공급 전압을 생성하기 위하여 외부 전력 공급 전압(Vcc)을 강압시키는 전력 강하 변환 회로와, 기판 바이어스 전압으로서 음 전압(Vbb)을 생성하는 기판 바이어스 발생 회로 및 비트 선 프리챠지 회로 또는 메모리 셀 커패시터의 셀 전극에 인가될 중간 전위를 발생하는 회로를 포함한 경우, 이 전압들은 짧은 상호접속선을 통하여 메모리 블록(MB1∼MB4)의 각각으로 전달될 수 있다.

이 상호접속 선들은 그곳에서 레이아웃을 간략화하도록 대칭적으로 배열될 수 있다.

결과적으로, 필요한 전압은 짧은 상호접속 선을 통하여 각 회로에 안정하고 신뢰성 있게 전성될 수 있다.

[외부 신호를 위한 패드의 레이아웃]

제4도는 본 발명에 따른 반도체 메모리 장치의 외부 신호를 위한 패드의 레이아웃을 개략적으로 나타내는 도면이다. 제4도에 나타낸 구조에서, 제1도에 나타낸 구조에 대응하는 부분은 같은 참조 문자로 표시되었으며, 그들에 대한 상세한 설명은 반복되지 않을 것이다.

제4도를 참조로 하여, 주변회로는 한측면 영역에 있는 데이터 입출력 패드 부(3a, 3b)와 다른 측면 영역의 데이터 입출력 패드 부(3c, 3d) 사이의 중앙부에 배열된다.

주변회로는 메모리 블록(MB1∼MB4)에 대한 엑세스 동작을 제어하는 마스터 제어 회로(4a)와, 어드레스 신호와 클럭 신호(행 어드레스 스트로브 신호 및 쓰기 인에이블 신호와 같은 엑세스 제어 신호)를 수신하는 주변 패드 부(21a, 21b, 21c, 21d)를 포함한다.

주변회로를 위한 전원 패드(7)는 마스터 제어 회로(4a)의 부근에 배열된다. 주변 패드 부(21a∼21d)의 각각은 신호 선(22a∼22d)을 통하여 입력 신호를 마스터 제어 회로(4a)로 전송된다.

주변 패드 부(21a∼21d)를 마스터 제어 회로(4a)에 대해서 대칭적으로 중앙 영역의 중앙부에 배열함으로써, 신호 선(22a∼22d)의 길이가 짧아질 수 있으며, 어드레스 신호와 클럭 신호의 전파 지연이 짧게 만들어질 수 있다(이것은 신호 선을 짧게 함으로써 각 신호 선의 저항과 기생 커패시턴스가 작게 만들어질 수 있기 때문이며, 그에 의해 RC 지연을 감소시키기 때문이다).

신호 선에서 감소된 전파 지연은 외부 신호(어드레스 신호와 클럭 신호)의 셋업 시간과 홀드 시간이 짧아지게 하며, 고속 엑세스의 결과를 얻는다(이것은 내부 동작 출발 시간이 더 앞서서 설정될 수 있기 때문이다).

셋업 시간과 홀드 시간의 단축은 제5(a) 및 제5(b)를 참조로 하여 설명된다.

제5(a) 및 제5(b)도는 어드레스 신호의 셋업 시간과 홀드 시간을 예시적으로 나타낸다.

제5(a)도는 데이터 읽기 동작 동안 외부 제어 신호와 관련하여 소요된 셋업 시간과 홀드 시간을 나타낸다.

DRAM에서, 행 어드레스 신호와 열 어드레스 신호는 시분할 다중화 방법으로 제공된다.

행 어드레스 신호에 대해서, 사전(before) RAS 행 어드레스 셋업 시간 tsu(RA-RAS)가 행 어드레스 스트로브 신호()의 하강 이전에 행 어드레스 신호를 결정된 상태로 가져오기 위해 정의되고, 사후(after) RAS 행 어드레스. 홀드 시간 th(RAS-RA)가, 외부 행 어드레스 스트로브 신호()의 하강 이후에 행 어드레스 신호를 유지하기 위하여 정의된다.

사후(after) RAS 행 어드레스. 홀드 시간 th(RAS-RA)의 완료 후에는, 행 선택 동작이 DRAM에서 내부적으로 시작된다.

같은 방법으로, 열 어드레스 신호에 대해서, 사전(before) CAS 열 어드레스. 셋업 시간 tsu(CA-CAS)와 사후(after) CAS 열 어드레스. 홀드 시간 th(CAS-CA)가, 열 어드레스 스트로브 신호()에 관련하여 정의된다.

정당한 출력 데이터(Q)가 행 어드레스 스트로브 신호()의 하강 이후에 RAS 엑세스 시간 ta(RAS)에서 공급된다.

엑세스 시간도 CAS 엑세스 시간 ta(CAS)에 의해서 정의되고, 이 때 열 어드레스 스트로브 신호()가 하강하여서 활성 상태로 옮겨가기 때문에 정당한 데이터가 외부로 읽혀져 나온다.

DRAM에서, RAS H 펄스 폭 tw(RASH)가 내부 신호 선과 내부 노드를 초기 상태로 프리챠지하기 위하여 정의된다.

일단 신호(RAS)가 고 레벨로 이끌려 가면, 신호()는 RAS HA 펄스 폭 tw(RASH)의 지연 이후에만 떨어진다.

이러한 셋업 시간과 홀드 시간 및 엑세스 시간은 모두 외부 규정에 따라서 결정된다.

그러므로, 내부 신호가 제5(b)도에 나타낸 것과 같은 외부 신호에 대해서 지연 시간(Td)을 갖는 경우, 셋업 시간과 홀드 시간은 각각 지연 시간(Td)만큼 더 길어진다.

그러므로, 제5(a)도에 나타낸 것과 같이, 내부 행 선택 시작 동작 타이밍은 지연 시간(Td)만큼 지연된다.

RAS 엑세스 시간과 CAS 엑세스 시간은 길어지고, 데이터 읽기의 고속 수행을 방해하게 된다.

그러므로, 고속 엑세스의 관점으로부터 지연 시간(Td)을 가능하면 짧게 만드는 것과 셋업 시간과 홀드 시간도 가능하면 짧게 만드는 것이 바람직하다.

제4도에 나타낸 것과 같이, 외부 신호 입력 패드 부(21a∼21d)를 마스터 제어 회로(4a)의 양 측면에 배열함으로써, 신호 선(22a∼22d)의 길이가 짧아질 수 있으며, 따라서 지연 시간(Td)이 짧아질 수 있다.

결과적으로, 셋업 시간과 홀드 시간도 짧아질 수 있어서 고속 엑세스를 가능하게 한다.

[전원의 분산 배열]

제6도는 본 발명의 전원 패드 레이아웃에서 전원전압의 분배 배열의 한 예를 나타내는 도면이다.

제6도에서, 제4도의 반도체 메모리 장치의 전원 패드(6)와 메모리 블록(MB1, MB2) 사이에 영역의 배열이 나타나 있다.

제6도를 참조로 하여, 데이터 입출력 패드 부(3a, 3b), 외부 신호(어드레스 신호와 클럭 신호)를 수신하는 주변 패드 부(PA1∼PA3), 주변회로를 위한 전원 패드 부(7) 및 전원 패드 부(7)로부터 전원전압을 수신하여 동작하는 마스터 제어 회로(4a)가 나타나 있다.

제6도를 참조로 하여, 데이터 입출력 패드 부(3a, 3b)는 전원 패드(6)로부터 전력 공급 선(30; 접지 선도 포함)을 통해서 전원전압(Vcc와 Vss를 포함)을 수신하여 동작한다.

주변 패드 부(PA1∼PA3)는 전원 패드(7)로부터 전원 선(31)을 통하여 전원전압(Vcc와 Vss를 포함)을 공통으로 수신한다.

마스터 제어 회로(4a)는 전원 패드(7)로부터 전원 선(32)을 통하여 전원전압(Vcc와 Vss를 포함)을 수신하여 동작한다.

전원 패드(7)는 전원 선(33a, 33b)과 함께 설치되며, 그들을 통해서 전원 패드(7)는 전원전압(Vcc와 Vss를 포함)을 메모리 블록(MB1, MB2)의 국부 회로에 각각 전송한다.

전원 선(31, 32, 33a, 33b)은 서로 다른 상호접속 선(같은 레벨의 상호 접속 선 층 취에 있음)으로 형성되어 있다.

서로 다른 상호접속 선에 의한 전원 선(31, 32, 33a, 33b)의 형성은 각 상호접속 선 위의 전압 변동이 다른 상호접속 선에 영향을 미치는 것을 막아주어서, 주변회로(주변 패드 부 PA1∼PA3과 마스터 제어 회로 4a를 포함)가 안정하게 동작할 수 있다.

그 때, 데이터 입출력 패드 부(3a, 3b)가 그 근방에 설치된 전원 패드(6)로부터 전원 선(30)을 통하여 전원전압을 공급받기 때문에, 전원전압이 안정되고 고속 동작이 가능하게 한다.

제6도에 나타낸 것과 같이, 전원 패드(6)에 연결된 전원 선(30; 전력 공급 전압 Vcc를 공급하는 전력 공급 선과 전지전압 Vss를 공급하는 접지 선을 모두 포함한다)과 주변회로를 위해 전원 패드(7)에 연결된 전원 선(31)은 서로 분리되어 배열되고, 패드 부(DQ1, DQ2)에 포함된 데이터 입출력 버퍼에만 전원전압을 공급하는 전원 선만이 전원 패드(6)에 연결되며, 주변 패드 부(PA1∼PA3)에 포함된 제어 신호와 어드레스 신호를 위한 버퍼에 전원전압을 공급하는 전원 선만이 주변회로를 위해 패드(7)에 연결된다.

그러한 연결 배열은 다음과 같은 장점을 제공한다.

전원 선(30)의 전압(Vcc와 Vss중의 적어도 하나)이 패드 부(3a, 3b)에 포함된 데이터 입출력 버퍼의 동작 중에 변동하는 경우에도, 이것은 패드 부(3a, 3b)에 포함된 데이터 입출력 버퍼에만 영향을 미친다.

전원 선(30)의 전압 변동은 주변 패드 부(PA1∼PA3)에 포함된 제어 신호와 어드레스 신호의 입력을 위한 버퍼에는 아무런 영향을 끼치지 않는다.

그러므로, 주변 패드 부(PA1∼PA3)에 포함된 주변회로들과 마스터 제어회로(4a)는 주변회로를 위한 패드(7)로부터 안정한 전원전압을 받아서 동작한다.

더 구체적으로는, 데이터 신호의 입출력 시간에도 주변회로는 안정하게 동작할 수 있다.

더 나아가서, 전원전압은 데이터 입출력 버퍼와 주변회로에 분리되어서 인가될 수 있으며, HSTL(high speed transistor logic; 고 레벨이 1.2V이고 저 레벨이 0.8V인 회로)과 같이 신호의 입출력을 위한 전력 공급 전압 레벨이 내부 동작 전력 공급 전압 레벨과 다른 고속 인터페이스가 쉽게 실현될 수 있다.

더 특수한 것으로서, 외부 인터페이스 레벨의 전력 공급 전압이 데이터 입출력을 위해서 전력 공급 패드(6)에 인가되어서, 고속 인터페이스의 레벨의 전압으로 데이터 입출력 버퍼를 동작시키고, 고속 인터페이스보다 더 높은 레벨의 전압이 주변회로를 위해 패드(7)에 인가되며, 그 전압은 주변회로를 위한 패드 부에 포함된 주변회로에 응용하기 위하여 주변회로 부에 포함된 전압 강하 변환회로에 의해서 강압된다.

결과적으로, 제어 신호와 어드레스 신호의 입력을 위한 버퍼는 외부 인터페이스에 대응하는 전력 공급 전압으로 동작하고, 내부 회로는 더 높은 전압 레벨의 전압으로 동작할 수 있다.

달리 말하면, 고속 인터페이스 레벨의 전력 공급 전압은 주변회로를 위해서 패드(7)에 인가될 수도 있고, 내부 회로의 동작을 위한 전력 공급 전압은 주변회로에 설치된 승압 회로로부터 생성되어도 좋다.

어떤 경우에든, 내부 동작 전력 공급 전압 레벨이 신호의 입출력을 위한 전력 공급 전압 레벨과 다른 인터페이스가 쉽게 실현될 수 있다.

한편, 외부 동작 전력 공급 전압이 내부 동작 전력 공급 전압보다 더 높으면, 외부 전력 공급 전압은 패드(6)에 인가되어도 좋고, 내부 동작 전력 공급 전압은 패드(7)에 인가되어도 좋다.

제7도는 전력 공급 분포의 다른 구조를 나타낸다.

제6도에 나타낸 구조와는 다르게, 제7도에 나타낸 구조에서 전원전압(Vss, Vcc)은 전원 패드(6)로부터 전원 선(40)을 통하여 주변 패드 부(PA1)에 인가된다.

전원전압(Vcc, Vss)은 전원 패드(7)로부터 전원 선(41)을 통하여 주변 패드 부(PA2, PA3)로 전송된다.

전원전압은 전원 패드(7)로부터 전원 선(42a, 42b)을 통하여 각각 메모리 블록(MB1, MB2)으로 전송된다.

이 경우에서도 역시, 데이터 입출력 패드 부(3a, 3b)와 주변 패드 부(PA)는 다른 전원 선을 통하여 그들의 전원전압을 받는다.

데이터 입출력 패드 부(3a, 3b)는 전원 선(30)을 통하여 안정하게 전원전압을 공급받아서, 고속으로 안정하게 동작한다.

제6도 및 제7도에 나타낸 구조에서, 부가된 전원 패드는 주변 패드 부(PA1)와 데이터 입출력 패드 부(3b) 사이에 설치되어도 좋고, 주변 패드 부(PA1)는 부가된 전원 패드로부터 그의 전원전압이 공급되어도 좋다. 이 경우, 예를 들면, 전력 공급 전압은 어드레스 신호 입력 패드 부와 클럭 신호 입력 패드부에 각각 분리되어 인가될 수도 있다.

어떤 경우이든, 전원 패드(7)를 주변회로(주변 패드 부와 마스트 제어 회로 부)에 가깝게 설치하고, 전원 패드(7)로부터 주변회로에 전원전압을 전송함으로써, 전원 선의 길이가 짧아질 수 있으며, 주변회로의 안정한 동작이 가능하게 한다.

[핀 배열]

제8도는 본 발명의 반도체 메모리 장치를 하우징하는 패키지와 그에 대한 핀 배열을 나타낸 도면이다.

제8도를 참조하여, 반도체 집적회로 장치(반도체 메모리 장치; 50)는 일례로서 외부 핀 단자(40)를 포함한다.

전력 공급 전압 Vcc와 전지전압 Vss는 핀 번호(1)과 핀 번호(40)의 단자에 각각 인가된다.

핀 번호(1과 40)의 단자에 인접한 핀 번호(2, 3, 38 및 39)의 단자는 데이터 입출력 핀 단자로서 사용된다.

그 장치의 다른 쪽(밑면 쪽)에서, 전력 공급 전압 Vcc과 전지전압 Vss는 번호 20과 21의 핀 단자에 인가된다.

핀 번호 20과 21인 핀 단자에 인가되는 전압 Vcc와 전압 Vss는 핀 번호 18, 19, 22 및 23의 핀 단자에 데이터의 입출력을 위한 데이터 입출력 버퍼에서 이용된다. 전력 공급 전압 Vcc 및 Vss는 그 칩(패키지) 중앙부에 핀 번호 9와 32의 핀 단자에 인가된다.

이들 핀 번호 9와 32의 핀 단자에 인가되는 전압 Vcc와 Vss는 그 주변회로(외부 어드레스 신호와 외부 클럭 신호 입력 버퍼)에서 이용된다. 핀 번호 4에서 8까지의 핀 단자와, 10에서 17까지, 24에서 31까지 및 33에서 37까지의 핀 단자는 어드레스 신호 또는 클럭 신호 입력 핀 단자로서 개별적으로 사용된다.

그 반도체 메모리 장치는 LOC 구조를 갖는다.

리드 프레임은 제8도 등에 나타난 이들 핀 단자로부터 그 패드의 근방에까지 연장되고, 상기 패드는 본딩 와이어로 연결된다.

그러므로, 상술한 핀 단자의 배열 위치와 패드 부의 배열 위치는 근사적 대응관계(그러나, 그들은 완전한 1:1 대응관계를 갖지 않는데, 그 이유는 상기 패드 부는 한 개의 선에 배열되지 않고, 상기 핀 단자는 두 개의 선에 배열되기 때문이다)를 가진다.

양끝에 있는 Vcc와 Vss 입력 핀 단자(패드)를 상기 데이터 입출력 버퍼 패드 부에 전력 공급 전압과 전지전압을 인가하기 위한 핀 단자로서 사용하여, 제8도의 반도체 메모리 장치(50)의 상 하 양 측면에 데이터 입출력 핀 단자를 분산시키고, 뿐만 아니라, 그 데이터 입출력 핀 단자 사이의 중앙 영역 안에 그 어드레스 신호와 클럭 신호 입력 핀 단자를 배열하여, 중앙부에 주변회로를 위한 전력 공급 핀 단자를 설치함으로써, 상술한 칩의 패드 레이아웃이 실현될 수 있다.

[핀 배열 2]

제9도는 본 발명에 따른 반도체 메모리 장치의 외부 핀 단자의 다른 핀 배열을 나타낸 도면이다.

제9도에서, 그 패키지의 외부에 설치된 외부 핀 단자가 일반적으로 나타난다.

제9도를 참조하여, 전력 공급 전압 Vcc를 인가하기 위한 전력 공급 핀 단자 PT1과 PT13은 패키지(55)의 긴 측면 방향으로 연장한 한 측면상의 양 단부(끝부분)에 배열되고, 전지전압 Vss를 인가하기 위한 핀 단자 PT14와 PT26이 패키지(55)의 긴 측면 방향으로 연장한 다른 측면 상의 양끝에 배열된다.

데이터 신호를 입출력하기 위한 데이터 핀 단자 PT2와 PT3은 전력 공급 핀 단자 PT1에 인접하여 배열되고, 데이터 신호를 입출력하기 위한 외부 데이터 핀 단자 PT11과 PT12는 다른 측면 상의 전력 공급 핀 단자 PT13에 인접하여 배열된다.

비슷하게, 데이터 신호를 입출력하기 위한 핀 단자 PT15와 PT16이 접지 핀 단자 PT14에 인접하여 배열되고, 데이터 신호를 입출력하기 위한 핀 단자 PT24와 PT25는 접지 핀 단자 PT26에 인접하여 배열된다. 제9도에 나타난 구조에서, 전력 공급 전압 Vcc를 공급하기 위한 핀 단자 PT4는 더 나아가 데이터 핀 단자 PT3에 인접하여 배열되고, 전지전압 Vss를 인가하기 위한 핀 단자 PT17은 데이터 입출력 핀 단자 PT16에 인접하여 배열된다.

같은 모양으로, 전력 공급 전압 Vcc를 공급하기 위한 전력 공급 핀 단자 PT10은 핀 단자 PT11에 인접하여 배열되고, 전지전압 Vss를 공급하기 위한 접지 핀 단자 PT23은 데이터 입출력 핀 단자 PT24에 인접하여 배열된다.

핀 단자 PT1 및 PT4에 인가된 전력 공급 전압 Vcc와 핀 단자 PT14와 PT17에 인가되는 전지전압 Vss는 핀 단자(PT15, PT16)와 데이터의 입출력을 수행하는 데이터 입출력 버퍼용의 전력 공급 전압으로 쓰인다. 마찬가지로, 핀 단자 PT10과 PT13에 인가되는 전력 공급 전압(Vcc)과 핀 단자 PT23과 PT26에 인가된 전지전압 Vss는 핀 단자 PT11, PT12, PT24 및 PT25와 데이터의 입출력을 수행하기 위한 데이터 입출력 버퍼에 의해서만 사용된다.

전력 공급 전압 Vcc를 공급하기 위한 핀 단자 PT7은 패키지(55)의 중앙부에 배열된다.

비슷한 모양으로, 전지전압(Vss) 공급용 접지 핀 단자 PT20이 핀 단자 PT7에 대응하여 배열된다.

어드레스 신호와 클럭 신호(외부 제어 신호)의 입력을 위한 핀 단자 PT5∼PT6은 핀 단자 PT4와 PT7 사이에 배열된다.

비슷한 모양으로, 어드레스 신호와 클럭 신호의 입력용 핀 단자 PT8-PT19는 핀 단자 PT7과 PT10 사이에 배열된다.

더 나아가, 어드레스 신호와 클럭 신호의 입력용 핀 단지 PT18과 PT19는 핀 단자 PT20과 PT17 사이에 배열되고, 어드레스 신호와 클럭 신호의 입력용 핀 단자 PT21과 PT22는 핀 단자 PT20과 PT23 사이에 배열된다.

패키지(55)의 중앙부에 배열된 핀 단자 PT7과 PT20에 인가된 전력 공급 전압 Vcc와 Vss는 어드레스 신호와 클럭 신호를 받아서 내부 제어 신호를 발생하는 주변회로에 의해서만 사용된다.

제9도에 나타난 것과 같이, 전원 핀들을 그들 사이에 데이터 입출력 핀이 끼워지도록 배열함으로써, 전원전압(Vcc와 Vss)은 양 측면의 핀 단자로부터 데이터 입출력 버퍼로 공급될 수 있고, 패드로부터 데이터 입출력 버퍼까지의 거리에 의존하는 전력 공급 전압의 변화(상호접속선 저항으로 인한 전압의 변화)가 방지될 수 있다.

더 나아가, 두 개의 핀 단자로부터 전원전압(Vcc와 Vss)을 공급함으로써, 상기 입출력 버퍼에 대한 상기 전류 공급 능력은 증대되고, 전력 공급 전압 또는 전원전압은 각 데이터 입출력 버퍼에 안정하게 공급될 수 있다.

제10도는 제9도에 나타난 핀 배열을 갖는 반도체 메모리 장치 회로와 패드의 레이아웃을 나타낸 도면이다.

제10도는 제9도에 나타난 패키지의 반만을 보여준다.

제10도는 나타난 구조에 대칭이 되는 레이아웃이 또한 그 패키지 안에 하우징된 칩에도 배열된다.

제10도에서, 데이터 입출력 버퍼와 주변회로는 강조되고, 메모리 블록은 나타나 있지 않다.

제10도에서, 반도체 칩(1)의 외부에 배열된 핀 단자는 또한 예시적으로 나타난다.

상기 핀 단자는 반도체 칩(1)의 한 측면 상의 한 끝에 배열되어 전력 공급 전압 Vcc를 공급하는 전력 공급 핀 단자 PTAA와, 핀 단자 PTAA에 인접하여 배열된 데이터 입출력 핀 단자 PTDA 및 PTDB와, 전력 공급 전압 Vcc를 공급하기 위한 데이터 입출력 핀 단자 PTDB에 인접하여 배열된 핀 단자 PTAB를 포함한다.

주변회로용 전력 공급 전압 Vcc를 공급하는 전력 공급 핀 단자 PTAE는 반도체 칩(1)의 중앙부에 대향하여 배열된다.

같은 모양으로, 반도체 칩(1)의 다른 측면 상에, 전지전압 Vss를 공급하는 접지 핀 단자 PTAC와 PTAD는 전력 공급 핀 단자 PTAA와 PTAB에 대응하여 배열되고, 데이터 입출력 핀 단자 PTDC와 PTDD는 이들 핀 단자 PTAC와 PTAD 사이에 배열된다.

반도체 칩(1)의 중앙부에서, 전지전압 Vss를 공급하는 핀 단자 PTAF는 전력 공급 핀 단자 PTAE에 대향하여 배열된다.

전력 공급 핀 단자 PTAA와 PTAC는 전원 패드(60a)에 연결되고 핀단자 PTAB와 PTAD는 전원 패드(60b)에 연결된다.

전원 패드(60a)는 핀 단자 PTAA로부터 전력 공급 전압 Vcc를 수신하는 패드(60aa)와, 접지 핀 단자 PTAC로부터 전지전압 Vss를 수신하는 패드(60ab)를 포함한다.

전원 패드(60b)는 핀 단자 PTAB로부터 전력 공급 전압 Vcc을 수신하는 패드(60ba)와 핀 단자 PTAD로부터 전지전압 Vss를 수신하는 패드(60bb)를 포함한다.

전원 패드(60a와 60b) 사이에, 데이터 신호를 핀 단자 PTDA-PTDD와 송수신하는 데이터 입출력 패드 부가 배열된다.

제10도에서, 데이터 신호를 입출력 버퍼(80ab)와 송수신하는 패드(80aa)와, 데이터 신호를 입출력 버퍼(80bb)와 송수신하는 패드(80ba)와 데이터 신호를 입출력 버퍼(80cb)와 송수신하는 패드(80ca)와, 데이터 신호를 입출력 버퍼(80db)와 송수신하는 패드(80da)가 나타난다.

이들 패드(80aa∼80da)는 얼라이먼트로 배열되어 나타나 있다.

데이터 입출력 패드(80aa, 80ba, 80ca와 80da)는, 제10도에서 점선으로 나타난 것과 같이, 핀 단자 PTDA, PTDC, PTDB와 PTDD에 각각 연결된다.

전력 공급 전압 공급 선(61a와 61b)은 입출력 버퍼(80ab, 80bb, 80cb, 80db)를 에워싸기 위하여 전력 공급 패드(80aa와 60ba)로부터 연장하여 배열되고, 전지전압 공급선(62a와 62)은 입출력 버퍼(80ab, 80bb, 80cb와 80db)를 에워싸기 위해서 접지 패드(60ab와 60bb)로부터 연장하여 배열된다.

전력 공급 전압 공급선(61a)와 전지전압 공급 선(62a; 전력 공급 상호 접속 선이라고 집단적으로 부름)은 전원전압 Vcc와 Vss를 입출력 버퍼(80ab와 80cb)에 공급하고, 전력 공급 상호접속선(61b와 62b)은 전원전압 Vcc와 Vss를 입출력 버퍼(80bb와 80db)에 공급한다.

입출력 버퍼(80ab∼80db)는 두 개의 전원 패드(60a와 60b)로부터 전원전압 Vcc와 Vss로 각각 공급되므로, 이들 입출력 버퍼(80ab∼80db)가 동작할 때 전력 공급 상호접속선(61a, 61b, 62a와 62b) 상의 전원전압의 변화는 충분히 억제될 수 있고, 입출력 버퍼(80ab∼80db)는 그 안정한 전원전압 공급으로 안정하게 동작할 수 있다.

다른 한편으로, 패드(63)와 패드(64)는 주변회로를 위하여 핀 단자 PTAE와 PTAF에 대향하여 배열된다.

패드(63)과 패드(64)는 상기 도면에서 점선으로 표시된 본딩 와이어에 의해 리드 단자 PTAE와 PTAF에 대응하여 연결되고, 그들로부터 전력 공급 전압 Vcc와 전지전압 Vss를 공급받는다.

패드(63)는 전력 공급 전압 공급선(65)으로 전력 공급 전압 Vcc를 공급하고, 패드(64)는 전지전압 공급선(66)으로 전지전압 Vss를 공급한다. 패드(63과 64)에 인접하여 배열된 주변회로(67)는 그 동작 전력 공급 전압으로서 전력 공급 상호접속선 65와 66의 전압 Vcc와 Vss으로 동작한다.

패드(63과 64)에 연결된 전력 상호접속선(65와 66)은 그 전원전압을 주변회로(67)에만 공급한다.

마찬가지로, 데이터 신호의 송수신용 입출력 버퍼에 전원전압을 공급하는 전력 공급 상호접속선만이 전원 패드(60a와 60b)에 연결된다. 다른 주변회로에 전원전압을 공급하기 위한 어떠한 전력 공급 상호접속선도 전력 공급 패드(60a와 60b)에 연결되지 않는다.

그러므로, 전력 공급 상호접속선(61a, 61b, 62a와 62b) 상의 전력 공급 전압 및 전지전압은 데이터 신호 입출력 시에 변동할지라도, 주변회로(67)를 위한 전력 공급 상호접속선(65와 66)은 전원전압 변동에 의해 영향받지 않고, 안정한 전원전압을 유지시킬 수 있다.

따라서, 주변회로(67)는 데이터 신호 입출력시 전원전압의 변동에 영향받지 않고 안정하게 동작할 수 있다.

제11도는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 하우징하는 패키지의 핀 배열을 나타낸다.

또 다른 실시예에 따른 배열에서, 전원 핀은 데이터 입출력 핀 단자 사이에 끼워진다.

더 구체적으로는, 패키지(55)의 한 측면 상의 한 끝에, 한 전력 공급 전압 Vcc를 수신하는 전력 공급 핀 단자 PT2a는 데이터 입출력 핀 단자 PT1a와 PT3a 사이에 놓이고, 그 패키지의 한 측면의 다른 끝에, 전력공급 핀 단자 PT12a가 데이터 입출력 핀 단자 PT11a와 PT13a 사이에 놓인다.

패키지(55a)의 다른 측면에는, 다른 전력 공급 전압(접지 전위인 Vss)을 수신하는 접지 핀 단자(PT15a)가 한 끝에서 데이터 입출력 핀 단자(PT14a, PT16a) 사이에 놓여 있고, 다른 끝에서 접지 핀 단자(PT25a)가 데이터 입출력 핀 단자(PT24a, PT26a) 사이에 놓여 있다.

전력 공급 핀 단자(PT2a)는 접지 핀 단자(PT15a)와 대향하여 배열되어 있고, 전력 공급 핀 단자(PT12a)와 접지 핀 단자(PT25a)는 서로 대향하여 배열되어 있다.

주변회로를 위한 전력 공급 전압(Vcc)을 수신하는 전력 공급 핀 단자(PT7a)가 패키지(55a)의 한 측면의 중앙부에 배열되어 있고, 접지 핀 단자(PT20a)가 패키지(55a)의 다른 측면의 중앙부에 배열되어 있다.

핀 단자(PT4a∼PT6a; PT8a∼PT10a; PT17a∼PT19a; PT21a∼PT23a)가 어드레스 신호 또는 클럭(제어) 신호를 수신하는 단자에 관계되는 주변회로이다.

제12도는 제11도에 나타낸 패키지(55a)로 하우징되는 반도체 메모리 장치의 내부 레이아웃을 나타낸다.

제12도에서 메모리 블록은 예시를 간략하게 하기 위하여 나타내지 않고, 다만 반도체 메모리 장치의 한 끝 부분에 부가해서 나타내고 있다.

제12도를 참조하여, 전력 패드(전원 패드: 70)는 데이터 입출력 패드 74a와 75a 사이에 배열되어 있다.

전력 패드(70)는 프레임 리드(핀 단자; PT25a)에 연결된 전력 공급 피드(70a)를 포함한다.

패드(74a)는 프레임 리드(PT26a)에 연결되고, 그것에 인접하여 배열된 데이터 입출력 버퍼(I/O 버퍼: 74b)에도 연결된다.

입출력 버퍼(74b)에 인접하여, 입출력 버퍼(73b)가 배열되어서 프레임 리드(PT13a)에 연결된 입출력 버퍼(73a)에 연결된다.

접지 패드(70b)에 인접하여, 데이터 입출력 패드(DQ 패드: 75b)가 배열되어서 I/O 패드(75b) 및 프레임 리드(PT11a)에 연결되어 있다.

I/O 패드(75b)에 인접하여, I/O 패드(76b)가 배열되어서 프레임 리드(PT24a)에 연결된 DQ 패드(76a)에 연결되어 있다.

DQ 패드와 I/O 버퍼의 집합은 DQ 패드부를 형성한다.

이와 같이, DQ 패드부(73; 73a, 73b: 74; 74a, 74b: 75; 75a, 75b: 76; 76a, 76b)와 전력 패드(70)는 제1방향으로 얼라인먼트되어 배열된다. I/O 버퍼(73b, 74b, 75b, 76b)에는 패드(70a)로부터 전력 공급 선(71)을 통하여 전력 공급 전압(Vcc)과, 접지 선(72)을 통하여 접지 전위(Vss)가 공급된다.

I/O 버퍼(73b, 74b)와 I/O 버퍼(75b, 76b)는 전력 공급 패드(70)에 대해서 대칭으로 배열되어 있고, 패드(70)로부터 전력 공급 선(71)과 접지 선(72)의 각 길이는 I/O 버퍼(73b, 74b)에 대한 것과 I/O 버퍼(75b, 76b)에 대한 것이 같게 만들어져 있다.

I/O 버퍼(73b, 74b)에 대한 전력 공급선(71)과 접지 선(72)의 선 커패시턴스와 저항의 영향은 I/O 버퍼(75b, 76b)에 대한 것과 같게 만들어질 수 있다.

그리하여, 출력 데이터 결정 타이밍에 대한 전력 공급 전압(Vcc)가 접지 전위(Vss)의 영향은 본질적으로 I/O 버퍼(73b∼76b)에 대하여 모두 같게 만들어질 수 있으며, 엑세스 시간은 감소시킬 수 있고, 빠른 엑세스의 결과를 얻게 된다.

더불어서, I/O 버퍼(73b, 74b)에 대한 전력 공급선(71; 접지 선72)의 선 저항은 본질적으로 같은 길이이기 때문에 I/O 버퍼(75b, 76b)에 대한 선 저항과 같게 만들어질 수 있고, 본질적으로 같은 레벨의 전력 공급 전압이 모든 I/O 버퍼(73b, 74b, 75b, 76b)에 공급되고, I/O 버퍼(73b∼76b)에 의해서 공급되는 신호 레벨은 서로 같게 만들어질 수 있어서 신뢰성이 있는 동작이 보장된다.

주변회로에 대한 것으로서, 주변 패드 부(77c)는 칩의 중앙부에 설치되어서 그것과 반대인 곳의 프레임 리드(PT7a)에 연결된 전력 공급 패드(77a)로부터 전력 공급 선(78)을 통하여 전력 공급 전압(Vcc)가 공급되고, 접지 패드(77b)로부터 접지 선(79)을 통하여 접지 전위(Vss)가 공급되는 것이 대표적으로 표시되어 있다.

접지 패드(77b)는 칩의 중앙부에 설치되어서 대향하는 프레임 리드(PT20a)에 연결된다.

앞에서 논의한 실시 예에서와 같이, 주변 패드 부(77c)는 나타내지 않은 프레임 리드로부터 어드레스 신호 또는 클럭 신호를 수신하는 패드와 상기 포함된 패드로부터 수신된 신호를 버퍼링하기 위한 버퍼를 포함한다.

한편, 제12도에서 절선은 프레임 리드를 각 패드에 연결하는 본딩 와이어를 표시한다.

제13도는 제11도에 나타낸 패키지(55a)로 하우징되는 반도체 메모리 장치의 다른 내부 레이아웃을 나타낸다.

제13도에서는 데이터 입출력에 관한 부분만이 나타나 있다.

제13도를 참조하여, 전력 공급 패드(90a)는 전력 공급 전압(Vcc)을 수신하도록 절선으로 표시된 본딩 와이어를 통하여 프레임 리드(PT12a)에 연결된다.

접지 패드(90b)는 전력 공급 패드(90a)의 근방에 배열되고, 그곳으로부터 접지 전위(Vss)을 수신하도록 절선으로 표시된 본딩 와이어를 통하여 프레임 리드(PT25a)에 연결된다.

I/O 버퍼(91a, 91b)와 I/O 버퍼(93a, 94b)는 패드(90a, 90b)에 대해 대칭적으로 배열되어 있다.

DQ 패드(91a, 92a)는 I/O 버퍼(91b, 92b)에 인접하여 배열된다.

패드(91a)는 I/O 버퍼(91b) 및 절선으로 표시된 본딩 와이어를 통하여 프레임 리드(PT13a)에 연결된다.

패드(92a)는 절선으로 표시된 본딩 와이어를 통하여 프레임 리드(PT26a) 및 I/O 버퍼(92b)에 연결된다.

DQ 패드(93a, 94a)는 I/O 버퍼(93b, 94b)에 인접하여 배열된다.

패드(93a)는 절선으로 표시된 본딩 와이어를 통하여 반대측면의 프레임 리드(PT11a) 및 I/O 버퍼(93b)에 연결된다.

패드(94a)는 절선으로 표시된 본딩 와이어를 통하여 대향하는 프레임 리드(PT24a) 및 I/O 버퍼(94b)에 연결된다.

패드(90a, 90b, 91a, 92a, 93a, 94a)는 I/O 버퍼(91b, 93b)와 I/O 버퍼(92b, 94b) 사이의 영역에서 제1방향으로 서로 얼라이먼트되어 배열된다. 각각 전력 패드(90a, 90b)에 연결된 전력 공급 선(95a)과 접지 선(96a)은 I/O 버퍼(91b, 93b)의 바깥 측면에 배열되어서, 전력 공급 전압과 접지 전위를 I/O 버퍼(91b, 93b)에 공급한다.

I/O 버퍼(92b, 94b)의 바깥 측면과 그에 따라서, 각각 전력 패드(90a, 90b)에 연결된 전력 공급 선(95b)과 접지 선(96b)은 I/O 버퍼(92b, 94b)에 전력 공급 전압과 접지 전위를 공급하도록 배열된다.

패드(90a)로부터 전력 공급 선(95a, 95b)에 이르는 상호접속 선이 각각 접지 선(96a, 96b)에 각각 교차하여 표시되어 있다.

접지선 층과 다른 층 위에 있는 상호접속 선은 교차점을 제공하기 위한 상호접속 선으로 이용될 수도 있다.

제13도의 배열에서 한 개의 전력 공급선(95; 95a 또는 95b)과 한 개의 접지선(96; 96a 또는 96b)은 단지 두 개의 I/O 버퍼만을 구동시키는데 필요로 하며, I/O 버퍼가 그 전력 공급 전압과 그 접지 전위의 안정한 공급으로 신뢰성 있게 동작하도록 이들 선상의 상기 부하는 경감된다.

제14도는 본 발명의 반도체 메모리 장치를 하우징하는 패키지의 또 다른 배열을 나타낸다.

패키지(55b)는 DQ 핀 단자(16), 즉 패키지(55b)의 한 측면 상의 DQ 핀 단자(PT1b, PT3b, PT4b, PT6b, PT8b, PT10b, PT11b 및 PT13b)와 패키지(55b)의 다른 측면 상의 DQ 핀 단자(PT14b, PT16b, PT17b, PT19b, PT21b, PT23b, PT24b 및 PT26b)를 포함한다.

제14도의 핀 배열에서, 전력 공급 핀 단자와 접지 핀 단자는 패키지(55b)의 각 측면 상에 제공된다.

더 구체적으로는, 전력 공급 핀 PT2b는 DQ 핀 단자 PT1b와 PT3b 사이에 놓이고, 접지 핀 단자 PT5b는 DQ 핀 단자 PT4b와 PT6b 사이에 놓인다.

접지 핀 단자 PT9b는 DQ 핀 단자 PT8b와 PT10b 사이에 놓이고, 전력 공급 핀 단자 PT12b는 DQ 핀 단자 PT11b와 PT13b 사이에 놓인다.

핀 단자 PT2b에 대향하는 접지 핀 단자 PT15b는 DQ 핀 단자 PT14b와 PT16b 사이에 놓이고, 전력 공급 핀 단자 PT18b는 DQ 핀 단자 PT17b와 PT19b 사이에 놓이고, 접지 핀 단자 PT5b에 대향하고 있다.

전력 공급 핀 단자 PT22b는 DQ 핀 단자 PT21b와 PT23b 사이에 놓이고, 접지 핀 단자 PT9b와 대향하고, 반면에 접지 핀 단자 PT25b는 전력 공급 핀 단자 PT12b에 대향하여 DQ 핀 단자 PT24b와 PT26b 사이에 놓인다.

패키지(55b)의 중앙부에 있는 전력 공급 핀 단자 PT7b와 접지 핀 단자 PT20b는 전력 공급 전압과 접지 전위를 패키지(55b)에 하우징되는 반도체 메모리 장치의 주변회로에 공급하기 위하여 사용된다.

LOC 구조에서, 전력 패드는 메모리 칩의 중앙 영역에 배열되고, 내부 상호접속선 레이아웃은 패키지(55b)의 측면 상에 배열된 전력 핀에 의해 영향받지 않는다.

덧붙여서, 제14도의 핀 배열은 이하에서 서술되는 가치있는 장점을 제공한다.

제15도는 제14도에 나타난 것과 같은 비슷한 핀 배열은 갖는 패키지 안에 하우징되는 반도체 메모리 장치의 내부 레이아웃을 나타낸다. 제15도에 나타난 메모리 장치는 32비트 데이터가 입력되거나 출력되는 32비트 짜리 구성을 가지며, 16비트 데이터의 입출력에 관련된 부분만이 제15도에 대표적으로 나타나 있다.

제15도에 있어서, 상기 메모리 장치는, 동시에 선택되는 8비트 메모리 셀을 각각 가지는 2개의 메모리 블록 MB#1과 MB#2를 포함한다.

메모리 블록 MB#1과 MB#2 사이에, I/O(DQ) 패드 부(100a∼100h)가 메모리 블록 MB#1과 입력하고/출력하는 데이터 용 선 위에 배열되고, I/O 패드 부(100i∼100p)는 메모리 블록 MB#2에 송수신하는 입출력 데이터를 위해 상호 얼라인먼트되어 배열된다.

전력 공급 패드(101)는 패드 부(100a)와 패드 부(100b) 사이에 배열되고 대향하는 전력 공급 프레임 리드(핀 단자) PP1에 연결되고, 접지 패드(102)는 패드 부 100c와 100d 사이에 놓여져 대응하는 접지 프레임 리드 GP1에 연결된다.

전력 공급 패드(103)는 패드 부 100e와 100f 사이에 놓여져 대향하는 전력 공급 프레임 리드 PP2에 연결되고, 접지 패드(104)는 패드 부 100g와 100h 사이에 놓여져 대응하는 접지 리드 GP2에 연결된다.

전력 공급 패드 101과 103은 패드 부(100a∼100h)의 측면을 따라 연장한 전력 공급 선(109a)으로 전압 Vcc를 공급하기 위하여 연결되고, 접지 패드 102와 104는 패드 부(100a∼100h)의 다른 측면을 따라 연장한 접지선 위로 전압 Vss를 공급하기 위하여 연결된다. DQ 패드 부(100a∼100h)는 동작 전력 공급 전압으로서 선 109와 110a 상의 전압 Vcc와 Vss로 동작한다.

DQ 패드 부(100i∼100p)에 대해서와 같이, 접지 패드(105)는 패드 부 100i와 100j 사이에 놓여져 대향하는 접지 리드 GP3에 연결되고, 전력 공급 패드(106)는 패드 부 100k와 100l 사이에 놓여져 대향하는 전력 공급 리드 PP3에 연결된다.

접지 패드(107)는 패드 부 100m과 100n 사이에 놓여져 대향하는 접지 리드 GP3에 연결되고, 전력 공급 패드(108)는 패드 부 100o와 100p 사이에 놓여져 대향 또는 대응하는 전력 공급 리드(PP3)에 연결된다.

접지 패드 105와 107은 접지선(110a)와 평행하게 DQ 패드 부(100i∼100p)의 한 측면을 따라 연장된 접지선(110b) 상에 그 접지 전위를 공급하기 위하여 연결된다.

전력 공급 패드 106과 108은 DQ 패드 부(100i∼100p)의 다른 측면을 따라 연장한 전력 공급선(109a)으로 전력 공급 전압을 공급하기 위하여 연결된다.

그 동작 전압으로서 DQ 패드 부(100i∼100p)는 선 109b와 110b 상의 전압 Vcc와 Vss로 동작한다.

DQ 패드 부(100a∼100h)는 그에 대응하여 제공된 개별적인 DQ 프레임 리드 DQT1∼DQT16에 연결된다.

지그재그 식으로 된 두 선상의 DQ 패드 부(100a∼100p)의 배열은 제1방향으로 충분한 면적 여유를 갖고 제한된 면적에서 많은 수의 DQ 패드부의 대치를 가능하게 하고, DQ 패드 부상의 피치 조건을 완화시킨다.

그 패키지의 각 측면 상에 전력 공급 핀과 접지 핀 둘 다 배열함으로써, 그 전력 공급 패드와 그 접지 패드는 한 선상에 DQ 패드 부와 얼라인먼트되어 배열된다.

그 전력 공급 선과 접지선의 집합은 한 선상에 한 DQ 패드 부 그룹을 위하여 그리고 다른 선 상에는 다른 DQ 패드 부 그룹을 위하여 분리되어 배열될 수 있고, 엇갈리게 배열된 DQ 패드 부를 위한 그 전력 공급 선과 그 접지 선의 레이아웃을 수월하게 한다.

한 개의 전력 공급 선은 복수개의 전력 공급 패드로부터 전력 공급 전압을 공급받고 한 개의 접지 선은 복수개의 접지 패드로부터 접지 전위를 공급받아서, 이들 선 상의 전압은 안정화될 수 있다.

이들 전력선들은, 그 전력 공급 및 전지전압을 대응하는 DQ 패드 부에만 공급하는데 요구되며, DQ 패드 부의 안정되고 빠른 동작을 실현하도록 이들 선 상의 부하를 경감시킨다.

제16도는 상기 DQ 패드 부, 상기 전력 공급 패드와 상기 접지 패드의 내부 레이아웃의 수정을 나타낸다.

제16도의 배열은 전력 공급 선과 접지선의 배열을 제외하고 제15도의 배열과 같으며, 대응하는 부분은 제15도에서의 해당부분과 같은 참조 문자 또는 번호로 붙여졌다.

제16도를 참조하여, 전력 공급 패드(101)는 전력 공급 선(115a)에 연결되고, 접지 패드(105)는 접지선(116a)에 연결된다.

전력 공급선(115a)과 접지선(116a)은 DQ 패드 부 100a, 100b와 DQ 패드 부 100i, 100j 사이에 평행하게 배열되어 이들 DQ 패드 부(100a, 100b, 100i와 100j)에만 상기 전압 Vcc와 Vss를 공급한다.

접지 패드(102)는 접지선(116b)에 연결되고, 전력 공급 패드(106)는 전력 공급선(115b)에 연결된다.

상기 선 115b와 116b는 상기 전압 Vcc와 Vss를 단지 이들 DQ 패드부 100c, 100d, 100k와 100l에만 공급하기 위하여 DQ 패드 부 100c, 100d와 100k, 100l 사이에 평행하게 배열된다.

전력 공급 패드(103)와 접지 패드(107)는 DQ 패드 부(100e, 100f)와 DQ 패드 부(100m, 100n) 사이에 배열된 전력 공급선(115c)과 접지선(116c)에 개별적으로 연결되어 DQ 패드 부(100e, 100f, 100m과 100n)에만 상기 전압 Vcc와 Vss를 공급한다.

접지 패드(104)와 전력 공급 패드(108)는 DQ 패드 부 100g와 100h 사이에 그리고 DQ 패드 부 100o와 100p 사이에 평행하게 배열된 접지선 116d와 전력공급 선 115d에 개별적으로 연결되어 DQ 패드 부(100g, 100h, 100o와 100p)에만 상기 전압을 동작 공급 전압으로서 공급한다.

전력 공급 선과 접지 선은 그룹 지어서 그 배열 방향으로 교대로(alternately) 배열된다.

각 한 개의 전력 공급 선과 한 개의 접지 선이 그 동작 전력 공급 전압 Vcc와 Vss를 대응하는 DQ 패드 부의 그룹에만 공급하는데 필요하다.

그리하여, 그 전력 공급선과 그 접지선은 감소된 부하뿐만이 아니라 감소된 선 커패시턴스와 감소된 선 저항을 가지며, 그 결과 그 동작 전력 공급 전압은 안정하고 신뢰성 있게 DQ 패드 부에 공급될 수 있다. 게다가, 상기 전력 공급 선과 상기 접지 선은 두 선 상에 배열되고 그 결과 상호접속선 면적이 감소되고 그러므로 고 밀도 및 고 접직도인 메모리 장치에 적합한 배열이 된다.

제17도는 본 발명에 따른 반도체 메모리 장치의 내부 레이아웃을 더 수정한 것이다.

제17도에서, 핀 단자(리드 프레임)의 배열은 제15도 및 제16도의 배열과 같고, 같은 참조 문자는 같은 소자를 나타낸다.

DQ 패드 부(100a∼100p)는, 제15도와 제16도의 배열과 같이, 두 선 위에 엇갈려 배열된다.

제17도에서, DQ 패드 부(100a∼100p) 각각은 I/O(입출력) 버퍼(120a∼120p)와 DQ 패드(122a∼122p)을 포함하여 도시된다.

DQ 패드(122a∼122p)는 예시를 간략하게 하기 위하여 도시하지 않은 본딩 와이어(bonding wire)를 통하여 대응하는 DQ 프레임 리드에 연결된다. 전력 공급 패드(130a∼130d)는 DQ 패드(122a∼122h)와 함께 한 개의 선 위에 얼라인먼트되어 배열되고, 접지 패드(132a∼132d)는 DQ 패드(122i∼122p)과 함께 얼라인먼트되어 다른 선 위에 배열된다.

전력 공급 패드(130a∼130d)는 점선으로 표시된 본딩 와이어를 통하여 전력 공급 프레임 리드 PP1, PP3, PP2 및 PP4에, 각각, 연결되고 접지 패드(132a∼132d)는 점선으로 표시된 본딩 와이어를 통하여 접지 프레임 리드 GP3, GP1, GP4 및 GP2에 각각 연결된다.

전력 공급선(125)은 전력 공급 전압 Vcc를 DQ 패드 부(100a∼100p; I/O 버퍼 120a∼120p)에 공통으로 공급하기 위하여 전력 공급 패드(130a∼130d)에 연결된다.

접지선(127)은 전지전압 Vss를 DQ 패드 부에 공통으로 공급하기 위하여 접지 패드(132a∼132d)에 연결된다.

전력 공급선(125)은 패드 사이의 다른 영역에 대해서는 같은 레벨의 상호접속 층에 있는 다른 상호접속 선을 포함할 수도 있다.

예를 들면, 전력 공급 패드(130a와 130b) 상의 전력 공급 상호접속선의 전력 공급 패드(130b와 130c) 사이의 전력 공급 상호접속 선으로부터 분리되거나 다르게 될 수도 있다.

그러한 배열은 또한 접지선(127)에도 적용될 수 있다.

전력 공급 잡음의 전파가 예방될 수 있다.

제17도의 배열에 있어서, 동작 전원전압 전송 선은 두 개의 선으로 배열되어 있어서 상호접속선 면적은 줄어들 수 있다.

게다가, 이 배열은 전력 공급 선과 접지선의 교대배열이 필요하지 않고, 전력 공급 선과 접지선의 레이아웃이 용이하게 될 수 있다.

제18도는 제14도에 나타난 패키지(55b) 안에 놓여진 반도체 메모리 장치의 또 다른 내부 레이아웃을 나타낸다.

제18도에 나타난 반도체 메모리 장치(140)는 LOC 구조를 가지지 않지만, 패드의 주변 배열 구조를 가진다.

특히, 메모리 블록 MBA의 외측 상에 DQ 패드 부(150a∼150h), 전력 공급 패드(152a) 및 접지 패드(154)는 상호 얼리인먼트되어 배열된다.

메모리 블록 MBB의 외측 면에는, DQ 패드 부(150e∼150h), 접지 패드(154b) 및 전력 공급 패드(152b)가 상호 얼라인먼트되어 배열된다.

전력공급 패드(152a)는 DQ 패드 부 사이에 설치되어 DQ 패드 부(150a∼150d)의 한 측면 상에 있고 그 측면을 따라 연장된 전력 공급 선(156a)에 연결되고, 접지 패드(154a)는 DQ 패드 부(150a∼150d)의 한 측면 상에 있는 것과 그 패드 부에 따라서 연장된 전력 공급선(156a) 사이에 설치된다.

접지 패드(154b)는 DQ 패드 부(150e와 150f) 사이에 설치되고, 전력 공급 패드(152b)는 DQ 패드 부(150g와 150h) 사이에 설치된다.

절지선(158b)과 전력 공급선(156b)은 DQ 패드 부(150e∼150h)의 한 측면과 다른 측면 상에서 그 측면을 따라 연장되어 있다.

DQ 패드 부(150a∼150d 및 150e∼150h)는 메모리 블록 MBA 및 MBB에 대한 데이터 입출력 동작을 위하여 대응하는 전력 공급선(156a 및 156b)과 대응하는 접지선(158a 및 158b)으로부터 동작 전력 공급 전압을 수신한다.

패드의 주변 배열의 메모리 장치의 각 개별적인 측면 상의 전력 공급 패드와 접지 패드의 교대 배열로 인하여, 전력 공급선과 접지선은 최소 길이로 DQ 패드 부의 각 그룹에 대하여 배열될 수 있고, 그 결과 향상된 레이아웃 성능과 동작 전력 공급 전압의 안정한 공급(feeding)을 얻는다.

메모리 장치(140)의 중앙부에 있는 주변회로(160)는 엑세스 제어 동작을 위하여 전력 공급선(163)을 통해서 한 측면 상의 전력 공급 패드(161)로부터 전력 공급 전압 Vcc를 수신하고 접지선(164)을 통하여 다른 측면 상의 접지 패드(162)로부터 접지전위 Vss를 수신한다.

제19도는 본 발명에 따른 메모리 패키지의 또 다른 핀 배열을 나타낸다. 제19도의 배열에 있어서, 전력 공급 전압을 수신하는 전력 공급 핀 단자와 접지 전위를 수신하는 접지 핀 단자는 메모리 패키지(55c)의 각각의 측면 상에 일련의 데이터 입출력 핀 단자가 끼워지도록 설치된다.

더 구체적으로는, 메모리 패키지(55c)의 한 측면 상에서, 데이터 입출력(DQ) 핀 단자(PT2c와 PT3c)는 한 측면 끝에 있는 전력 공급 핀 단자(PT1c)와 접지 핀 단자(PT4c) 사이에 설치되고, DQ 핀 단자 PT11c와 PT12c는 다른 측면 끝에 있는 전력 핀 단자(10c)와 접지 핀 단자(13c) 사이에 설치된다.

메모리 패키지(55c)의 다른 측면 상에서, DQ 핀 단자(PT15c와 PT16c)는 한 측면 끝에 있는 접지 단자(PT14c)와 전력 공급 단자(PT17c) 사이에 끼워져 있고, DQ 핀 단자(PT24c와 PT25c)는 접지 핀 단자 PT23c와 전력 공급 핀 단자 PT23c 사이에 끼워져 있다.

패키지(55c)의 각각의 측면 상의 중앙부에 있는 전력 공급 핀 단자 PT7c와 접지 핀 단자 PT20c는 전력 공급 전압과 접지 전위를, 어드레스/클럭 핀 단자(PT5c, PT8c∼PT9c 및 PT21c∼PT22c)로부터 신호를 수신하는 주변회로에 공급하기 위하여 사용된다.

핀 단자(PT1c∼PT26c)는 패키지(55c) 안에 놓여진 메모리 장치의 내부 본딩 패드에 대응하여 설치된다.

제20도는 제19도의 패키지(55c)에 있는 메모리 장치의 내부 레이아웃을 나타낸다.

제20도에서, 제10도에서와 같이, 4비트 데이터의 입출력에 관련된 일부분이 대표적으로 도시된다.

제20도의 배열은 패드 부(60a)와 리드 PTAE 및 PTAF 사이의 연결을 제외하고 제10도의 배열과 같다.

제10도와 제20도에 있어서 대응하는 소자는 같은 참조 문자와 번호를 가진다.

제20도를 참조하여, 패드 부(전력 패드: 60a)는 점선으로 표시된 본딩 와이어를 통해서 전력 공급 프레임 리드 PTAH(예를 들어 핀 단자 PT26c)에 연결된 전력 공급 패드(180aa)를 포함하고, 접지 패드(180ab)는 점선으로 표시된 본딩 와이어를 통해서 접지 프레임 리드 PTAG(예를 들어 핀 단자 PT13c)에 연결된다.

제10도와 제20도를 비교함으로써 분명히 알 수 있듯이, 내부 패드의 레이아웃은 상호 동일하고 제20도의 배열은 제10도의 배열과 동일한 가치가 있는 장점을 제공한다.

반면에 제19도의 핀 배열은 또한 제18도에 도시된 패드의 주변 배열에도 적용될 수 있다.

제21도는 본 발명에 따른 메모리 패키지의 또 다른 핀 배열을 나타낸다.

제21도의 핀 배열에 있어서, 어드레스/클럭 핀 단자는 전력 핀 단자들 사이 또는 접지 핀 단자들 사이에 끼워진다.

더 구체적으로는, 메모리 패키지(55d)의 한 측면에서, 어드레스/제어 핀(PT5d∼PT7d)은 전력 공급 핀 단자 PT4d와 PT8d 사이에 설치되고, 어드레스/클럭 핀 단자(PT10d∼PT12d)는 전력 공급 핀 단자 PT9d∼PT13d 사이에 설치된다.

패키지(55d)의 다른 측면 상에, 어드레스/제어 핀 단자(PT21d∼PT23d)는 접지 핀 단자(PT20d와 PT24d) 사이에 설치되고, 어드레스/제어 핀 단자(PT26d∼PT28d)는 접지 핀 단자(PT25d와 PT29d) 사이에 설치된다. 전력 공급 핀 단자(PT9와 PT10d)는, 메모리 패키지(55d)의 중앙에서, 상호 인접하고 접지 핀 단자(PT24d와 PT25d)에 대향하여 설치된다.

DQ 핀 단자에 대해서와 같이, 그 패키지(55d)의 한 측면에서, 전력 공급 핀 단자 PT2d는 한측면 끝에 있는 DQ 핀 단자 PT1d와 PT3d 사이에 설치되고, 전력 공급 핀 단자 PT15d는 다른 측면 끝에 있는 DQ 핀 단자 PT14d와 PT16d 사이에 설치된다.

메모리 패키지(55d)의 다른 측면 상에, 접지 핀 단자 PT18d는 한측면 끝에 있는 DQ 핀 단자 PT17d와 PT19d 사이에 설치되고, 접지 핀 단자 PT31d는 DQ 핀 단자 PT30d와 PT32d 사이에 설치된다.

제21도의 핀 배열에 있어서, 강력한 전원은 제22도에 나타난 것과 같은, 주변회로를 위해 실현될 수 있다.

제22도는 제21도에 나타난 패키지 안에 놓여진 반도체 메모리 장치의 내부 레이아웃을 나타낸다. 제22도에서 그 메모리 장치의 한 측면 끝과 다른 측면 끝 중의 하나에 대한 레이아웃이 대표적으로 도시된다.

덧붙여서, 메로리 블록은 도시되지 않는다.

제22도를 참조하여, 전력 공급 패드와 접지 패드를 포함하는 전력 패드 부(200)는 DQ 패드 부(DQ1; 202a, DQ2; 202b)아 DQ 패드 부(DQ3; 202c, DQ4; 202d) 사이에 위치한다.

DQ 패드 부(202a∼202d) 각각은 I/O 버퍼와 DQ 패드를 포함한다.

DQ 패드 부(DQ1; 202a, DQ2; 202b)는 그 동작 전력 공급 전압 Vcc와 Vss를 패드 부(200)로부터 전력 공급선과 접지선을 포함하는 전력 공급선(210)을 통하여 수신하고, DQ 패드 부(DQ3, DQ4)는 그 전력 공급 전압 Vcc, Vss를 패드 부(200)로부터 전력선(212)을 통하여 수신한다.

주변 패드와 버퍼를 포함하는 주변 패드 부(PA1∼PA3) 각각은 전력 패드(204a와 204b) 사이에 배열된다.

DQ 패드 부(202a∼202d), 전력 패드 부(200, 204a, 204b) 및 주변 패드 부(206a∼206c)는 상호 얼라인먼트되어 배열된다.

주변 패드 부(206a∼206c)는 전력 패드 부(204a, 204b)로부터 전력 공급선(214)을 통하여 전력 공급 전압(Vcc)이 공급되고 접지선(216)을 통해서는 접지 전위(Vss)가 공급된다.

전력 공급선(214)과 접지선(216) 각각은 주변 패드 부(206a∼206c)의 구조에 따라 전력선이 될 수도 있다.

그 동작 전력 공급 전압 Vcc, Vss를 전력선(217a)를 통하여 메모리 블록 MB1(표시되지 않음)에 공급하고 전력선(218a)를 통하여 다른 메모리 블록 MB2(표시되지 않음)에 공급하는 패드 부(204a)가 또한 도시된다.

동작 전력 공급 전압(Vcc, Vss)을 전력선(217b)를 통하여 메모리 블록(MB1)에 공급하고 전력선(218b)을 통하여 메모리 블록(MB2)에 공급하는 전력 패드 부(204b)가 도시된다.

전력 패드(204c)는 마스터 제어 회로(208)에 대한 전력 패드(204b)에 대하여 대칭으로 배열되어, 전력 패드 부(204b와 204c)로부터 전력선(220)을 통하여 동작 전력 공급 전압 Vcc, Vss를 차례로 수신한다.

제25도의 배열에 있어서, 주변 패드 부(206a∼206c)와 마스터 제어 회로(208)는 2개의 전력 패드 부로부터 전력 공급 전압 Vcc와 접지 전위 Vss를 공급받고, 그 결과 강화된 전원으로 인하여 안정하고 신뢰성 있게 동작할 수 있다.

한편, 제21도의 핀 배열에서, Vcc와 Vss 핀 단자는 패키지(55d)의 각 측면 상에 배열된다.

제23도는 본 발명에 따른 메모리 장치를 하우징하는 메모리 패키지의 또 다른 핀 배열을 나타낸다.

제23도의 핀 배열에 있어서, DQ 전력 공급원에 대해서와 마찬가지로, 전력 공급 핀 단자는 패키지(55e)의 반대 측면에 서로 대향하여 배열되고, 접지 핀 단자도 패키지(55e)의 반대 측면에 서로 대향하여 배열되며, 전력 공급 핀 단자와 접지 핀 단자는 패키지(55e)의 각 개별적 측면 상에 배열된다.

더 구체적으로는, 패키지(55e)의 한 측면 상의 한 측면 끝에서 그 사이에 DQ 핀 단자(PT2e, PT3e)를 끼워 넣는 전력공급 핀 단자(PT1e)와 접지 핀 단자(PT4e)가, 패키지(55e)의 다른 측면 상의 DQ 핀 단자(PT15e, PT16e)를 끼워 넣는 전력 공급 핀 단자(PT14e)와 접지 핀 단자(PT17e)에 각각 대향하여 배열된다.

패키지(55e)의 다른 측면 끝에는, 한 측면에서 DQ 핀 단자(PT11e, PT12e)를 끼워 넣는 전력 공급 핀 단자(PT10e, PT13e)는 그 패키지의 다른 측면 상의 전력 공급 핀 단자(PT23e)와 접지 핀 단자(PT26e)에 각각 대향하여 배열된다.

패키지(55e)의 중앙부에서, 한 측면 상의 전력 공급 핀 단자 PT7e는 다른 측면 상의 접지 핀 단자 PT20e에 대향하여 배열된다.

핀 단자(PT7e, PT20e)에 공급되는 전압(Vcc, Vss)는 어드레스/클럭 핀 단자(PT5e∼PT6e, PT8e∼PT9e, PT18e∼PT19e 및 PT21e∼PT22e)를 통하여 수신된 신호에 따라 동작하는 주변회로에 의해 사용된다.

제24도는 제23도에 도시된 메모리 패키지로 하우징되는 메모리 장치의 내부 레이아웃을 나타낸다.

제24도의 배열은 전력 패드를 제외하고 제20도의 배열과 같고, 제20도와 제24도 같에 같은 참조 문자 및 번호는 같은 소자를 나타낸다.

제24도를 참조하면, 전력 공급 패드(260a)는 메모리 장치(칩)에서 대향하는 측면 상에 점선으로 표시된 본딩 와이어를 통하여 프레임 리드(핀 단자) PTAB와 PTAI에 연결되고, 접지 패드(260b)는 점선으로 표시된 본딩 와이어를 통하여 대향하는 측면 상의 접지 프레임 리드(핀 단자) PTAG와 PTAC에 연결된다.

전력 공급선(261)은 전력 공급 패드(260a)에 연결되어 있고, DQ 패드 부(I/O 버퍼와 DQ 패드)를 에워싸도록 배열되며, 접지선(262)은 접지 패드(260b)에 연결되고 그 DQ 패드 부를 에워싸도록 배열된다.

전력 공급 패드(260a)는 2개의 프레임 리드(PTAB, PTAI)로부터 전력 공급 전압을 공급받고, 접지 패드(260b)는 2개의 프레임 리드(PTAG와 PTAC)로부터 접지 전위 Vss를 공급받기 때문에 그 선(261, 262)상의 해당 전압은 안정화된다.

제25도는 본 발명에 따른 반도체 메모리 장치의 또 다른 내부 패드 레이아웃을 나타낸다.

제25도의 배열에서, 4개의 메모리 블록 MB1∼MB4(300a∼300b)이 일례로서 도시된다.

DQ 패드 부 DQ1∼DQ4(350a∼305d)는 제1도의 배열에서와 같이 각 메모리 블록(300a∼300d)에 대응하여 설치된다.

DQ 패드 부(305a∼305d)는 메모리 블록(2a∼2d)과 데이터를 개별적으로 주고 받는다.

제25도의 배열에서, 전력 공급 버스 바(bar)는 전력 공급 전압을 전달하기 위하여 칩(1)의 한 측면 상의 전력 공급 핀 단자(15a와 15c)에 결합되어 칩 위로 연장된다.

전력 공급 버스 바(320a)는 메모리 블록(300a, 300c)까지 연장되고 중앙 영역과 평행하게 연장되어 있는 부분을 가진 것으로 나타나 있다.

접지 버스 바(320b)는 전지전압 Vss를 전달하도록 칩(1)에까지 연장되어서 칩(1)의 다른 측면에 있는 접지 핀 단자(15b, 15d)에 결합되어 있다. 접지 버스 바(320b)는 메모리 블록(300b, 300d) 위로 연장되고 중앙 영역에 평행한 부분을 가지고 있으며 전력 공급 버스 바(320a) 부에 마주하여 있는 것으로 나타나 있다.

전력 공급 버스 바(320a)와 접지 버스 바(320b) 각각은 충분히 넓은 저 저항 상호접속선으로 형성되어 있고, 전력 공급 전압 Vcc와 전지전압 Vss의 안정된 공급을 실현한다.

전력 패드(310a∼310d)는 DQ 패드 부(305a∼305d)와 함께 얼라인먼트되고 그에 대응하여 설치된다.

전력 패드 부(310a∼310d) 각각은 이전의 실시예에서와 같이 전력 공급 패드와 접지 패드를 포함하고 전력 공급 버스 바(320a)와 접지 버스 바(320b)에 결합된다.

전력 패드(310a∼310d) 각각은 단지 대응하는 DQ 패드 부(I/O 버퍼; 305a∼305d)에만 그 전원 전압을 공급한다.

예를 들면, 전력 패드(310a)는 단지 DQ 패드 부(310a)에만 그 전원전압을 공급한다.

어떠한 전력선(전력 공급 상호접속선)도 복수개의 DQ 패드 부위로 연장되어 있지 않다.

전원선은 최소 길이(least minimum length)로 레이아웃 되고, 아무런 전원선 레이아웃을 가지지 않는 면적은 주변회로 레이아웃용으로 사용될 수 있어서, 칩 면적이 효과적으로 이용될 수 있다.

게다가, 전력 공급 버스 바(320a)와 접지 버스 바(320b)는 본딩 와이어에 비해 충분히 큰 선 폭을 가지고 있고, DQ 패드 부는 안정된 전원 전압을 공급받아서 안정하게 동작할 수 있다.

더 나아가, DQ 패드 부(305a∼305d) 각각은 관련된 전력 패드(310a∼310d)로부터 전원전압을 수신하고, DQ 패드 부상의 전원 잡음(되튀기는 것과 같은 접지 잡음 및 진동하는 것과 같은 전력 공급, 잡음)은 전력 공급 버스 바(320a)와 접지 버스 바(320b)에서 확실히 흡수될 수 있고, 전원 잡음으로 인한 해롭지 않은 영향이 다른 회로 부에 작용하는 것도 확실하게 방지될 수 있다.

전원 선은 대응하는 DQ 패드 부를 넘어서 연장되지 않고 DQ 패드 부(305a∼305d)는 대응하는 메모리 블록(300a∼300d)의 각각에 대하여 설치되기 때문에, 메모리 블록(300a, 300b)과 메모리 블록(300c와 300d) 사이의 영역은 주변회로의 레이아웃용으로 채택될 수 있다.

제25도에서, 주변회로 영역(4)는 중앙부에 설치된다.

영역(4)에서, DQ 패드 부에 대한 아무런 전력선도 설치되지 않으며, 영역(4)은 복잡한 상호접속 레이아웃 없이 주변회로 전용으로 사용될 수 있다.

주변 회로 영역(4)는 제1도의 배열에서와 같이 전력 패드(7)를 포함한다. 전력 패드(7)는 전력 공급 버스 바(320a)와 접지 버스 바(320b)에 결합될 수도 있고, 또는 다른 전원 핀 단자(제25도에 표시되지 않음)에 결합될 수도 있다.

한편, 전력 패드는 제1방향으로 대응하는 DQ 패드 부가 끼워지도록 하는 전력 공급 패드와 접지 패드 부를 포함한다.

덧붙여서, 전력 공급 버스 바 및 접지 버스 바의 배열은 앞서 서술한 어떠한 실시예와도 결합될 수도 있으므로, 그 결과 전원 패드는 그들의 전력 공급 버스 바 및 접지 버스 바에 결합된다.

본 발명의 상술한 실시예에서, 그 주변회로는 어드레스 신호, 클럭 신호 등에 응답하여 내부 엑세스를 제어하는 동작에 관련된 기능을 갖추어 설치된다.

그러나, 칩 중앙부에 배열된 주변회로는 워드선 전위를 승압하는 고전압 발생 회로와 같은 일정한 전압을 발생하는 회로, 메모리 어레이의 기판 영역에 인가되어야 할 음 전압을 발생하는 음 전압 발생 회로 및 반도체 메모리 회로에 보통 사용되는 비트 선 프리챠지를 위한 중간 전압을 발생하는 중간 전압 발생 회로를 포함할 수도 있다.

이 경우에, 그 중앙부에 정 전압을 발생하는 그런 회로를 배열함으로써, 각 메모리 셀 어레이에 그 정전압을 전달하기 위한 모든 상호접속선은 같은 길이로 만들어질 수 있다.

같은 전압레벨에 있는 바람직한 정전압이 상호접속선 저항 등의 영향 없이 각각의 메모리 블록에 공급될 수 있고, 그에 의해 안정된 동작 특성을 보장한다.

상기의 실시예에서, 데이터 입출력이 4비트를 기준으로 하여 수행되고, 모든 메모리 블록이 1비트 메모리셀 데이터의 입출력을 수행하기 위하여 동시에 동작하는 구조가 일례로서 나타나 있다.

그러나 데이터 입출력은 ×8비트 기준, ×16비트 기준, 혹은 그 이상을 기준으로 하여 수행될 수도 있다.

더 나아가, 내부 회로 구조의 수정을 통하여 단 2개의 블록만이 활성회되는 구조가 이용될 수도 있다.

더 나아가, 상기 실시예에서, LOC(칩상의 리드) 구조에서 반도체 메모리 장치의 패드 레이아웃이 설명되었다.

그러나, 비슷한 효과는 반도체 메모리 장치가 그러한 LOC 구조를 가지지 않는 경우에도 나타날 수 있다.

만일, 반도체 메모리 장치가 그렇게 구성되어서 데이터 입출력 패드가 메모리 블록에 대응하여 분산되어 배열되고, 그 데이터 입출력 패드가 그룹을 이루고, 전력 공급 패드가 각 그룹에 설치되고, 외부 신호(어드레스 신호와 클럭 신호) 입력 패드가 메모리 데이터 입출력 패드 부 사이의 영역에 배열되며, 그 주변회로(단지 입력 버퍼일 수도 있음)에 전력 공급 전압을 공급하기 위한 패드가 칩 중앙부에 설치된다면, 같은 효과가 나타날 수 있어서 고속으로 안정하게 동작하는 메모리 장치를 실현할 수 있다.

상술한 바와 같이, 본 발명에 있어서, 메모리 블록에 대응하여 데이터 입출력부를 분산시키고, 상기 데이터 입출력 패드 부 사이의 영역에 외부 신호 입력 패드를 배열시킴으로써, 데이터 입출력 패드 부를 위한 전력 공급 패드 부는 분산될 수 있고, 그 전력 공급선의 부하는 분산될 수 있어서, 고속으로 안정하게 동작하는 입출력 버퍼를 실현 가능하게 한다. 이 배열에서, 주변회로에 대해 전력 공급 패드를 배타적으로 설치함으로써, 그 주변회로는 안정하게 동작할 수 있다.

더 나아가, 그 주변회로를 칩의 중앙부 안에 배열시킴으로써, 외부 클럭 신호 및 어드레스 신호 선은 짧아질 수 있고, 셋업 시간 및 홀드 시간은 단축될 수 있어서, 고속으로 동작하는 반도체 메모리 장치를 실현 가능하게 한다.

더 나아가, 만일 그 주변회로가 정 전압 발생 회로를 포함한다면, 그 정전압은 각 메모리 블록에 안정하게 공급될 수 있다.

상기의 구조로 하면, 내부 데이터 버스는 대응하는 메모리 블록을 따라서만 연장되어야 한다.

그 내부 데이터 버스의 길이는 짧아질 수 있고, 그 데이터 버스에서 데이터 신호 전파 지연(delay)은 줄어들 수 있다.

본 발명이 상세하게 설명되고 예시되어 있을지라도, 그것은 설명과 예제만을 위한 것이지 한정하기 위하여 취해진 것은 아니며, 본 발명의 정신과 사상은 첨부된 특허 청구의 범위에 의해서만 제한됨은 명백하다.

Claims

칩 위에 형성된 반도체 메모리 장치에 있어서, 상기 칩 위의 제1방향에 따른 중앙 영역의 양측면에서 상기 제1방향으로 상호 얼라인먼트되어 배열된 복수개의 메모리 블록(MB1∼MB4)과; 상기 중앙 영역안에서 상기 복수개의 메모리 블록에 대응하고 대응하는 메모리 블록에 근접하여 배열되며, 각각은 대응하는 메모리 블록과 데이터를 송수신하기 위한 버퍼(3aa, 3ab)와 같이 버퍼에 연결된 패드(3ab, 3bb)를 포함하는 복수개의 입출력 데이터 수단(DQ1∼DQ4); 및 상기 복수개의 메모리 블록을 엑세스하기 위해 외부 신호를 받기 위하여 상기 제1방향을 따라 상기 중앙 영역 안의 중앙부(4)의 근방에 배열된 복수개의 주변 버퍼수단(PA1∼PA3)을 구비하고, 상기 복수개의 데이터 입출력 버퍼 수단은 상기 중앙부 근방을 제외한 영역 안에 배열되어 있음을 특징으로 하는 반도체 메모리 장치.
칩 위에 형성된 반도체 메모리 장치에 있어서, 상기 칩 위의 제1방향을 따라 중앙영역의 양측면 위에서 상기 제1방향으로 상호 얼라인먼트되어 배열된 복수개의 메모리 블록(MB1∼MB4)과; 상기 중앙 영역 안에서 상기 복수개의 메모리 블록에 대응하고 대응하는 메모리 블록에 근접하여 배열되고, 상기 제1방향을 따라 상기 중앙영역 안의 중앙부(4)에 대하여 한 측면과 다른 측면 위에 그룹으로 배열되며, 각각은 대응하는 메모리 블록과 데이터 신호를 송수신하기 위한 버퍼(3aa, 3ba)와 상기 버퍼에 연결된 패드(3ab, 3bb)를 포함하는 복수개의 데이터 입출력 버퍼수단(DQ1∼DQ4; 100a∼100p; 120a∼120p); 및 관련된 입출력 버퍼 수단 그룹에만 전원 전압을 공급하기 위하여 상기 한 측면과 상기 다른 측면의 각각에서 각 개별적인 데이터 입출력 버퍼 수단 그룹에 인접하여 배열된 복수개의 전력 패드(V1, V2; 101∼108; 130a∼130d; 132a∼132d)를 구비함을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 복수개의 전력 패드(V1, V2)의 각각은 관련된 데이터 입출력 버퍼 수단 그룹에 전원전압을 공급하기 위하여 전력 상호접속선(2a∼2d)만을 연결함을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 복수개의 데이터 입출력 버퍼 수단(DQ1∼DQ4)은 상기 중앙영역의 상기 한 측면과 상기 다른 측면의 각각에서 얼라인먼트 되고, 상기 복수개의 전력 패드(60a, 60b)는 상기 한 측면과 제2측면의 각각에서 대응하는 데이터 입출력 버퍼 수단 그룹(80aa∼80db)이 그들 사이에 끼이도록 상기 중앙 영역에 배치됨을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 복수개의 메모리 블록에 대한 엑세스를 제어하는 외부 신호를 받고 그 수신된 외부 신호에 응답하여 상기 복수개의 메모리 블록(MB1∼MB4)에 대한 엑세스를 제어하기 위하여 상기 중앙 영역의 상기 한 측면과 상기 다른 측면 사이에 있는 상기 중앙부 안에 배치된 주변회로(PA1∼PA3; 67)와; 외부로부터 인가된 전원전압을 수신하고 그 수신된 전원전압을 상기 주변회로에 공급하기 위하여 상기 중앙 부(4) 안에서 상기 주변회로에 대하여 배타적으로 배치된 주변 전력 패드(7; 63, 64; 77a, 77b)를 더 구비함을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 전력 패드(7; 63, 64; 77a, 77b)의 각각은 내부 전달을 위해 외부 전원전압을 수신하는 전력 공급 패드(6a; 60aa, 60ba)와 내부 공급을 위하여 외부 접지 전위를 수신하는 접지 패드(6b; 60ab, 60bb)를 포함함을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 전력 패드(70)의 각각은 각 상기 데이터 입출력 버퍼 수단 그룹 안에서 데이터 입출력 버퍼 수단(73a∼76b) 사이에 배열됨을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기의 데이터 입출력 버퍼 수단 그룹의 각각에 있는 데이터 입출력 버퍼 수단(100a∼100p; 120a∼120p)은 그 제1방향으로 적어도 두 개의 선 위에 배열되고, 데이터 입출력 버퍼 수단 그룹의 각각에 있는 상기 전력 패드는 데이터 입출력 버퍼 수단(120a∼120p)과 함께 얼라인먼트되어 배치된 전원전압의 전력 공급 전압을 상기 두 개의 선 중의 적어도 한 개로 공급하는 전력 공급 패드(130a∼130d)와 데이터 입출력 버퍼 수단과 함께 얼라인먼트되어 배치된 상기 전원 전압의 전지전압을 상기 두 개의 선 중의 다른 선으로 공급하는 접지 패드(132a∼132d)를 포함함을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 입출력 버퍼 수단 그룹의 각각에 있는 데이터 입출력 버퍼 수단(100a∼100p; 120a∼120p)은 적어도 두 개의 선 위에 배치되고, 상기 전원전압은 제1전원전압(Vcc)과 제2전원전압(Vss)을 포함하고, 상기 전력 패드(120∼108)는 내부 전달을 위한 그 제1전원 전압을 수신하는 전력 공급 패드(101, 103, 106, 108)와 내부 전달을 위하여 상기 적어도 두 개의 선의 각각에 배치된 제3의 전력 공급 전압을 수신하는 접지 패드(102, 104, 105, 107)를 포함함을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 복수개의 전력 패드(101∼108; 130a∼130d, 132a∼132d)는 한 전력 공급 전압을 공급하는 전원 패드(101, 103, 106, 108; 130a∼130d)와 다른 전력 공급 전압을 공급하는 접지 패드(102, 104, 105, 107; 132a∼132d)를 포함하고, 상기 복수개의 전력 패드는 상기 복수개의 데이터 입출력 버퍼 수단과 함께 얼라인먼트되어 있고, 적어도 한 개의 데이터 입출력 버퍼 수단이 전원 패드와 접지 패드 사이에 삽입되어 있음을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서, 각 상기 복수개의 전력 패드(60a, 60b; 101∼108; 130a∼130d, 132a∼132d)는 제1전압 레벨의 전원전압을 수신하고, 상기 주변 전력 패드(7; 63, 64; 77a, 77b)는 상기 제1전압 레벨과 다른 제2전압 레벨의 전원전압을 수신함을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 복수개의 전력 패드(101∼108) 각각은 다른 것들로부터 분리되어 전원전압을 공급하는 상호접속선(115a∼115d; 116a∼116d)을 연결함을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 각각의 전력 패드(101∼108)에 내부 전달을 위하여 외부에서 인가된 전원전압을 수신하는 외부 단자에 결합되고 상기 칩과 상기 복수개의 메모리 블록 중의 적어도 하나에 걸쳐서 연장되어 설치된 전력 버스(320a, 320b)를 더 구비함을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 복수개의 데이터 입출력 버퍼 수단(100a∼100p)은 상기 그룹의 각각에 있어서 미리 결정된 개수의 데이터 입출력 버퍼 수단의 서브 그룹으로 더 그룹화되고, 상기 전력 패드(101∼108)의 각각은 관련된 서브 그룹의 데이터 입출력 버퍼 수단에만 전원전압을 공급하는 상호접속선(115a∼115d, 116a∼116d)을 연결함을 특징으로 하는 반도체 메모리 장치.
제14항에 있어서, 각각의 전력 패드(101∼108)에 내부 전달을 위하여 외부에서 인가된 전원전압을 수신하는 외부 단자에 결합되고 상기 칩과 상기 복수개의 메모리 블록 중의 적어도 하나에 걸쳐서 연장되어 설치된 전력 버스(320a, 320b)를 더 구비함을 특징으로 하는 반도체 메모리 장치.
칩 위에 형성된 반도체 메모리 장치에 있어서, 상기 칩 위에서 제1방향에 따른 중앙 영역의 양 측면에서 상기 제1방향으로 서로 얼라인먼트되어 배열된 복수개의 메모리 블록(MB1∼MB4; MB#1, MB#2; MBA, MBB)과; 상기 복수개의 메모리 블록에 대한 엑세스 동작을 제어하기 위해 제어 회로(4a; 160)에 전원전압을 공급하기 위하여, 상기 제1방향에 따른 상기 중앙 영역의 중앙부에 배열된 제1패드(7; 161; 162)와; 상기 중앙 영역의 상기 중앙부에 대해 서로 대향하는 영역에 배열되어서 각각은 전원전압을 공급하는 복수개의 제2패드(5, 6; 101∼108; 130a∼130d) 및 대응하는 메모리 블록으로 데이터의 입출력을 수행하기 위하여, 상기 중앙 영역의 상기 중앙부를 제외한 영역안에서 상기 복수개의 메모리 블록에 대응하여 제공된 복수개의 데이터 입출력 버퍼(3a∼3d; 101∼108; 120a∼120p; 150a∼150h)를 구비하고, 상기 복수개의 데이터 입출력 버퍼의 각각은 상기 한 영역에 근접한 영역에 제공된 상기 제2패드로부터 공급된 전원전압으로 동작함을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 복수개의 제2패드(5, 6; 101∼108; 130a∼130d; 132a∼132d; 154a∼154d)의 각각은 그에 관련된 데이터 입출력 버퍼(3a∼3d; 101∼108; 120a∼120p; 150a∼150h)에 전원전압을 공급하는 전원 내부 연결선만을 연결함을 특징으로 하는 반도체 메모리 장치.
칩 위에 형성된 반도체 메모리 장치에 있어서, 상기 칩 위에서 제1방향에 따른 중앙 영역의 양 측면에 상기 제1방향으로 배열되고 상기 제1방향에 따라 제1 및 제2 그룹으로 분할된 복수개의 메모리 블록(MB1∼MB4; MM#1, MB#2)과; 상기 제1방향에 따른 상기 중앙 영역의 상기 중앙부에서 서로 대향하는 주변부에 각각 형성되고, 각각은 전원전압을 수신하는 제1 및 제2패드(5, 6)와; 상기 제1방향에 따른 상기 중앙 영역의 상기 중앙부에 배열되어서 전원전압을 수신하는 제3패드(7)와; 상기 복수개의 메모리 블록에 대응하여서 대응하는 메모리 블록에 인접하여 배열되고, 각각은 대응하는 메모리 블록과 데이터를 송수신하는 복수개의 데이터 입출력 패드 부(3a∼3d)와, 상기 복수개의 데이터 입출력 패드 부는 상기 복수개의 메모리 블록의 제1 및 제2그룹에 따라 제1 및 제2 그룹으로 분할되어서 상기 제1패드(6)로부터 전원전압을 수신하여 동작하는 상기 제1그룹안에 있는 메모리 블록에 대응하여 설치된 데이터 입출력 패드 부(3a, 3b)와 상기 제2패드(5)로부터 전원전압을 수신하여 동작하는 상기 제2그룹의 메모리 블록에 대응하여 설치된 데이터 입출력 패드 부(3c, 3d)와; 상기 제3패드(7)로부터 전원전압을 수신하여 동작하고, 외부에서 공급된 신호에 응답하여 상기 복수개의 메모리 블록에 대한 엑세스 동작을 결정하고, 상기 결정에 따라 엑세스 동작을 제어하는 주변회로부(4, 4a)를 구비함을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서, 상기 제1패드(6)는 상기 제1그룹안에서 제1방향에 따라 데이터 입출력 패드 부가 그 사이에 끼워지도록 배열된 한쌍의 전력 패드(60, 60b; 26a, 26ab)를 포함하고, 상기 제2패드(5)는 상기 제2그룹안에서 상기 제1방향에 따라 데이터 입출력 패드 부가 그 사이에 끼워지도록 배열된 한쌍의 전력 패드(60a, 60b)를 포함함을 특징으로 하는 반도체 메모리 장치.
제19항에 있어서, 상기 제1 및 제2패드의 각각에 있는 상기 쌍의 전력 패드(60a, 60b)는 상기 전원전압 중 하나의 전력 공급 전압을 공급하는 전력 공급 패드(60aa, 60ba)와 상기 전원전압의 다른 전력 공급 전압을 공급하는 접지 패드(60ab, 60bb)를 포함함을 특징으로 하는 반도체 메모리 장치.
제19항에 있어서, 상기 전력 패드의 각각은 상기 전원전압 중 하나의 전력 공급 전압을 공급하는 전력 공급 패드(260a)와 상기 전원전압의 다른 전력 공급 전압을 공급하는 접지 패드(260b)를 포함함을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서, 상기 제1패드는 상기 제1그룹의 데이터 입출력 패드 부 사이에 끼워진 전력 패드(70; 90a, 90b; 200)를 포함하고, 상기 제2패드는 상기 제2그룹의 데이터 입출력 패드 부 사이에 끼워진 전력 패드(70; 90a, 90b; 200)를 포함함을 특징으로 하는 반도체 메모리 장치.
각각 복수개의 메모리 셀을 가진 제1 및 제2 메모리 블록(MB1, MB3; MB#1; MBA)과; 상기 제1 및 제2메모리 블록의 한 측면에 따라서 상기 제1 및 제2메모리 블록에 대응하여 배열되고 대응하는 메모리 블록과 반도체 메모리 장치의 외부 사이에 데이터를 송수신하기 위하여 상기 한 측면에 따라 서로 떨어져 있는 제1 및 제2입출력 수단(3a; 3c; 80aa∼80db; 73a∼76b, 100a∼100p; 120a∼120p; 150a∼150h); 및 상기 제1 및 제2메모리 블록에 대해 엑세스 동작을 제어하기 위하여 상기 제1 및 제2 입출력 수단 사이에 있는 영역안에 배열된 주변회로(4a, 67; 77; 160)를 구비함을 특징으로 하는 반도체 메모리 장치.
제23항에 있어서, 상기 제1 및 제2입출력 수단(3a; 3c; 80aa∼80db; 73a∼76b, 100a∼100p; 120a∼120p; 150a∼150h)은 대응하는 메모리 블록의 상기 한 측면에서 중앙부의 근방에 배열됨을 특징으로 하는 반도체 메모리 장치.
제23항에 있어서, 외부로부터 인가된 전원전압을 수신하고 그 수신된 전원전압을 상기 제1입출력 수단에 공급하기 위하여 상기 제1입출력 수단(3a)에 대하여 상기 주변회로(4; 67; 77c; 160; 208)를 형성하는 영역에 대향하는 영역 안에 형성된 제1패드(6; 60a, 60b; 260a, 260b)와; 다른 외부로부터 인가된 전원전압을 수신하여 그 수신된 전원전압을 상기 제2의 입출력 수단에 공급하기 위하여 상기 제2의 입출력 수단(3c)에 대하여 상기 주변회로를 형성하는 영역에 대향하는 영역 안에 형성된 제2패드(5; 60a, 60b; 200a, 260b)를 더 구비함을 특징으로 하는 반도체 메모리 장치.
제23항에 있어서, 상기 주변회로는 엑세스 동작을 결정하는 제어 회로(4a; 208)와 외부로부터 인가된 신호를 수신하여 그 수신된 신호를 상기 제어 회로에 송신하기 위한 입력 수단(PA1∼PA3)을 구비함을 특징으로 하는 반도체 메모리 장치.
제23항에 있어서, 외부로부터 인가된 전원전압을 수신하고 동작 전원전압에 따라 그 수신된 신호를 상기 주변회로에 전송하기 위하여 상기 제1입출력 수단과 제2입출력 수단 사이의 영역 안에 형성된 전력 패드(7; 63, 64; 77a, 77b)를 더 구비함을 특징으로 하는 반도체 메모리 장치.
제23항에 있어서, 상기 제1 및 제2메모리 블록(MB1, MB2)에 대향하도록 상기 제1 및 제2메모리 블록의 상기 한 측면에 각각 배열되고, 각각은 복수개의 메모리 셀을 가지는 상기 제3 및 제4 메모리 블록과; 상기 제1패드(6)로부터 공급된 전원전압으로 상기 제3메모리 블록에 대해 데이터의 입출력을 수행하기 위하여 상기 제3메모리 블록에 대응하고 상기 제1입출력 수단(3a)에 인접하여 배열된 제3입출력 수단(3b); 및 상기 제2패드(5)로부터 공급된 전원전압으로 상기 제4메모리 블록에 대해 데이터의 입출력을 수행하기 위하여 상기 제4메모리 블록에 대응하고 상기 입출력 수단에 인접하여 배열된 제4입출력 수단(3d)을 더 구비하고, 상기 주변회로(4a)는 상기 제1∼제4 메모리 블록에 대한 엑세스 동작을 제어함을 특징으로 하는 반도체 메모리 장치.
제25항에 있어서, 상기 제1입출력 수단(3a)에 그 전원전압을 공급하기 위한 전원 상호접속선만이 상기 제1패드(6)에 연결되고, 사기 제2입출력 수단(3c)에 전원전압을 공급하기 위한 전원 연결선만 상기 제2패드(5)에 연결됨을 특징으로 하는 반도체 메모리 장치.
제25항에 있어서, 상기 제1패드(6)는 상기 한 측면을 따라 한 방향으로 상기 제1입출력 수단이 그 사이에 끼워지도록 배열된 한 쌍의 전력 패드(60a, 60b; 260a, 260b)를 포함하고, 상기 제2패드는 상기 한 측면을 따라 한 방향으로 상기 제2입출력 수단이 그 사이에 끼워지도록 배열된 한 쌍의 전력 패드(60a, 60b; 260a, 260b)를 포함함을 특징으로 하는 반도체 메모리 장치.
제28항에 있어서, 상기 제1 및 제3입출력 수단(3a, 3b)에 전원전압을 공급하는 전원 상호접속선만 상기 제1패드(6)에 연결되고, 상기 제2 및 제4입출력 수단(3c, 3d)에 전원전압을 공급하는 전원 상호접속선만 상기 제2패드(5)에 연결됨을 특징으로 하는 반도체 메모리 장치.
제28항에 있어서, 상기 제1패드는 상기 한 측면을 따라 한 방향으로 상기 제1 및 제3입출력 수단(80aa, 80db)이 그 사이에 끼워지도록 배열된 한 쌍의 전력 패드(60a, 60b; 260a, 260b)를 포함하고, 상기 제2패드는 상기 한 측면을 따라 한 방향으로 상기 제1 및 제4입출력 수단(80aa∼80db)이 그 사이에 끼워지도록 배열된 한쌍의 전력 패드(60a, 60b; 260a, 260b)를 포함함을 특징으로 하는 반도체 메모리 장치.
제31항에 있어서, 상기 제1패드는 상기 한 측면을 따라 한 방향으로 상기 제1 및 제3입출력 수단이 그 사이에 끼워지도록 배열된 한 쌍의 전력 패드를 포함하고, 상기 제2패드는 상기 한 측면을 따라 한 방향으로 상기 제2 및 제4입출력 수단이 그 사이에 끼워지도록 배열된 한 쌍의 전력 패드(60aa, 60ab; 260a, 260b)를 포함함을 특징으로 하는 반도체 메모리 장치.
복수개의 메모리 셀을 포함하는 제1메모리 블록(MB#1; MBA)과; 상기 제1메모리 블록을 위해 외부 데이터를 수신하여 공급하고, 상호 얼라인먼트되어 배치된 제1DQ패드 그룹(100a∼100b; 120a∼120h)과; 내부 전달을 위하여 외부 전원전압을 수신하고 상기 제1DQ패드 그룹과 함께 얼라인먼트되어 배치된 제1전력 패드 그룹(101∼104; 130a∼130d)과; 복수개의 메모리 셀을 포함하는 제2메모리 블록(MB#2; MBB)과; 상기 제2메모리 블록을 위해 외부 데이터를 수신하여 공급하고, 상호 얼라인먼트되어 배치된 제2DQ패드 그룹(100i∼100h; 120i∼120h); 및 상기 제2DQ 패드 그룹과 함께 얼라인먼트되어 배치되고, 내부 전달을 위하여 외부 전원전압을 수신하여 공급하는 제2전력 패드 그룹(105∼108; 132a∼132d)을 구비함을 특징으로 하는 반도체 메모리 장치.
제34항에 있어서, 상기 외부 전원전압은 전력 공급 전압(Vcc)과 전지전압(Vss)을 구비하고, 상기 제1전력 공급 패드 그룹(101∼104)은 상기 제1DQ 패드 그룹 중의 적어도 한 개의 DQ 패드가 끼워지도록 배열된 접지 패드(102, 104)와 그 전력 공급 전압을 공급하는 전력 공급 패드(10, 103)를 포함하고, 상기 제2전력 패드 그룹(105∼108)은 상기 제2DQ 패드 그룹에 적어도 한 개의 DQ 패드가 끼워지도록 배열된 그 접지 전위를 공급하는 접지 패드(105, 107)와 그 전력 공급 전압을 공급하는 전력 공급 패드(106, 108)를 포함함을 특징으로 하는 반도체 메모리 장치.
제34항에 있어서, 상기 외부 전원전압은 전력 공급 전압(Vcc)과 전지전압(Vss)을 포함하고, 상기 제1전력 패드 그룹(130a∼130d)은 그 전력 공급 전압을 공급하는 전력 공급 패드(130a∼130d)로 구성되어 있고, 상기 제2전력 패드 그룹(132a∼132d)은 상기 전지전압을 공급하는 접지 패드(132a∼132d)로 구성되어 있고, 상기 제1전력 패드 그룹과 상기 제2전력 패드 그룹은 상기 제1메모리 블록과 상기 제2메모리 블록 사이의 영역 안의 두 개의 선 위에 배열되어 있는 것을 특징으로 하는 반도체 메모리 장치.
제35항에 있어서, 상기 제1전력 패드 그룹(152a, 154b)과 상기 제2전력 패드 그룹(150a∼150d)은 상기 제1메모리 블록과 제2메모리 블록(MBA, MBB) 사이의 내부 영역에 대향하는 상기 제1메모리 블록(MBA)의 외측면에 배열되고, 상기 제2DQ 패드 그룹(150e∼150h)과 상기 제2전력 패드 그룹(152b, 154b)은 상기 내부 영역에 대향하는 상기 제2메모리 블록의 외측면 상에 배열됨을 특징으로 하는 반도체 메모리 장치.
제35항에 있어서, 상기 제1 및 제2DQ 패드 그룹(100a∼100p; 120a∼120p)과 상기 제1 및 제2전력 패드 그룹(101∼108; 130a∼130d, 132a∼132d)은 상기 제1 및 제2메모리 블록 사이의 영역 안에 배열됨을 특징으로 하는 반도체 메모리 장치.
제34항에 있어서, 상기 외부 전원전압은 전력 공급 전압(Vcc)과 전지전압(Vss)을 포함하고, 상기 제1전력 패드 그룹(101∼104; 152a, 154a)은 각각 그 전력 공급 전압을 공급하는 전력 공급 패드(101, 103; 152a)와 각각 그 전지전압을 공급하는 접지 패드(102, 104; 154a)를 포함하고, 그들은 한 선 위에 교대로 배열되며, 상기 제2전력 패드 그룹(105∼108, 152b, 154b)은 각각 그 전력 공급 전압을 공급하는 전력 공급 패드(106, 108; 152b)와 각각 그 전지전압을 공급하는 접지 패드(105, 107; 154b)을 포함하고, 그들은 다른 선 위에 교대로 배열됨을 특징으로 하는 반도체 메모리 장치.
칩(1) 위에 형성된 반도체 메모리 장치에 있어서, 각각 복수개의 메모리 셀을 포함하는 복수개의 메모리 블록(MB1∼MB4)과; 대응하는 메모리 블록과 데이터를 송수신하기 위하여 상기 복수개의 메모리 블록에 대응하여 설치된 복수개의 DQ 버퍼(305a∼305d)와; 전원전압의 내부 전달을 위해 외부로부터 인가된 전원전압을 수신하는 외부 단자에 결합되고 상기 칩과 상기 복수개의 메모리 블록의 적어도 한 개 위로 연장되어 설치된 전력 버스(320a, 320b)와; 각 개별적인 메모리 블록에 대응하여 설치되고 전력 버스로부터 수신된 전압을 대응하는 메모리 블록에 대응하여 설치된 DQ 버퍼에 공급하기 위하여 상기 전력 버스에 결합된 복수개의 전력 패드(310a∼310d)를 구비함을 특징으로 하는 반도체 메모리 장치.
제40항에 있어서, 상기 복수개의 전력 패드(101∼108) 각각은 다른 것들과 분리되어 전원전압을 공급하는 상호접속선(115a∼115d; 116a∼116d)을 연결함을 특징으로 하는 반도체 메모리 장치.
제40항에 있어서, 상기 복수개의 DQ 버퍼는 그룹들로 분류되어서, 각 메모리 블록에 대하여 한 개의 그룹이 있고, 각 그룹은 제2복수개의 DQ 버퍼를 포함하고, 상기 제2복수개의 DQ 버퍼(100a∼100p)는 각 상기 그룹에서 미리 정한 수의 DQ 버퍼의 서브그룹으로 분류되고, 각 상기 전력 패드(101∼108)는 관련된 DQ 버퍼와 서브그룹에만 전원전압을 공급하는 상호접속 선(115a∼115d, 116a∼116d)을 연결함을 특징으로 하는 반도체 메모리 장치.