KR950034250A - 반도체 메모리 장치에서 전원공급 패드의 배열 - Google Patents

반도체 메모리 장치에서 전원공급 패드의 배열 Download PDF

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KR950034250A KR1019950012693A KR19950012693A KR950034250A KR 950034250 A KR950034250 A KR 950034250A KR 1019950012693 A KR1019950012693 A KR 1019950012693A KR 19950012693 A KR19950012693 A KR 19950012693A KR 950034250 A KR950034250 A KR 950034250A
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기다오까 다까시
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Abstract

데이타 입출력 패드 부(3a,3b,3c 및 3d)는 메모리 블럭(MB1-MB4)에 대응하여 배열되고 메모리 블럭(MB1및 MB3)과 메모리 블럭(MB2A 및 MB4)사이의 중앙 영역에서 대응하는 메모리 블럭에 인접하여 배열된다.
전력 공급 패드(5와6)는 중앙 영역 양 단에 배열된다.전력 공급 패드(5)는 데이타 입출력 패드 부(3c,3d)에 전력 공급 전압을 전송하고, 전력 공급 패드(6)는 데이터 입출력 패드 부(3a,3b)에 전력 공급 전압을 전송한다.
주변회로를 위한 전력 공급 패드(7)는 중앙영역의 중앙부에 배열되어있다. 이러한 구조로 하여, 고속으로 안정하게 동작하는 데이타 입출력 버퍼를 실현하기 위하여 큰 커패시턴스를 가진 반도체 메모리 장치를 위한 패드의 레이아웃이 제공된다.

Description

반도체 메모리 장치에서 전원공급 패드의 배열
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예에 따른 칩 레이아웃과 반도체 메모리 장치의 외부 핀 단자의 배열을 개략적으로 나타내는 도면이다. 제2도는 전력 공급 패드와 데이터 입출력 패드 부의 구조를 개략적으로 나타내는 도면이다. 제3도는 제1도에 나타낸 반도체 메모리 장치의 메모리 블럭의 구조를 개략적으로 나타내는 도면이다. 제4도는 본 발명에 따른 반도체 메모리 장치의 주변 회로 부의 레이아웃을 개략적으로 나타내는 도면이다.

Claims (42)

  1. 칩 위에 형성된 반도체 메모리 장치에 있어서, 상기 칩위의 제1방향에 따른 중앙 영역의 양측면에서 상기 제1방향으로 상호 얼라인먼트되여 배열된 복수개의 메모리 블럭(MB1-MB4)과; 상기 중앙 영역안에서 상기 복수개의 메모리 블럭에 대응하고 대응하는 메모리 블럭에 근접하여 배열되며, 각각은 대응하는 메모리 블럭과 데이터를 송수신하기 위한 버퍼(3aa,3ab)와 상기 버퍼에 연결된 패드(3ab,3bb)를 포함하는 복수개의 입출력데이터 수단(DQ1-DQ4); 및 상기 복수개의 메모리 블럭을 액세스하기 위해 외부 신호를 받기 위하여 상기 제1방향을 따라 상기 중앙 영역 안의 중앙부(4)의 근방에 배열된 복수개의 주변 버퍼 수단(PA1-PA3)을 구비하고, 상기 복수개의 데이터 입출력 버퍼 수단은 상기 중앙부 근방을 제외한 영역 안에 배열되어 있음을 특징으로 하는 반도체 메모리장치.
  2. 칩 위에 형성된 반도체 메모리 장치에 있어서, 상기 칩 위의 제1방향을 따라 중앙영역의 양측면 위에서 상기 제1방향으로 상호 얼라인먼트되어 배열된 복수개의 메모리 블럭(MB1-MB4)과; 상기 중앙 영역 안에서 상기 복수개의 메모리 블럭에 대응하고 대응하는 메모리 블럭에 근접하여 배열되고, 상기 제1방향을 따라 상기 중앙 영역 안의 중앙부(4)에 대하여 한 측면과 다른 측면 위에 그룹으로 배열되며, 각각은 대응하는 메모리블럭과 데이터 신호를 송수신하기 위한 버퍼(3aa,3ab)와 상기 버퍼에 연결된 패드(3ab,3bb)를 포함하는 복수개의 데이터 입출력 버퍼수단(DQ1-DQ4; 100a-100p; 120a-120p); 및 관련된 입출력 버퍼 수단 그룹에만 전원전압을 공급하기 위하여 상기 한 측면과 상기 다른 측면의 각각에서 각 개별적인 데이터 입출력 버퍼 수단 그룹에 인접하여 배열된 복수개의 전력 패드(V1,V2; 101-108; 130a-130d;132a-132d)를 구비함을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 복수개의 전력 패(V1,V2)의 각각은 관련된 데이터 입출력 버퍼 수단 그룹에 전원 전압을 공급하기 위하여 전력 상호접속선(2a-2d)만을 연결함을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 복수개의 데이터 입출력 버퍼 수단(DQ1∼DQ4)은 상기 중앙영역의 상기 한 측면과 상기 다른 측면의 각각에서 얼라인먼트되고, 상기 복수개의 전력패드(60a,60b)는 상기 한 측면과 제2측면의 각각에서 대응하는 데이터 입출력 버퍼 수단 그룹(80aa-80db)이 그들 사이에 끼이도록 상기 중앙 영역에 배치됨을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 복수개의 메모리 블럭에 대한 액세스를 제어하는 외부 신호를 받고 그 수신된 외부 신호에 응답하여 상기 복수개의 메모리 블럭(MB1-MB4)에 대한 액세스를 제어하기 위하여 상기 중앙영역의 상기 한 측면과 상기 다른 측면 사이에 있는 상기 중앙부 안에 배치된 주변회로(PA1-PA3;67)와; 외부로부터 인가된 전원전압을 수신하고 그 수신된 전원 전압을 상기 주변회로에 공급하기 위하여 상기 중앙 부(4)안에서 상기 주변회로에 대하여 배타적으로 배치된 주변 전력 패드(7; 63,64; 77a,77b)를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 전력 패드(7; 63,64; 77a,77b)의 각각은 내부 전달을 위해 외부 전원전압을 수신하는 전력 공급 패드(6a; 60aa,60ba)와 내부 공급을 위하여 외부 접지 전위를 수신하는 접지 패드(6b;60ab,60bb)를 포함함을 특징으로 하는 반도체 메모리 장치.
  7. 제2항에 있어서, 상기 전력 패드(70)의 각각은 상기 데이터 입출력 버퍼 수단 그룹 안에서 데이터 입출력 버퍼 수단(73a-76b) 사이에 배열됨을 특징으로 하는 반도체 메모리 장치.
  8. 제2항에 있어서, 상기의 데이터 입출력 버퍼 수단 그룹의 각각에 있는 데이터 입출력 버퍼수단(100a-100p; 120a-120p)은 그 제1방향으로 적어도 두개의 선 위에 배열되고, 데이터 입출력 버퍼 수단 그룹의 각각에 있는 상기 전력 패드는 데이터 입출력 버퍼 수단(120a-120p)과 함께 얼라인먼트되어 배치된 전원전압의 전력 공급전압을 상기 두개의 선 중의 적어도 한개로 공급하는 전력 공급패드(130a-130d)와, 데이타 입출력 버퍼 수단과 함께 얼라인먼트되어 배치된 상기 전원전압의 전지전압을 상기 두개의 선 중의 다른 선으로 공급하는 접지 패드(132a-132d)를 포함함을 특징으로 하는 반도체 메모리 장치.
  9. 제2항에 있어서, 상기 입출력 버퍼 수단 그룹의 각각에 있는 데이터 입출력 버퍼수단(100a-100p; 120a-120p)은 적도 두개의 선 위에 배치되고, 상기 전원전압은 제1전원전압(Vcc)과 제2전원전압(Vss)을 포함하여 하고, 상기 전력 패드(102-108)는 내부전달을 위한 그 제1전원전압을 수신하는 전력 공급 패드(101,103,106,108)와 내부전달을 위하여 상기 적어도 두개의 선의 각각에 배치된 제3의 전력 공급 전압을 수신하는 접지 패드(102,104,105,107)를 포함함을 특징으로 하는 반도체 메모리 장치.
  10. 제2항에 있어서, 상기 복수개의 전력 패드(101-108; 130a-130d,132a-132d)는 한 전력 공급 전압을 공급하는 전원 패드(101,103,106,108; 130a-130d)와 다른 전력 공급 전압을 공급하는 접지 패드(102,104,105,107;132a-132d)를 포함하고, 상기 복수개의 전력 패드는 상기 복수개의 데이터 입출력 버퍼 수단과 함께 얼라이먼트되어 있고, 적어도 한개의 데이터 입출력 버퍼 수단이 전원 패드와 접지 패드 사이에 삽입되어 있음을 특징으로 하는 반도체 메모리 장치.
  11. 제5항에 있어서, 각 상기 복수개의 전력 패드(60a,60b;101-108;130a-130d,132a-132d)는 제1전압 레벨의 전원전압을 수신하고, 상기 주변전력패드(7;63,64; 77a,77b)는 상기 제1전압 레벨과 다른 제2전압레벨의 전원전압을 수신함을 특징으로 하는 반도체 메모리 장치.
  12. 제2항에 있어서, 상기 복수개의 전력 패드(101-108)각각은 다른 것들로부터 분리되어 전원전압을 공급하는 상호접속선(115a-115d; 116a-116d)을 연결함을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 각각의 전력 패드(101-108)에 내부 전달을 위하여 외부에서 인가된 전원전압을 수신하는 외부 단자에 결합되고 상기 칩과 상기 복수개의 메모리 블럭중의 적어도 하나에 걸쳐서 연장되어 설치된 전력 버스(320a,320b)를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  14. 제3항에 있어서, 상기 복수개의 데이터 입출력 버퍼 수단(100a-100p)은 상기 그룹의 각각에 있어서, 미리 결정된 갯수의 데이터 입출력 버퍼 수단의 서브 그룹으로 더 그룹화되고, 상기 전력패드(101-108)의 각각은 관련된 서브 그룹의 데이터 입출력 버퍼 수단에만 전원전압을 공급하는 상호 접속선(115a-115d,116a-116d)을 연결함을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 각각의 전력 패드(101-108)에 내부 전달을 위하여 외부에서 인가된 전원전압을 수신하는 외부 단자에 결합되고 상기 칩과 상기 복수개의 메모리 블럭 중의 적어도 하나에 걸쳐서 연장되어 설치된 전력 버스(320a,320d)를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  16. 칩위에 형성된 반도체 메모리 장치에 있어서, 상기 칩 위에서 제1방향에 따른 중앙 영역의 양측면에서 상기 제1방향으로 서로 얼라인먼트되어 배열된 복수개의 메모리 블럭(MB1-MB4; MB＃1,MB＃2; MBA,MBB)과, 상기 복수개의 메모리 블럭에 대한 액세스 동작을 제어하기 위해 제어회로(4a; 160)에 전원전압을 공급하기 위하여, 상기 제1방향에 따른 상기 중앙 영역의 중앙부에 배열된 제1패드(7;161;162)와; 상기 중앙 영역의 상기 중앙부에 대해 서로 대향하는 영역에 배열되어서 각각은 전원전압을 공급하는 복수개의 제2패드(5,6;101-108;130a-130d); 및 대응하는 메모리 블럭으로 데이터의 입출력을 수행하기 위하여, 상기 중앙영역의 상기 중앙부를 제외한 한 영역안에서 상기 복수개의 메모리 블럭에 대응하여 제공된 복수개의 데이터입출력버퍼(3a-3d; 101-108; 120a-120p; 150a-150h)를 구비하고, 상기 복수개의 데이터 입출력 버퍼의 각각은 상기 한 영역에 근접한 영역에 제공된 상기 제2패드로 부터 공급된 전원전압으로 동작함을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 복수개의 제2패드(5,6;101-108; 130a-130d;132a,132d;154a-154d)의 각각은 그에 관련된데이터 입출력 버퍼(3a-3d; 101-108;120a-120p; 150a-150h)에 전원전압을 공급하는 전원 내부 연결 선만을 연결함을 특징으로 하는 반도체 메모리 장치.
  18. 칩 위에 형성된 반도체 메모리 장치에 있어서, 상기 칩 위에서 제1방향에 따른 중앙 영역의 양측면에 상기 제1방향으로 배열되고 상기 제1방향에 따라 제1및 제2그룹으로 분할된 복수개의 메모리 블럭(MB1-MB4;MB＃1,MB＃2)과; 상기 제1방향에 따른 상기 중앙영역의 상기 중앙부에서 서로 대향하는 주변부에 각각형성되고, 각각은 전원전압을 수신하는 제1및 제2패드(5,6)와; 상기 제1방향에 따른 상기 중앙 영역의 상기 중앙부에 배열되어서 전원전압을 수신하는 제3패드(7)와; 상기 복수개의 메모리 블럭에 대응하여서 대응하는 메모리 블럭에 인접하여 배열되고, 각각은 대응하는 메모리 블럭과 데이터를 송수신하는 복수개의 데이터 입출력패드 부(3a-3d)와, 상기 복수개의 데이터 입출력 패드 부는 상기 복수개의 메모리 블럭의 제1및 제2그룹에 따라 제1 및 제2그룹으로 분할되어서 상기 제1패드(6)로부터 전원전압을 수신하여 동작하는 상기 제1그룹안에 있는 메모리 블럭에 대응하여 설치된 데이터 입출력 패드 부(3a,3b)와 상기 제2패드(5)로부터 전원전압을 수신하여 동작하는 상기 제2그룹의 메모리 블럭에 대응하여 설치된 데이터 입출력 패드 부(3c,3d)와;상기 제3패드(7)로부터 전원전압을 수신하여 동작하고, 외부에서 공급된 신호에 응답하여 상기 복수개의 메모리 블럭에 대한 액세스 동작을 결정하고, 상기 결정에 따라 액세스 동작을 제어하는 주변회로부(4,4a)를 구비함을 특징으로 하는 반도체 메모리장치.
  19. 제18항에 있어서, 상기 제1패드(6)는 상기 제1그룹안에서 제1방향에 따라 데이터 입출력 패드 부가 그사이에 끼워지도록 배열된 한쌍의 전력 패드(60a,60b; 26a,26ab)를 포함하고, 상기 제2패드(5)는 상기 제2그룹안네서 상기 제1방향에 따라 데이터 입출력 패드 부가 그 사이에 끼워지도록 배열된 한쌍의 전력 패드(60a,60b)를 포함함을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 제1및 제2패드의 각각에 있는 상기 쌍의 전력 패드(60a,60b)는 상기 전원전압중 하나의 전력 공급 전압을 공급하는 전력 공급 패드(60aa,60ba)와 상기 전원전압의 다른 전력 공급 전압을 공급하는 접지 패드(60ab,60bb)를 포함함을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서, 상기 전력 패드의 각각은 상기 전원전압중 하나의 전력 공급 전압을 공급하는 전력 공급 패드 (260a)와 상기 전원전압의 다른 전력 공급 전압을 공급하는 접지 패드(260b)를 포함함을 특징으로 하는 반도체 메모리 장치.
  22. 제18항에 있어서, 상기 제1패드는 상기 제1그룹의 데이타 입출력 패드 부 사이에 끼워진 전력 패드(70;90a,90b; 200)를 포함하고, 상기 제2패드는 상기 제2그룹의 데이타 입출력 패드 부 사이에 끼워진 전력 패드(70; 90a,90b; 200)를 포함함을 특징으로 하는 반도체 메모리 장치.
  23. 각각 복수개의 메모리 셀을 가진 제1및 제2메모리 블럭(MB1,MB3;MB#1; MBA)과 상기 제1및 제2메모리 블럭의 한 측면에 따라서 상기 제1및 제2메모리 블럭에 대응하여 배열되고 대응하는 메모리 블럭과 반도체 메모리 장치의 외부 사이에 데이터를 송 수신하기 위하여 상기 한 측면에 따라 서로 떨어져 있는 제1 및 제2입출력 수단(3a;3c;80aa-80db;73a-76b,100a-100p;120a-120p;150a-150h); 및 상기 제1 및 제2 메모리 블럭에 대해 액세스 동작을 제어하기 위하여 상기 제1 및 제2입출력 수단 사이에 있는 영역안에 배열된 주변회로(4a,67;77;160)를 구비함을 특징으로 하는 반도체 메모리 장치.
  24. 제23항에 있어서, 상기 제1 및 제2입출력 수단(3a;3c 80aa-80db;73a-76b,100a-100p;120a-120p;150a-150h)은 대응하는 메모리 블럭의 상기 한 측면에서 중앙부의 근방에 배역됨을 특징으로 하는 반도체 메모리 장치.
  25. 제23항에 있어서, 외부로 부터 인가된 전원전압을 수신하고 그 수신된 전원전압을 상기 제1입출력 수단에 공급하기 위하여 상기 제1입출력 수단(3a)에 대하여 상기 주변회로(4;67;77c;160;208)를 형성하는 영역에 대항하는 영역 안에 형성된 제1패드(6;60a,60b;260a,260b)와; 다른 외부로부터 인가된 전원전압을 수신하여 그 수신된 전원전압을 상기 제2의 입출력 수단에 공급하기 위하여 상기 제2의 입출력 수단(3c)에 대하여 상기 주변회로를 형성하는 영역에 대향하는 영역 안에 형성된 제2패드(5;60a,60b;200a,260b)를 더 구비함을 특징으로 하는 반도체 메모리장치.
  26. 제23항에 있어서, 상기 주변회로는 액세스 동작을 결정하는 제어 회로(4a;208)와 외부로 부터 인가된 신호를 수신하여 그 수신된 신호를 상기 제어 회로에 송신하기 위한 입력수단(PA1-PA3)을 구비함을 특징으로 하는 반도체 메모리 장치.
  27. 제23항에 있어서, 외부로 부터 인가된 전원전압을 수신하고 동작 전원전압에 따라 그 수신된 신호를 상기 주변회로에 전송하기 위하여 상기 제1입출력 수단과 제2입출력 수단 사이의 영역 안에 형성된 전력패드(7;63,64;77a,77b)를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  28. 제23항에 있어서, 상기 제1 및 제2메모리 블(MB1,MB2)에 대향하도록 상기 제1 및 제2 메모리 블럭의 상기 한 측면에 각각 배열되고, 각각은 복수개의 메모리 셀을 가지는 상기 제3 및 제4메모리 블럭과; 상기 제1패드(6)로부터 공급된 전원전압으로 상기 제3메모리 블럭에 대해 데이타의 입출력을 수행하기 위하여 상기 제3메모리 블럭에 대응하고 상기 제1입출력 수단(3a)에 인접하여 배열된 제3입출력 수단(3b); 및 상기 제2패드(5)로부터 공급된 전원전압으로 상기 제4메모리블럭에 대해 데이터의 입출력을 수행하기 위하여 상기 제4메모리블럭에 대응하고 상기 입출력 수단에 인접하여 배열된 제4입출력 수단(3d)을 더 구비하고, 상기 주변회로(4a)는 상기 제1-제4메모리 블럭에 대한 액세스 동작을 제어함을 특징으로 하는 반도체 메모리 장치.
  29. 제25항에 있어서, 상기 제1입출력 수단(3a)에 그 전원전압을 공급하기 위한 전원 상호접속선만이 상기 제1패드(6)에 연결되고, 상기 제2입출력 수단(3c)에 전원전압을 공급하기 위한 전원 연결선만이 상기 제2패드(5)에 연결됨을 특징으로 하는 반도체 메모리 장치.
  30. 제25항에 있어서, 상기 제1패드(6)는 상기 한 측면을 따라 한 방향으로 상기 제1입출력수단이 그 사이에 끼워지도록 배열된 한쌍의 전력패드(60a,60b;260a,260b)를 포함하고, 상기 제2패드는 상기 한 측면을 따라 한 방향으로 상기 제2입출력 수단이 그 사이에 끼워지도록 배열된 한쌍의 전력 패드(60a,60b;260a,260b)를 포함함을 특징으로 하는 반도체 메모리 장치.
  31. 제28항에 있어서, 상기 제1 및 제3입출력 수단(3a,3b)에 전원전압을 공급하는 전원 상호접속선만이 상기 제1패드(6)에 연결되고, 상기 제2 및 제4입출력 수단(3c,3d)에 전원전압을 공급하는 전원 상호접속선만 상기 제2패드(5)에 연결됨을 특징으로 하는 반도체 메모리 장치.
  32. 제28항에 있어서, 상기 제1패드는 상기 한 측면을 따라 한 방향으로 상기 제1 및제3입출력 수단(80aa,80db)이 그사이에 끼워지도록 배열된 한쌍의 전력 패드(60a,60b;260a,260b)를 포함하고, 상기 제2패드는 상기 한 측면을 따라 한 방향으로 상기 제1 및 제4입출력수단(80aa,80db)이 그사이에 끼워지도록 배열된 한쌍의 전력패드(60a,60b;260a,260b)를 포함함을 특징으로 하는 반도체 메모리 장치.
  33. 제31항에 있어서, 상기 제1패드는 상기 한 측면을 따라 한 방향으로 상기 제1 및 제3입출력 수단이 그 사이에 끼워지도록 배열된 한쌍의 전력 패드를 포함하고, 상기 제2패드는 상기 한 측면을 따라 한 방향으로 상기 제2 및 제4입출력 수단이 그 사이에 끼워지도록 배열된 한 쌍의 전력 패드(60aa,60ab;260a,260b)를 포함함을 특징으로 하는 반도체 메모리 장치.
  34. 복수개의 메모리 셀을 포함하는 제1메모리 블럭(MB#1;MBA)과;상기 제1메모리 블럭을 위해 외부데이터를 수신하여 공급하고, 상호 얼라이먼트되어 배치된 제1DQ패드 그룹(100a-100b;120a-120h)과; 내부 전달을 위하여 외부 전원전압을 수신하고 상기 제1DQ패드 그룹과 함께 얼라인먼트되어 배치된 제1전력패드 그룹(101-104;130a-130d)과; 복수개의 메모리 셀을 포함하는 제2메모리 블럭(MB#2;MBB)과;상기 제2메모리 블럭을 위해 외부 데이터를 수신하여 공급하고, 상호 얼라인먼트되어 배치된 제2DQ패드 그룹(100i-100h;120i-120h);및 상기 제2DQ패드 그룹과 함께 얼라인먼트되어 배치되고, 내부 전달을 위하여 외부전원전압을 수신하여 공급하는 제2전력패드 그룹(105-108;132a-132d)을 구비함을 특징으로 하는 반도체 메모리장치.
  35. 제34항에 있어서, 상기 외부 전원전압은 전력 공급 전압(Vcc)과 전지전압(Vss)을 구비하고, 상기 제1전력 공급 패드 그룹(101-104)은 상기 제1DQ패드그룹 중의 적어도 한개의 DQ패드가 끼워지도록 배열된 접지패드(102,104)와 그 전력 공급 전압을 공급한느 전력 공급 패드(101,103)를 포함하고, 상기 제2전력 패드 그룹(105,108)은 상기 제2DQ패드 그룹에 적어도 한 개의 DQ패드가 끼워지도록 배열된 그 접지 전위를 공급하는 접지 패드(105,107)와 그 전력 공급 전압을 공급하는 전력 공급 패드(106,108)를 포함함을 특징으로 하는 반도체 메모리 장치.
  36. 제34항에 있어서, 상기 외부 전원전압은 전력 공급 전압(Vcc)과 전지전압(Vss)을 포함하고, 상기 제1전력 패드 그룹(130a-130d)은 그 전력 공급 전압을 공급하는 전력 공급 패드(130a-130d)로 구성되어 있고, 상기 제 2전력 패드 그룹(132a-132d)은 상기 전지전압을 공급하는 접지 패드(132a-132d)로 구성되어 있고, 상기 제1전력 패드 그룹과 상기 제2전력 패드 그룹은 상기 제1메모리 블럭과 상기 제2메모리 블럭 사이의 영역안의 두개의 선 위에 배열되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제35항에 있어서, 상기 제1전력 패드 그룹(152a,154b)과 상기 제2전력 패드 그룹(150a-150d)은 상기 제1메모리 블럭과 제2메모리 블럭(MBA,MBB)사이의 내부 영역에 대향하는 상기 제1메모리 블럭(MBA)의 외측면에 배열되고, 상기 제2DQ 패드 그룹(150e-150h)과 상기 제2전력 패드 그룹(152a,154b)은 상기 내부 영역에 대향하는 상기 제2메모리 블럭의 외측면 상에 배열됨을 특징으로 하는 반도체 메모리 장치.
  38. 제35항에 있어서, 상기 제1 및 제2DQ 패드 그룹(100a-100p: 20a-120p)과 상기 제1 및 제2전력 패드그룹(101-108;130a-130d;132a-132d)은 상기 제1 및 제2메모리 블럭 사이의 영역 안에 배열됨을 특징으로 하는 반도체 메모리 장치.
  39. 제34항에 있어서, 상기 외부 전원전압은 전력 공급 전압(VCC)과 전지전압(Vss)을 포함하고, 상기 제1전력패드 그룹(101-104;152a,154a)은 각각 그전력 공급 전압을 공급하는 전력 공급 패드(101,103;152a)와 각각 그 전지전압을 공급하는 접지 패드(102,104;154a)를 포함하고, 그들은 한 선 위에 교대로 배열되며, 상기 제2전력 패드 그룹(105-108; 152a,154b)은 각각 그 전력 공급 전압을 공급하는 전력 공급 패드(106,108;152b)와 각각 그 전지전압을 공급하는 접지 패드(105,107;154b)을 포함하고, 그들은 다른 선위에 교대로 배열됨을 특징으로 하는 반도체 메모리 장치.
  40. 칩(1)위에 형성된 반도체 메모리 장치에 있어서; 각각 복수개의 메모리 셀을 포함하는 복수개의 메모리블(MB1-MB4)과;대응하는 메모리 블럭과 데이타를 송수신하기 위하여 상기 복수개의 메모리 블럭에 대응하여 설치된 복수개의 DQ버퍼(305a-305b)와; 전원전압의 내부 전달을 위해 외부로 부터 인가된 전원전압을 수신하는 외부 단자에 결합되고 상기 칩과 상기 복수개의 메모리 블럭의 적어도 한개위로 연장되어 설치된 전력 버스(320a,320b)와; 각 개별적인 메모리 블럭에 대응하여 설치되고 전력 버스로 부터 수신된 전압을 대응 하는 메모리 블럭에 대응하여 설치된 DQ버퍼에 공급하기 위하여 상기 전력 버스에 결합된 복수개의 전력패드 (310a-310d)를 구비함을 특징으로 하는 반도체 메모리 장치.
  41. 제40항에 있어서, 상기 복수개의 전력패드(101-108)각각은 다른 것들과 분리되어 전원전압을 공급하는 상호접속선(115a-115d;116a-116d)을 연결함을 특징으로 하는 반도체 메모리 장치.
  42. 제40항에 있어서, 상기 복수개의 DQ버퍼는 그룹들로 분류되어서, 각 메모리 블럭에 대하여 한개의 그룹이 있고, 각 그룹은 제2복수개의 DQ버퍼를 포함하고, 상기 제2복수개의 DQ 버퍼(100a-100p)는 각 상기그룹에서 미리 정한 수의 DQ 버퍼의 서브그룹으로 분류되고, 각 상기 전력 패드(101-108)는 관련된 DQ버퍼의 서브그룹에만 전원전압을 공급하는 상호접속 선(115a-115d,116a-116d)을 연결함을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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