JP3258132B2 - バッファ回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は特に半導体チップに内
蔵され、信号の受け渡しをする入力バッファ回路、出力
バッファ回路、入／出力バッファ回路の機能、特性を用
途に応じて変更できるバッファ回路装置に関する。

【０００２】

【従来の技術】従来、半導体集積回路チップにおいて
は、ユーザより要求のあったシステムの仕様を実現する
ために、その仕様を満足する出力特性を持つ出力バッフ
ァが設計される。

【０００３】図２２は上記仕様を満足する出力バッファ
31が各パッド32に接続された出力回路の回路図である。
このように、半導体チップ内から与えられる信号Ｄ0 ，
Ｄ1，Ｄ2 は仕様に基いて決められた出力特性を持つ出
力バッファ31のみと接続され、パッド32より出力され
る。

【０００４】また、スタンダードセルやゲートアレイに
代表されるセミカスタム集積回路では、予め任意の出力
特性を持つＩ／Ｏセル（入出力バッファ）を複数個準備
しておき、仕様に合わせてＩ／Ｏセルを選択し、パッド
と接続されている。

【０００５】図２３は第２の従来例であり、上記セミカ
スタムＬＳＩの例を示すパターン平面図である。カスタ
マイズされた内部回路33より取り出される信号線が入出
力バッファ34を介してパッド35に接続されている。

【０００６】図２４は第３の従来例であり、プログラマ
ブルロジックデバイス（ＰＬＤ）の構成を示すパターン
平面図である。ＰＬＤはＯＲゲートやＡＮＤゲートが予
めアレイ状に構成されたアレイパターン36を持つ。パッ
ド37には所定の出力特性を有するＩ／Ｏセル38が接続さ
れており、アレイパターン36内の所定の信号の入出力を
行う。

【０００７】ＬＳＩチップの製造後、ユーザによる仕様
変更やそのチップの機能試験を行った結果、例えばパッ
ドに接続された出力バッファの負荷駆動力が大きすぎた
ためにノイズが発生したり、負荷駆動力が小さすぎたた
めにスピードの仕様を満たさなかった等の問題が発生す
る。このような場合、出力特性の変更が必要になってく
る。

【０００８】上記出力特性を変更する場合、図２２，２
３の構成では、所定の出力特性を満たすよう、回路定数
を再調整し、出力バッファ31や入出力バッファ34部分の
マスクデータを修正し、入れ換えることになる。これに
より、チップの製造コスト及び開発期間の増大が著し
い。

【０００９】ゲートアレイやスタンダードセル等のセミ
カスタム集積回路においても上述したような問題が発生
すれば、Ｉ／Ｏセルを所定の出力特性を満たす別のＩ／
Ｏセルに置き換えなければならず、マスクデータの変更
が必要になるため、チップの製造コスト及び開発期間の
増大は回避できない。

【００１０】また、ＰＬＤ等のデバイスにおいても予め
チップ周辺のパッド付近に所定の出力特性を満たすＩ／
Ｏ回路が固定されて接続されているため、１チップに多
岐にわたる出力特性が要求された場合、その対応は困難
である。

【００１１】図２５は第４の従来例であり、予め各出力
回路部に３個の出力バッファ41，42，43を並列接続して
準備された回路図である。各出力バッファ41，42，43は
独立した制御信号がパッド44からそれぞれ入力され外部
からコントロールされる。半導体チップ内から与えられ
る信号Ｄ0 ，Ｄ1 ，Ｄ2 は出力バッファ41，42，43の制
御により特性が設定された出力バッファ45，46，47それ
ぞれを介して各パッド48より出力される。

【００１２】上記構成によれば、チップ製造後に上述の
ような出力バッファ変更の問題が発生してもある程度出
力特性の変更が可能である。この手法によれば、マスク
データの変更に起因する開発期間の増大は回避される
が、外部から制御信号を受けるためのパッド及び入力回
路が個々に必要になるため、チップ面積が大幅に増大す
ると共に製造コストの増大を招く。

【００１３】

【発明が解決しようとする課題】このように、従来では
半導体チップ製造後に発生した出力特性の変更に対し、
マスクデータの修正、入換えという時間的な問題、チッ
プ面積の大幅な増大、製造コストの増大といった欠点が
ある。

【００１４】この発明は上記のような事情を考慮してな
されたものであり、その目的は、半導体チップ製造後に
発生した出力特性の変更を、チップ面積、製造コストの
増大なしに容易に可能とし、半導体チップにおける開発
期間の大幅な短縮を達成し得るデータ出力装置を提供す
ることにある。

【００１５】

【課題を解決するための手段】この発明のデータ出力装
置は、半導体チップ上に設置された外部接続用のパッド
と、前記パッドから半導体チップ内部に繋がる信号経路
途中に設けられた複数個互いに並列接続されるサブバッ
ファ回路と、前記サブバッファ回路それぞれから導出さ
れたこのサブバッファ回路の動作を制御するための制御
端子と、前記制御端子に接続される半導体チップ内のラ
ッチ型コントロール回路と、前記ラッチ型コントロール
回路の出力を半導体チップ外部の信号で制御するプログ
ラム手段とを具備し、前記複数のサブバッファ回路の動
作を制御することにより所望の特性を有する１つのバッ
ファ回路として機能させ前記パッドと信号経路とを結合
させることを特徴としている。

【００１６】

【作用】この発明では、各々が独立に動作制御できる制
御端子を有したサブバッファ回路を半導体チップ内部に
予め複数個並列接続している。そして、サブバッファ回
路の制御端子にラッチ型コントロール回路の出力を接続
することにより、外部信号で電気的にサブバッファ回路
の特性がプログラムされる。

【００１７】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の一実施例によるバッファ
回路の概要を示す回路ブロック図である。ＬＳＩボード
1 上にＬＳＩチップ2 が搭載されている。このＬＳＩチ
ップ上には外部接続用のパッド3 が複数設置されてい
る。パッド3 からＬＳＩチップ2 の内部に繋がる信号経
路途中には、出力バッファまたは入力バッファまたは入
／出力バッファが構成されるサブバッファ回路部4 が設
けられている。このサブバッファ回路部4 は、所望のサ
ブバッファ回路を準備できるようにするため、トランジ
スタや抵抗等の基本素子が複数個配列され、これらの組
み合わせがスイッチ制御できるように構成されている。

【００１８】ＬＳＩチップ2 内にはラッチ型コントロー
ル回路6 が配備されている。このラッチ型コントロール
回路6 は個々のラッチ回路がシリアル接続されシフトレ
ジスタ構造になっている。このラッチ型コントロール回
路6 からサブバッファ回路部4 にバッファ回路特性を決
定するプログラム信号が供給される。このプログラム信
号を発生するためにラッチ型コントロール回路6 にはプ
ログラムデータDIN が入力される。プログラムデータDI
N はシリアルデータでありＬＳＩチップ2 上に設けられ
たパッド3 から入力バッファ5 を介して与えられる。ラ
ッチ型コントロール回路6 はクロック信号にCLK に同期
してプログラムデータDIN を順次次段のラッチ回路に転
送する。プログラムデータDIN の外部への出力は出力バ
ッファ51を介して他の回路へ伝えられることもある。そ
の際、出力バッファ51に繋がるパッドは他回路への信号
拡張用端子となる。

【００１９】ここで、ボード1 上の他のデバイスとのイ
ンタフェースを見ると、ＴＴＬドライバ211 、ＣＭＯＳ
ドライバ212 、多ビットバスライン213 、ＳＲＡＭ214
等があり、ファンクション（入力、出力、入／出力）入
出力レベルの違い（ＣＭＯＳ／ＴＴＬ）負荷の違い（駆
動力）と様々なインタフェース要求に答えなければなら
ない。例えばＬＳＩチップ製造後にボード1 の仕様が変
更となりＴＴＬドライバ211 をＣＭＯＳドライバ212 に
変える必要が生じた場合、上述したようにプログラムデ
ータDIN 及びクロック信号CLK によってラッチ型コント
ロール回路6 からサブバッファ回路部4 にバッファ回路
特性を決定するプログラム信号を供給し、対応するサブ
バッファ回路部4 のバッファ回路特性を所望の回路特性
に設定する。

【００２０】図２はこの発明に係るサブバッファ回路部
4 の要部を示す回路ブロック図である。サブバッファ回
路部4 はＬＳＩチップ2 上のパッド3 に対応してそれぞ
れ設けられており、トランジスタや抵抗等の基本素子が
複数個配列された基本素子集合部41とこれらの組み合わ
せの接続関係がスイッチ制御で制御可能なようにコント
ロールスイッチ集合部42から構成されている。コントロ
ールスイッチ集合部42からはチップ内部接続用の信号入
力端子421 及び出力端子422 と共にコントロールスイッ
チ集合部42にプログラム信号を供給するためのプログラ
ム端子423 が複数個設けられている。プログラム端子42
3 は上述のラッチ型コントロール回路6からのパラレル
出力であるプログラム信号を受ける。これにより、ＬＳ
Ｉチップ製造後のインターフェース仕様の変更、プロセ
スや電圧、温度等による変動に対するバッファ回路の特
性設定が可能となる。パッド3a，3bはそれぞれ上述した
プログラムデータDIN ，クロック信号CLK を入力する。
また、パッド3cは上述したようにプログラムデータDIN
がラッチ型コントロール回路6 中順次転送された最終の
ラッチ回路の出力に繋がっているパッドであり、同一ボ
ード上のこの実施例と同じような機能を有する他チップ
にプログラムデータDIN をシリアル接続するための信号
拡張用端子として設けられたパッドである。

【００２１】図３はこの発明に係るラッチ型コントロー
ル回路6 （6-1 ，6-2 ）の要部を示す回路ブロック図で
ある。ＬＳＩチップ2-1 ，2-2 が同一ボード1 上に設け
られている。上述のようにラッチ型コントロール回路6-
1 ，6-2 はそれぞれ複数のラッチ回路よりなる。それぞ
れラッチ型コントロール回路6-1 ，6-2 のパラレル出力
はサブバッファ回路部4 のプログラム端子に各々接続さ
れる。これにより、プログラムデータDIN でラッチ型コ
ントロール回路6-1 または6-2 のパラレル出力を操作
し、対応するバッファ回路、例えば出力バッファの特性
を電気的にプログラムする。この結果、出力バッファ4
が所望の出力特性を有する１つの出力バッファとして機
能するようになる。ラッチ型コントロール回路6-1 から
6-2 へのプログラムデータDIN の供給は出力バッファ5
1、ボード1 上の配線7 、入力バッファ5 を経由してな
される。クロック信号CLK は入力バッファ5 を介してラ
ッチ型コントロール回路6-1 、6-2 のクロック端子に共
に接続される。

【００２２】図４はこの発明に係る信号拡張用端子を用
いて同一ボード上のこの実施例と同じような機能を有す
る他チップに、プログラムデータDIN をシリアル接続し
た構成を示す回路ブロック図である。ボード1 上にクロ
ック信号CLK の入力端子101、プログラムデータDIN の
入力端子102 が設けられている。クロック信号CLK によ
り、プログラムデータDIN が順次シフトされ、シリアル
接続された各ＬＳＩチップ201 〜206 に設置された全ラ
ッチ型コントロール回路の保持データをプログラムす
る。これにより、これらのラッチ型コントロール回路に
対応したバッファ回路がチップ製造後においても所望の
特性に自由に設定できる。

【００２３】図５はこの発明の具体的構成を示す回路図
である。プログラム可能な出力バッファとしてサブバッ
ファ回路部4 内において各サブバッファ4a，4b，4cに分
けられている。３ビットのラッチ回路6aが３個シリアル
に接続されラッチ型コントロール回路6 を構成してい
る。プログラムデータDIN 、クロック信号CLK はラッチ
回路6a各々に、パッド3 、入力バッファ5 を介して共通
に与えられる。

【００２４】ラッチ型コントロール回路6 のパラレル出
力はサブバッファ4a，4b，4cの各プログラム端子に入力
される。特性が制御された各出力バッファ4 には各々チ
ップ内部からの信号Ｄ0 ，Ｄ1 ，Ｄ2 が入力され、各パ
ッド3 介して信号Ｚ0 ，Ｚ1，Ｚ2 が出力される。

【００２５】図６〜図１１はそれぞれ上記した出力バッ
ファ4 における具体的な回路例である。以降便宜上、サ
ブバッファ回路部4 で構成された出力バッファを単にバ
ッファ4 と称する。

【００２６】まず、図６の回路例について説明する。３
ステートのバッファを構成するサブバッファ4a-1，4b-
1，4c-1のそれぞれ独立したプログラム端子には、信号
Ｅ0 ，Ｅ1 ，Ｅ2 が入力され、チップ内部からの信号CD
N はそれぞれのサブバッファ共通に入力される。データ
出力は上記サブバッファの出力端子が共通にパッド3 に
接続され、パッド3 より出力される。

【００２７】上記図６の回路の出力電流値の決定は例え
ば次のようになされる。サブバッファ各々の出力電流値
Ｉo を、4a-1は４ｍＡ，4b-1は８ｍＡ，4c-1は１２ｍＡ
に設計し、信号Ｅ0 ，Ｅ1 ，Ｅ2 の“０”，“１”を組
合わせることにより、それぞれのサブバッファ4a-1，4b
-1，4c-1の動作が制御され、１個のバッファ4 としての
出力電流値Ｉotが変更可能となる。

【００２８】図１２は上述した場合の信号Ｅ0 ，Ｅ1 ，
Ｅ2 に対するバッファ4 の出力電流値Ｉotを示す対応図
である。例えばＥ0 が“１”、Ｅ1 が“０”、Ｅ2 が
“１”に設定された場合、サブバッファ4a-1，4c-1は導
通可能状態、4b-1は導通不可能状態になる。従って１個
のバッファ4 としての出力電流値は４＋１２＝１６ｍＡ
となる。

【００２９】このように、図１２の例においては、信号
Ｅ0 ，Ｅ1 ，Ｅ2 の“０”，“１”の組合わせにより、
４ｍＡ，８ｍＡ，１２ｍＡ，１６ｍＡ，２０ｍＡ，２４
ｍＡ，ＨＺ（ハイインピーダンス）の７段階にバッファ
4 の出力電流値Ｉotが変更できる。

【００３０】次に、図７の回路例について説明する。サ
ブバッファ4a-2，4b-2，4c-2はチップ内部からの信号入
力が共通に信号CDN であり、各出力は伝送ゲートTG1 の
入力側に接続されている。各TG1 の出力は共にパッド3
に接続されている。ここで、それぞれのTG1 の独立した
プログラム端子にはＥＮ0 ，ＥＮ1 ，ＥＮ2 が入力され
る。

【００３１】図７の回路例でも図６の構成と同様にサブ
バッファ4a-2，4b-2，4c-2それぞれの出力電流値を所定
の値になるように設計し、伝送ゲートTG1 に入力される
信号のＥＮ0 ，ＥＮ1 ，ＥＮ2 の“０”，“１”を組合
わせることにより、１個のバッファ4 としての出力電流
値が変更可能となる。

【００３２】次に、図８の回路例について説明する。サ
ブバッファとして形成されたクロックドインバータ4a-3
および4b-3，インバータ4c-3のデータ入力は共通に信号
CDNが供給され、各出力は共通接続されて前段部4P1 を
形成し、最終段のインバータ4m-1の入力に接続され、そ
の出力はパッド3 に接続されている。

【００３３】上記図８の回路は前段部4P1 のコンダクタ
ンスgmの値を変更することで最終段のインバータ4m-1の
出力スルーレートを制御可能にするものであり、例えば
次のようになされる。gmの値をクロックドインバータ4a
-3は３、4b-3は２、インバータ4c-3は１に設計する。そ
して、信号Ｅ0 ，Ｅ1 の“０”，“１”の組合わせで、
各クロックドインバータ4a-3、4b-3の動作制御がなされ
る。

【００３４】図１３は上述した場合の信号Ｅ0 ，Ｅ1 に
対する前段部4P1 のgmの値を示す図である。例えば、Ｅ
0 が“０”、Ｅ1 が“１”に設定された場合、クロック
ドインバータ4a-3は導通不可能，4b-3は導通可能状態と
なる。従って、最終段のインバータ4m-1を駆動する前段
部4P1 のgmは２＋１＝３となる。

【００３５】このように、図１３の例においては、4c-3
のgmを１とおき、信号Ｅ0 ，Ｅ1 の“０”，“１”の組
合わせにより、前段部4P1 のgmを１，３，４，６の４段
階に変更することができ、よって、最終段のインバータ
4m-1のスルーレートを４段階に制御することができる。

【００３６】次に、図９の回路例について説明する。チ
ップ内部からの信号CDN が入力される最終段バッファ4m
-2の入力端には、３つの転送ゲートTG1 の出力側が共通
に接続されている。３つの転送ゲートTG1 それぞれのプ
ログラム端子には信号EN0 ，EN1 ，EN2 が供給される。
TG1 の入力側はそれぞれ接地電圧ＧＮＤとの間に形成さ
れた容量Ｃ1 が接続されている。

【００３７】上記のように構成された前段部4P2 は、容
量Ｃ1 の値を所定値に設計すれば、信号EN0 ，EN1 ，EN
2 の組合わせで、最終段バッファ4m-2の入力端子の容量
が変更可能になる。従って、図８と同様に最終段バッフ
ァ4m-2の出力スルーレートも設定された容量値に応じ制
御可能となる。

【００３８】次に、図１０の回路例について説明する。
この回路は前記図６の変形例であり、サブバッファ4a-
4，4b-4，4c-4のそれぞれ独立したプログラム端子には
信号Ｅ0 ，Ｅ1 ，Ｅ2 が入力され、それとは別に信号TN
が入力される共通接続されたプログラム端子を設ける。
これにより、入力バッファIB1 を付加することによって
バッファ4 を入／出力バッファ回路として構成すること
を可能にしている。この場合、信号TNによりサブバッフ
ァ4a-4，4b-4，4c-4をすべて導通不可能状態にし、その
出力をハイインピーダンス状態にする。パッド3 よりの
入力信号は入力バッファIB1 を介して信号INT としてチ
ップ内部へ出力されることになる。

【００３９】次に、図１１の回路例について説明する。
この回路は前記図８の変形例であり、最終段インバータ
4m-3にプログラム端子を設けることにより、入力バッフ
ァIB1 によってバッファ4 を入／出力バッファ回路とし
て構成することを可能にしている。最終段インバータ4m
-3のプログラム端子に入力される信号TNにより，最終段
インバータ4m-3を導通不可能状態にし、その出力をハイ
インピーダンス状態にする。その後、パッド3 よりの入
力信号は入力バッファIB1 を介して信号INT としてチッ
プ内部へ出力されることになる。

【００４０】図１４〜図１６はそれぞれ前記図５におけ
るラッチ型コントロール回路6 の具体的な構成を示す回
路図である。まず、図１４の回路例について説明する。
フリップフロップ回路FF0 が９個カスケード接続され、
９ビットのシフトレジスタを構成している。これらフリ
ップフロップ回路FF0 はそれぞれ端子CPに共通に入力さ
れるクロック信号CLK に同期してプログラムデータDIN
を取り込み保持する。９ビットの出力はそれぞれ独立し
た出力端子Ｑから得られる。

【００４１】図１７は上記図１４の回路の動作を示すタ
イミングチャートである。ここでは、図１１におけるフ
リップフロップ回路FF0 はクロック信号の立上がりエッ
ジでデータを取り込むタイプとしている。矢印Ａが示す
９回目のクロック信号CLK の立ち上がりエッジが終了し
たときの９ビットの出力端子にはプログラムデータDIN
により与えられた値が順次転送され保持された出力値が
得られる。図１８の状態図にこのタイミングチャートに
従って得られた出力値のサンプルを示す。

【００４２】ここで、上述したようなフリップフロップ
回路の３ビット単位の出力が、例えば前記した図６にお
けるサブバッファ4a-1，4b-1，4c-1の制御端子への信号
Ｅ0，Ｅ1 ，Ｅ2 として入力されるとすれば、図１８に
示されるような信号の“１”，“０”の組み合わせに応
じてバッファ4 としての出力電流を所定の値に設定でき
る。

【００４３】次に、図１５の回路例について説明する。
この回路は前記図１４の回路の変形例であり、プリセッ
ト機能、リセット機能を設けたフリップフロップ回路FF
1 からなる。９ビットそれぞれのプリセット入力は共通
に信号PRA がプリセット端子PRに入力され、リセット入
力も共通に信号CLA がリセット端子CLに入力される。信
号PRA が“０”のとき、９ビットの出力がすべてプログ
ラムデータDIN に関係なく“１”となり、信号CLA が
“０”のとき、９ビットの出力がすべて“０”となる。

【００４４】次に、図１６の回路例について説明する。
この回路は前記図１５の回路にプリセット／リセットの
制御回路11をさらに設けた構成である。この制御回路11
はプリセット端子PR，リセット端子CLを“１”あるいは
“０”にレベル設定する機能を有している。すなわち、
リセット端子PR，リセット端子CLが制御回路11の出力OU
T1，OUT2に予め選択的に接続され、信号ENF 及びSPC に
より制御される。

【００４５】図１９は図１６の回路の出力設定の状態図
である。信号ENF 及びSPC の状態により、図１６におけ
る９ビットの出力値が設定される。なお、信号ENF が
“０”のときは前記図１４の回路動作と同様に信号DIN
で入力された値が順次転送され、設定されることにな
る。

【００４６】図２０は前記図５の回路に図１６の回路構
成を応用した回路図である。前記図１６の回路における
信号SPC の入力部としてオートクリア回路12を設けてい
る。オートクリア回路12は電源をオンにした時にその出
力が“０”レベルになるように機能する。

【００４７】これにより、フリップフロップ回路の出力
レベルをプリセット／リセット入力により決定する場
合、前記図１６の構成では半導体チップの電源をオフす
る度に次のオン時、信号SPC より“１”あるいは“０”
のレベル入力が必要であったが、この図２０の例ではそ
の必要はない。ここで、信号ENF の入力信号線に接続さ
れたＶ_DDレベルへのプルアップ抵抗Ｒupは２入力のNAND
ゲートND1 ，ND2 の一方入力端を“１”レベルに固定す
るように設けられている。これにより、電源をオンにし
た時にオートクリア回路12からの出力をOUT1，OUT2に伝
達可能となる。

【００４８】仮に、プログラムデータDIN よりの入力に
よりラッチ回路6aの出力を設定したいときは信号ENF の
入力を“０”レベルとし、OUT1，OUT2を“１”レベルに
固定する。このとき信号ENF の電位が十分接地電位に近
くすると共に、このプルアップ抵抗Ｒupを介してＶ_DDレ
ベルより流れる電流が十分小さい値になるようにプルア
ップ抵抗Ｒupの抵抗値が設定される。

【００４９】図２１はこの発明の他の実施例の構成を示
す回路図であり、前記図５の回路にさらにＲＯＭ21によ
ってもバッファ4 を所望の出力特性に設定し得る構成と
なっている。すなわち、セレクタ22が各バッファ4 の前
段に設けられている。セレクタ22は信号SEL により予め
データがプログラムされたＲＯＭ21の信号、上述されて
いる３ビットのラッチ回路6aからの信号（シフトレジス
タの出力）いずれかを選択可能にする。

【００５０】上記構成の回路では、ラッチ型コントロー
ル回路6 のシフトレジスタ最初の３ビット出力の信号LE
3 とＲＯＭ21のデータ出力の信号RE3 （３ビット）がセ
レクタ22に入力され、信号SEL の“１”，“０”によ
り、どちらか一方の３ビットデータが選択される。選択
された３ビットのデータはバッファ4 を構成するサブバ
ッファ（図示せず）の動作を制御するプログラム端子に
入力されることになる。

【００５１】上記信号SEL が“１”レベルのとき、ＲＯ
Ｍ21からの信号が選択され、“０”レベルのとき、シフ
トレジスタからの信号が選択される。信号SEL の入力信
号線に接続されたＶ_DDレベルへのプルアップ抵抗Ｒup
は、信号SEL の入力がフローティングのときＲＯＭ21よ
りのデータの信号RE3 を選択するために設けられてい
る。この図２１の例においても前記図２０の実施例同
様、電源をオンにすると自動的にバッファ4 へのプログ
ラム端子にＲＯＭ21よりのデータの信号RE3 が入力され
ることになる。プルアップ抵抗Ｒupの抵抗値は前記図２
０の実施例同様所定の値に設定されており、プログラム
データDIN の入力によりラッチ型コントロール回路6 の
各出力（各ラッチ回路6aの出力）を設定したいときは信
号SEL を“０”レベルとすればよい。

【００５２】また、上記ＲＯＭ21の代りにデータの消去
及び書込みが可能なＥ² ＰＲＯＭ等の不揮発性メモリを
用いれば、プログラムデータDIN の入力設定でシステム
の要求を満たす出力特性にバッファ4 を設定した後、こ
の設定データをＲＯＭデータとして設定し直すことがで
きる。

【００５３】以上各実施例によれば、この発明の回路の
占有面積を考えると前記図２５の従来構成と比較すると
格段に小さい。前記図２５と同様に３個の出力バッファ
を構成するのにこの発明のでは、ラッチ型コントロール
回路6 とそのクロック信号入力、プログラムデータ入力
用としての２個の入力パッドと２個の入力回路領域が必
要なだけである。よって、チップ上にこの発明を展開す
ることを考えても入力パッド及び入力回路領域は増大せ
ず、出力バッファの動作を制御するプログラム端子に接
続されるラッチ回路がサブバッファの数に応じて増える
だけで大幅なチップ面積の増大はない。すなわち、ラッ
チ型コントロール回路6 やサブバッファ回路4 はパッド
面積に比べ十分小さい面積で確保できる。これに比べて
パッド面積が非常に大きいので、パッドの数を最小限に
することが重要である。

【００５４】さらに、前記図４によれば、複数個のＬＳ
Ｉチップが構成されるボードシステム上においても、各
々ラッチ型コントロール回路6 のシフトレジスタを、チ
ップ間においてもシリアル接続しておくことにより、ボ
ード上の全チップのバッファの出力特性を１組のクロッ
クの信号CLK 、データ入力の信号DIN によってプログラ
ムすることができる。この動作機能はＩ／Ｏ回路の評価
にも非常に有効な手段となる。

【００５５】また、以上のような各実施例によれば、並
列接続されたサブバッファ及びラッチ型コントロール回
路を予め独立したセルとして準備しておけば、この発明
をスタンダードセルあるいはゲートアレー等のセミカス
タム集積回路において容易に実現できる。

【００５６】

【発明の効果】以上説明したようにこの発明のデータ出
力装置の適用により、半導体チップ内部に予め配備され
たサブバッファの制御端子にラッチ型コントロール回路
の出力を接続し、外部信号で電気的にサブバッファの特
性をプログラムできる。これにより、マスクデータの修
正、入換え、チップ面積の大幅な増大なしに半導体チッ
プ製造後に発生した出力特性の変更要求に対応できる。

【図面の簡単な説明】

【図１】この発明の一実施例による概要構成を示す回路
ブロック図。

【図２】この発明に係る第１の部分の要部を示す回路ブ
ロック図。

【図３】この発明に係る第２の部分の要部を示す回路ブ
ロック図。

【図４】この発明に係る応用例の構成を示す回路ブロッ
ク図。

【図５】この発明の要部の具体的構成を示す回路図。

【図６】この発明を出力バッファ回路の構成を例にとっ
て示す具体的な第１の回路図。

【図７】この発明を出力バッファ回路の構成を例にとっ
て示す具体的な第２の回路図。

【図８】この発明を出力バッファ回路の構成を例にとっ
て示す具体的な第３の回路図。

【図９】この発明を出力バッファ回路の構成を例にとっ
て示す具体的な第４の回路図。

【図１０】この発明を出力バッファ回路の構成を例にと
って示す具体的な第５の回路図。

【図１１】この発明を出力バッファ回路の構成を例にと
って示す具体的な第６の回路図。

【図１２】図６の回路の出力電流値が決定されるための
信号対応図。

【図１３】図８の回路のコンダクタンス値が決定される
ための信号対応図。

【図１４】この発明に係るラッチ型コントロール回路の
構成を示す具体的な第１の回路図。

【図１５】図１４の回路の変形例の構成を示す第１の回
路図。

【図１６】図１４の回路の変形例の構成を示す第２の回
路図。

【図１７】図１４の回路の動作を示すタイミングチャー
ト。

【図１８】図１７のタイミングチャートに従って得られ
る信号状態図。

【図１９】図１６の回路の出力設定の状態図。

【図２０】前記図５の回路に図１６の回路構成を応用し
た回路図。

【図２１】この発明の他の実施例の構成を示す回路図。

【図２２】従来技術に関する半導体チップ内における出
力回路の構成を示す第１の回路図。

【図２３】従来技術に関するＬＳＩチップの例を示すパ
ターン平面図。

【図２４】従来技術に関するプログラマブルロジックデ
バイスの構成を示すパターン平面図。

【図２５】従来技術に関する半導体チップ内における出
力回路の構成を示す第２の回路図。

【符号の説明】

1…ボード、2 ，2-1 ，2-2 …半導体チップ、 3…パッ
ド、 4…バッファ、4a，4b，4c…サブバッファ、 5…入
力バッファ、 6，6-1 ，6-2 …ラッチ型コントロール回
路、6a…ラッチ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 康規 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平４−160809（ＪＰ，Ａ) 特開 平４−95787（ＪＰ，Ａ) 特開 平２−122725（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 27/04

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 半導体チップ上の周囲に設置された外部
   接続用の複数のパッドと、 前記各パッドと前記半導体チップ内部とを接続する信号
   経路の途中にそれぞれ設けられ、互いに並列接続された
   複数のサブバッファを有する複数のサブバッファ回路
   と、 前記各サブバッファ回路から導出され、前記サブバッフ
   ァの動作を制御するための制御端子と、前記半導体チップ上に前記複数のサブバッファ回路に沿
   って配置され、前記各サブバッファ回路の 前記制御端子
   がそれぞれ接続され、前記各サブバッファの動作を制御
   するデータを保持する直列接続された複数のラッチ回路
   を有するラッチ型コントロール回路とを具備することを
   特徴とするバッファ回路装置。
2. 【請求項２】 前記ラッチ型コントロール回路は、一端
   部にクロック信号を入力するためのクロック入力端子
   と、データを入力するためのデータ入力端子とを有する
   シフトレジスタ構造であることを特徴とする請求項１記
   載のバッファ回路装置。
3. 【請求項３】 前記サブバッファの動作を制御する前記
   データは、メモリに設定され、このメモリに設定された
   データと、前記ラッチ型コントロール回路に保持された
   データの一方を選択するセレクタをさらに具備すること
   を特徴とした請求項１または２いずれかに記載のバッフ
   ァ回路装置。
4. 【請求項４】 前記ラッチ型コントロール回路はセット
   端子あるいはリセット端子を有することを特徴とした請
   求項１または２いずれかに記載のバッファ回路装置。
5. 【請求項５】 前記複数個互いに並列接続されるサブバ
   ッファはそれぞれ任意のサイズに設定可能なトランジス
   タを含むことを特徴とした請求項１または２いずれかに
   記載のバッファ回路装置。
6. 【請求項６】 前記並列接続された複数のサブバッファ
   は、出力スルーレートが変更可能であることを特徴とし
   た請求項１または２いずれかに記載のバッファ回路装
   置。
7. 【請求項７】 前記サブバッファ回路及びラッチ型コン
   トロール回路をあらかじめ独立したセルとして準備して
   おき、マスタースライスにより任意に所望の回路が構成
   されることを特徴とする請求項１または２いずれかに記
   載のバッファ回路装置。
8. 【請求項８】 半導体チップ上の周囲に設置された外部
   接続用の複数のパッドと、 前記各パッドと前記半導体チップ内部とを接続する信号
   経路の途中にそれぞれ設けられ、互いに並列接続された
   複数のサブバッファを有する複数のサブバッファ回路
   と、 前記各サブバッファ回路から導出され、前記サブバッフ
   ァの動作を制御するための制御端子と、 前記半導体チップ上に前記複数のサブバッファ回路に沿
   って配置され、前記各サブバッファ回路の前記制御端子
   がそれぞれ接続され、前記各サブバッファの動作を制御
   するデータを保持する直列接続された複数のラッチ回路
   を有するラッチ型コントロール回路とを具備し、 前記ラッチ型コントロール回路はクロック信号に同期し
   て動作するシフトレジスタ構造であり、一端部に前記ク
   ロック信号が入力されるクロック入力端子と、前記クロ
   ック信号に同期してデータを入力するためのデータ入力
   端子とを有し、他端部に前記データを出力するデータ出
   力端子を有し、前記データ出力端子は前記半導体チップ
   以外で前記半導体チップと同等のバッファ回路機能を有
   する半導体チップのデータ入力端子にシリアルに接続す
   るための信号拡張用端子であることを特徴とするバッフ
   ァ回路装置。