KR100337407B1

KR100337407B1 - Lsi논리회로의배선레이아웃방법

Info

Publication number: KR100337407B1
Application number: KR1019970054014A
Authority: KR
Inventors: 히로후미 다도꼬로; 겐지 아라이
Original assignee: 사와무라 시코; 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 1996-12-27
Filing date: 1997-10-21
Publication date: 2002-07-18
Also published as: US6080206A; KR19980063534A; JPH10189746A; CN1186280A

Abstract

소정의 신호에 대한 스큐값과 소정의 신호에서의 지연을 최소한도로 감소시킬수 있는, 배선 레이아웃 방법을 실현하기 위하여, CAD 시스템에서 사용되는 배선 레이아웃을 위한 영역이 복수의 서브영역들로 나누어 지고 각각의 서브영역들내의 소정의 신호에 전용되는 배선 영역들이 설정되어 진다. 각각의 서브영역들내의 드라이버의 단수가 설정되고 상기 영역은 동일한 드라이버 단수를 갖는 가상의 서브영역들로서의 인접 서브영역들로 확대된다. 따라서, 서브영역들사이의 배선 레이아웃이 설정된다.

Description

ＬＳＩ 논리 회로의 배선 레이아웃 방법{METHOD OF LAYING OUT INTERCONNECTIONS EMPLOYED IN THE LSI LOGIC CIRCUIT}

본 발명은, LSI 설계를 위하여 사용되는 배선과 회로소자들의 배치와 같은 레이아웃을 결정하는데 사용되는 CAD (Computer Aided Design) 를 사용하는 LSI 논리 회로의 설계 방법, 특히 LSI 논리 회로에 사용되는 배선의 레이아웃 방법에 관한 것이다.

다양한 논리 소자들로 예를 들면 플립-플롭들과 인버터들 등으로 구성되는 LSI 논리 회로를 CAD 시스템을 사용하여 설계시 다양한 문제점들이 발생된다. 예를 들면, 클럭 신호에 동기화되어 동작되는 논리 소자들 각각은 상기 클럭 신호가 신호지연에 있어서의 다양성에 기인하여 전개되어진 클럭 스큐없이 ( 또는 허용범위내에서) 각각의 논리 소자들에 전송되도록 설정되어야만 한다. 이런 경우에, 외부로부터 LSI 논리 회로에 입력된 클런 신호를 클럭 신호에 동기화되어 동작되는 각 논리 소자로 전송하기 위하여 사용되는 각 클럭 배선의 배선 용량과, 각 클럭 배선의 배선 저항에 기인하여 전개되어지는 클럭 스큐가 특히 문제점을 제공한다.

따라서, 배선 레이아웃을 위한 다양한 방법들이 현재까지 사용되어 왔다. 도 18 ∼ 도 21 까지는 각각 현재까지 사용되어 왔던 배선 레이아웃 방법들을 보여주고 있다. 덧붙여, 도 18 ∼ 도 21 까지는 게이트 어레이 LSI 로 각각 구성된 LSI 논리 회로들로서 나타나 있다.

도 18 과 도 19 는 "트렁크 시스템"이라 불리는 배선 레이아웃 방법을 각각 도시하고 있다. 도 18 과 도 19 에서, 클럭 신호에 전용된 배선 (4) (하기에는 "트렁크"라 불림) 은 LSI 논리 회로 (1) 에 대한 LSI 칩 둘레에 위치한 입/출력 소자 영역 (3) 에 의해 둘러싸인 (논리 회로가 구성되어 있는) 코아 영역 (2) 의 중앙에 대체로 배치되어 있다. 도 18 에서, 외부로부터 입력된 클럭 신호는 입/출력 소자 영역 (3) 내에 형성된 드라이브 소자 (5-1) 또는 (5-2) (하기에는 "드라이버"라 불림) 를 통하여 트렁크 (4) 에 전송된다. 만약 클럭 신호가 이런 경우에 드라이버들 (5-1) 과 (5-2) 양쪽 모두로부터 메인 트렁크 (4) 로 전송된다면, 클럭 신호가 트렁크 (4) 의 어떤 위치로부터 취해지거나 선택되어진다하여도 신호 지연 및 클럭 스큐가 감소될 수 있다. 도 19 에서, 드라이버들 (8-1) ∼ (8-4) 은 코아 영역내에 설비되어 지고 다양한 메인 트렁크 (4) 의 위치들로부터 메인 트렁크 (4) 로 클럭 신호가 전송된다. 도 19 에 나타난 방법에서, 신호 지연 및 클럭 스큐는 드라이버들 (8-1) ∼ (8-4) 까지를 그들사이에 밸런스가 잘 되도록 배치함으로써 감소될 수 있다. 그렇게 함으로써, 트렁크 (4) 로부터 지분된 서브트렁크 배선 (6) 을 통하여 각각의 논리 소자들 (7) 에 클럭 신호가 전송될 수 있다.

도 20 과 21 은 "트리 시스템들"이라 불리는 시스템들을 각각 보여주고 있다. 도 20 은 H-타입 트리 시스템을 도시하고 있다. 도 20 에서, H-타입 배선 (51) 은 외부로부터 입력된 클럭 신호를 안에서 수신하는 메인 드라이버 (11) 로부터 결정되어 진다. 이 때, 메인 드라이버 (11) 는 H-타입 배선 (51) 의 중앙에 대체로 위치되어 있다. 클럭 신호는 상기 배선 (51) 의 선단 (leading ends) 에 설비된 드라이버들 (12-1) ∼ (12-4) 을 통하여 H-타입 배선들 (52) ∼ (55) 각각으로 전송되어 진다. 그리하여, 상기 H-타입 배선들 (52) ∼ (55) 의 선단에 배치되는 각각의 논리 소자들과, 메인 드라이버 (11) 가 배선 길이 및 드라이버 단수에 있어서 서로 동일하도록 할 수 있다. 도 21 을 참조하면, 다음 드라이버들 (14-1) ∼ (14-4) 은, 메인 드라이버 (13) 에서 관찰했을 때, 메인 드라이버 (13) 를 중심으로 마름모꼴을 형성하는 변들 각각의 중앙에 대체로 배치되어 있다. 메인 드라이버 (13) 와 각각의 드라이버들 (14-1) ∼ (14-4) 은 배선 (61) 에 의하여 서로 전기적으로 각각 연결되어 있다. 만약 필요하다면, 예를 들면, 드라이버 (14-4) 가 중심으로서 마름모꼴이 형성되고 상기 기재된 동일 과정이 실행된다. 그 후에, 상기 드라이버 (14-4) 와 다음 드라이버들 (15-1) ∼ (15-3) 이 배선 (62) 에 의하여 서로 전기적으로 각각 연결된다. 메인 드라이버 (11) 또는 (13) 과 각각의 논리 소자들 사이의 배선 길이들 및 드라이버 단수들이 그렇게 함으로써 균등하게 설정될 수 있기 때문에, 신호 지연 및 클럭 스큐가 감소될 수 있다.

그런데, 상기에-기재된 방법들은 각각 다음의 문제점들을 가지고 있다. 도 22 와 도 23 은 상기 문제점들을 설명하기 위한 도들이다.

예를 들면, "매크로 셀"이라 불리는 구성들 (20-1) 과 (20-2) 이 도 22 의 코아 영역 (2) 내에 배치되어 있는 경우들이 있을 수도 있다. 매크로 셀들 각각은 미리 설계되어 컴퓨터에 등록된 회로 구성이고 메모리 또는 CPU 와 같은 것이다. 대형 매크로 셀들 (20-1) 과 (20-2) 이 배치되어 있으므로, 그들은 도 22 에서 코아 영역을 광범위하게 점유한다. 따라서,상기 트렁크 (4) 는 설정될 수 없고 상기 트리를 구성하기 위한 영역은 도 22 에 나타난 L 형의 변형된 형상, 예를 들면, 사다리꼴 형상을 형성한다. 따라서, 상당한 제한들이 배선 레이아웃에 가해지게 된다.

도 23 을 참조하면, 매크로 셀 (20-3) 이 입/출력 소자 영역 (3) 으로부터 떨어져 배치되어야만 할 때 작은 영역 (21) 이 매크로 셀 (20-3) 과 입/출력 소자 영역 (3) 사이에 형성된다. 다른 논리 소자들과 동기화되어 있는 클럭 신호를 수신하기 위한 논리 소자들이 상기 영역 (21) 내에 배치되어야만 할 때, 비록 상기 트렁크와 트리 시스템들이 사용된다할지라도 매크로 셀 (20-3) 을 우회하는 배선을 설비하는 것이 결국 필요하게 된다.

따라서 상기 문제점들을 돌이켜보면, 소정의 신호와 동기화되어 동작되는 각 논리 소자들이, 매크로 셀들과 같은 구성들이 임의의 형태로 배치된다고 할지라도, 용이하게 배치되고 배선되게 하고, 배선 지연과 클럭 스큐를 최소한도로 감소시키는 것이 본원 발명의 목적이다.

도 1 은 본 발명의 하나의 실시예를 보여주는 배선 레이아웃을 설명하기 위한 순서도.

도 2 는 본 발명의 실시예에서 사용되는 LSI 논리 회로의 칩에 대한 플로어 플랜을 보여주는 도면.

도 3 은 도 2 에 나타난 플로어 플랜에 의해 영역이 나누어진 서브 영역들내에서 클럭 그리드의 설정을 설명하기 위한 도면.

도 4 는 도 3 의 부분 확대도.

도 5 는 본 발명의 실시예에서 사용되는 서브영역들간의 배선 레이아웃을 도시하는 도면.

도 6 은 본 발명의 실시예에서 사용되는 서브영역들간의 배선을 위하여 사용되는 드라이버들을 설정하기 위한 과정을 설명하기 위한 도면.

도 7 은 본 발명의 응용예에서 사용되는 서브영역들내의 메인 드라이버들을 설정하는 것을 설명하기 위한 도면.

도 8 은 본 발명의 또 하나의 응용예에서 사용되는 H-타입 클럭 트리 시스템이 적용되는 배선 레이아웃을 설명하기 위한 도면.

도 9 는 본 발명의 H-타입 클럭 트리 시스템의 개선점을 설명하기 위한, 종래 방법에 의해 제작된 또 하나의 H-타입 클럭 트리를 보여주는 도면.

도 10 은 본 발명의 H-타입 클럭 트리 시스템의 개선점을 설명하기 위한, 상기 종래 방법에 의해 제작된 또 하나의 H-타입 클럭 트리 시스템을 도시하는 도면.

도 11 은 본 발명의 개선된 H-타입 클럭 트리 시스템에 기초한 배선 레이아웃을 설명하기 위한 도면.

도 12 는 본 발명의 개선된 H-타입 클럭 트리 시스템에 기초한 배선 레이아웃에 따라 제작된 클럭 트리를 보여주는 도면.

도 13 은 본 발명의 개선된 H-타입 클럭 트리 시스템에 기초한 배선 레이아웃의 또 하나의 예를 설명하기 위한 도면.

도 14 는 본 발명의 개선된 H-타입 클럭 트리 시스템에 기초한 배선 레이아웃의 또 하나의 예에 의하여 생성된 클럭 트리를 보여주는 도면.

도 15 는 본 발명의 개선된 H-타입 클럭 트리 시스템에 기초한 배선 레이아웃의 응용예에 따라 만들 수 있는 클럭 트리를 도시하는 도면.

도 16 은 본 발명의 개선된 H-타입 클럭 트리 시스템의 배선 레이아웃의 상기 응용예에 따라 만들 수 있는 또 하나의 클럭 트리를 묘사하는 도면.

도 17 은 본 발명의 배선 레이아웃을 실현하기 위한 시스템의 개략도.

도 18 은 종래의 배선 레이아웃 방법들중의 하나에 상응하는 트렁크 시스템 (trunk system) 을 설명하기 위한 도면.

도 19 는 종래의 배선 레이아웃 방법들중의 하나에 상응하는 상기 트렁크 시스템을 설명하기 위한 또 하나의 도면.

도 20 은 종래의 배선 레이아웃 방법들중의 하나에 상응하는 H-타입 트리 시스템을 설명하기 위한 도면.

도 21 은 종래의 배선 레이아웃 방법들중의 하나에 상응하는 마름모꼴 트리 시스템을 설명하기 위한 도면.

도 22 는 종래의 배선 레이아웃 방법의 문제점을 설명하기 위한 도면.

도 23 은 종래의 배선 레이아웃 방법의 상기 문제점을 설명하기 위한 또 하나의 도면.

* 도면의 주요부분에 대한 부호 설명 *

1 : LSI 논리 회로 2 : 코아 영역

3 : 입/출력 소자 영역 120 : 매크로 셀

130-1∼130-6 : 횡방향 배선 레이아웃 영역들

140-1∼140-6 : 종방향 배선 레이아웃 영역들

본원 발명의 하나의 태양에 따르면, 상기 기재된 목적을 달성하기 위하여, LSI 칩의 미리 설정된 영역내에, 하나 이상의 드라이브 소자들을 통하여 하나 이상의 소정의 신호에 동기화되어 동작되며 복수의 논리 소자들을 가지고 있는 LSI 논리 회로에서 사용되는 배선 레이아웃 방법이 설비되어 있고, 상기 방법은 다음의 단계들로 구성되어 있다:

상기 영역을 복수의 서브 영역들로 나누는 단계와,

상기 영역내에서 상기 신호의 전달을 위해 사용되는 배선 영역들을 설정하는 단계와,

개개의 서브 영역들내에서, 상기 각각의 서브 영역들에 상기 신호를 입력하는 것과 상기 신호를 상기 영역내의 논리 소자들에 전달하는 것사이에 개재되는 드라이브 소자들의 수와 상기 드라이브 소자들의 레이아웃을 설정하기 위한 단계와,

설정된 각각의 서브 영역들내에서 드라이브 소자들의 배선과 드라이브 소자들의 수에 관한 정보에 기초하여, 각각의 인접 서브 영역들사이의 신호들의 전송을 위한 드라이브 소자들의 레이아웃을 설정하고 설정된 배선 영역들을 사용하는 드라이브 소자들사이의 배선을 위한 단계 및,

개개의 서브 영역들내의 각각의 드라이브 소자들의 배치와 설정된 배선 영역들을 사용하는 드라이브 소자들사이의 배선을 설정하는 단계.

본원 발명의 또 하나의 태양에 따르면, 개개의 서브 영역들내의 드라이브 소자들의 배치와 드라이브 소자들간의 배선이 H-타입 클럭 트리를 사용하여 수행되는 배선 레이아웃 방법이 설비되어 있다.

본원 발명의 부가적 태양에 따르면, 배선 레이아웃 방법은 다음의 단계들을 더욱 더 포함한다:

종방향 또는 횡방향으로 으로 분할가능한 대략 정방형 영역내에서 H-타입 클럭 트리를 구성하는 단계와,

상기 구성된 H-타입 클럭 트리의 메인 드라이브 소자들을 포함하는 분할된 영역만을 선택하는 단계.

본원 발명의 더욱 부가적인 태양에 따르면, 기준 전위 공급선 영역을 소정의 신호를 전달하기 위해 사용되는 배선 영역들과 정렬 (aligning) 시키고 상기 기준 전위 공급선 영역을 상기 배선 영역들의 배치를 위한 배선층과 상이한 배선층에두도록 하는 단계를 더욱 더 포함하는 배선 레이아웃 방법이 설비되어 있다.

본원 발명의 더욱 부가적인 태양에 따르면, 소정의 신호 전달을 위해 사용되는 상기 배선 영역들이 설정된 뒤에, 상기 배선 영역들의 근접에서 배선된 다른 신호 배선들이 상기 배선 영역들로부터 소정의 간격만큼 떨어져 있도록 설정하는 단계를 더욱 더 포함하는 배선 레이아웃 방법이 설비되어 있다.

본원 응용예의 다양한 발명들의 전형적인 것들이 간단히 소개되었다. 그런데, 본원 응용예의 상기 다양한 발명들과 이런 발명들의 특징적 구성들은 다음 기재를 통하여 이해될 수 있을 것이다.

명세서가 발명으로 간주되는 요지를 특별히 지적하고 분명하게 청구하는 특허청구범위들로 끝맺고 있지만, 본 발명의 목적과 특징 및 그의 부가적 목적과 특징 및, 장점은 동봉되는 도면들과 연관된 다음 기재로부터 더 이해될 것이다.

본 발명의 바람직한 실시예들이 동봉 도면들을 참조하여 자세히 하기에 기재될 것이다. 도 1 은 본 발명이 CAD 시스템 장치에 적용될 때 배선 레이아웃 처리의 과정을 설명하는 순서도이다. 본 실시예에서, 각각의 논리 소자들에 의하여 동기화되는 신호들은 클럭 신호들로서 설명될 것이다.

이제, 단계 S0 에서, 논리 회로에 대한 배선 레이아웃을 설계하는 것에 대한 필요가 생겨났음을 고려하라. 이 때, 레이아웃 설계를 위하여 필요한 정보는 미리 입력되어 진다. 상기 정보는, 예를 들면, 복수의 논리 소자들 또는 매크로 셀들 등과 같은 것들사이의 전기적 접속에 대한 제한들과 같은 접속 정보와, 논리 회로가 다층 배선 구조를 갖는 가에 대한 결정에 관한 정보와, 배선 경로가 어느 층에 설정되어야 하는 가를 결정하는 것에 관한 정보와, 하층의 어느 위치에 배선 영역이 배치되어야 하는 가에 관한 정보와, 얼마나 많은 클럭 신호들이 사용되어야만 하는 가에 관한 정보와, 필요한 배선의 접속경로를 설정하는데 사용되는 방법 (트리 시스템 또는 트렁크 시스템), 등을 포함한다. 부언하여, 이런 정보들은 반드시 그들의 입력을 단계 S0 에서 필요로 하는 것은 아니다. 그들은 모든 그러한 경우들에 있어서 필요로 될 때 입력될 수도 있다.

다음으로, 플로어 플랜에 관한 정보가 단계 S1 에 입력된다. 상기 플로어 플랜은 논리 회로의 칩상에서 매크로 셀들 또는 다른 논리 블록들을 그 각각마다 어떻게 배치하는 가를 결정하는 단계이다.

여기에서 입력된 플로어 플랜의 설계는 이제 도 2 를 사용하여 설명되어질 것이다. 도 2 는 게이트 어레이 LSI (1) 의 칩 표면에 대한 플로어 플랜의 예를 보여주고 있다. 도 2 에서, 상기 플로어 플랜은, 입/출력 소자 레이아웃 영역 (3) 에 의하여 둘러싸여 있는, 배선 레이아웃의 대상영역에 상응하는 코아 영역 (2) 에 대하여 설계되어 있다. 참조 숫자 (120) 는 매크로 셀을 나타낸다. 매크로 셀 (120) 이 배치된 영역이외의 코아 영역은 스탠다드 셀들을 사용하여 설계되는 논리 구성이 배치되어 있는 영역에 상응한다. 이 영역은 서브 영역들에 상응하는 사각형 영역들 #1 ∼ #6 로 나누어진다. 도 2 에서, 상기 영역 분할은, 예를 들면 시리얼-패럴렐 변환 회로가 설계되는 영역과 디코더가 설계되어지는 영역의 경우에서와 같은 매 회로 구성들마다 사각형 영역들을 설계하기 위하여 수행된다. 이 영역 분할은 매 더 작은 회로 구성들마다에서 나누어서수행되어 질 수도 있다. 그런데, 상기 사각형 영역들의 설정은, 계속되는 과정에서, 상기 영역내에서 H-트리 시스템 등을 사용하여 배선이 레이아웃될 때 적당하다. 도 2 에서, 약간의 간격들이 상기 각각의 영역들 #1 ∼ #6 사이에 형성되어 있다. 그렇지만, 상기 영역이 각각의 영역들로 나누어져서 그들이 서로 인접하게 되더라도 아무런 문제가 발생하지 않는다. 상기 영역들 사이의 간격들의 형성에 의하여, 후에 설명되어질 각각의 인접 영역들간의 클럭 신호들의 공급을 위하여 사용되는 드라이버들을 배치하기 위한 영역들로서 상기 간격들이 확보될 수 있는 효과가 발생될 수 있다. 그들사이의 상기 간격들의 비형성에 의하여, 상기 인접 영역들간의 상기 클럭 신호들의 공급을 위하여 사용되는 상기 드라이버들은 상기 인접 영역들중의 임의의 영역에 설정된다. 그런데, 상기 코아 영역이 더욱 더 효과적으로 사용될 수 있는 효과가 발생될 수도 있다.

다음으로 단계 S2 에서 클럭 그리드들이 설정되어 진다. 본 실시예에서, 상기 클럭 그리드들은 클럭 신호들을 논리 회로를 구성하는 각각의 논리 소자들로 전달하기 위한 전용 배선 영역들을 나타낸다.

상기 클럭 그리드들의 설정은 도 3 과 도 4 를 참조하여 설명되어질 것이다. 도 3 은 도 2 에 나타난 영역 #1 을 도시하는 도로서 나타난다. 본 실시예에 적용되는 논리 회로에서, 금속층들이 단계 S0 에서 4-층 구조하에 제 3 및 제 4 의 층들에 설비되어 있고 이런 층들은 상기 각각의 논리 소자들간의 전기적 접속들을 제공하기 위한 배선 전용 층들로서 설정되어진다는 것을 이제 고려하라. 따라서, 수평 방향으로 배치되어 있는 배선 레이아웃 영역들 (130-1) ∼ (130-6) 이상기 제 3 층들에 상응하는 금속층들로서 형성될 것이고 수직 방향으로 배치되어 있는 배선 레이아웃 영역들 (140-1) ∼ (140-6) 은 상기 제 4 층들에 상응하는 금속층들로서 형성될 것이다. 덧붙여, 작은 사각형들의 형태로 도시된 것들은 기판 또는 기판내의 우물 영역과 접지 전위 또는 전원 전위사이의 접촉을 이루는 접촉부들을 각각 나타내고 있다. 이제, 클럭들에 전용되는 배선을 배치하기 위한 영역들이 설정된다. 도 3 에서, h1 ∼ h4 로 표시된 배선 영역들 (130-2), (130-3), (130-5) 및 (130-6) 과 v1 ∼ v4 로 표시된 배선 영역들 (140-1), (140-3), (140-5) 및 (140-6) 은 클럭 신호들을 위한 배선 전용 영역들로서 수평방향과 수직방향으로 각각 설정되어 진다.

도 4 는 도 3 에 나타난 점선으로 표시된 부분 (145) 의 확대도이다. 단계 S0 에서 입력된 배선의 배치정보에 따라서, 횡방향으로 배치되어 있는 배선 영역들 (130-1) 과 (130-2) 은 단위 셀들 (137) 의 중앙을 대략적으로 횡으로 가로지르는 위치들에 각각 배치되어 있는 반면에, 종방향으로 배치되어 있는 배선 영역들 (140-1) ∼ (140-3) 은 접촉부들 (135) 을 통과하는 위치들에 각각 배치되어 있다. 이들중에서, 상기 배선 영역들 (130-2), (140-1) 과 (140-3) 은 클럭 배선 전용 영역들로서 설정되고 다른 배선 영역들 (130-1) 과 (140-2) 은, 예를 들면 논리 소자들간의 접속들을 제공하기 위한 다른 배선 영역들 또는 배선으로 사용되지 않는 영역들로서 설정되어 진다. 상기 설정된 정보는 후에 계속되는 배선에 따라서 사용되어질 정보로서 저장된다. 상기 단위 셀들을 사용하는 상기 논리 소자들을 설계하기 위한 조건들이 상부 층 (제 3 또는 제 4 층) 에 배선을 가지고 있지 않은 영역들에 설정된다는 것을 이제 고려하라. 만약 클럭 신호들 등에 전용되는 상기 배선 영역들이 이런 경우에 미리 설정된다면, 각각의 논리 소자들에 가장 가까운 거리에 상응하는 클럭 배선 경로는 단위 셀 각각의 배치에 의해 영향을 받지 않고서 자유롭게 설정될 수 있다. 비록 하나의 영역 #1 이 본 실시예에서 기재되었을 지라도, 클럭 배선 경로는 상기 영역들 #2 ∼ #6 각각의 경우에서도 유사하게 설정될 수도 있다. 또한, 상기 클럭 배선 전용 영역들은 상기 기재된 코아 영역 (2) 전체로서 설정될 수도 있다. 이때, 상기 기재된 설정은 상기 매크로 셀 배치 영역에 적용될 수 없다. 따라서, 이것은 매크로 셀 배치 영역내의 각 클럭 그리드 설정 정보를 적용불가하게 하거나 그것을 삭제함으로써 대응가능하다.

다음으로, 단계 S2 에 설정된 각 클럭 배선 영역의 속성은 단계 S3 에 설정되어 진다. 이때, 속성이라는 용어는 본 실시예에서 클럭 신호들로서 두 개의 독립된 클럭 신호들이 공급될 때 두 개의 독립된 클럭 신호들중의 어느 하나의 타입을 나타낸다. 또한, 상기 속성은 상기 영역들 #1 ∼ #6 각각에 전기적 접속들을 공급하기 위하여 사용되는 클럭 배선을 위한 영역들 각각으로서 또는 상기 각각의 영역들 #1 ∼ #6 사이의 전기적 접속들을 공급하기 위하여 사용되는 클럭 배선을 위한 영역들 각각으로서 결정되어 진다. 상기 소정의 신호가 본 실시예에서 클럭 신호로서 사용될 때, 상기 속성은 신호의 타입으로서 정의될 수도 있다. 만약 상기 배선 영역들이 하나의 클럭 신호 C1 를 h1, h3, v1 및 v3 로 공급하기 위하여 사용되거나 도 3 의 각 영역내의 배선들을 연결하기 위한 클럭 신호로서 사용된다면, 상기 배선 영역들 (130-2), (130-5), (140-1) 및, (140-5) 은 상기 클럭 신호 C1 에 전용되는 영역들로서 또는 각 영역에서 영역들에 전용되는 클럭 배선으로 작용한다. 다른 한편으로는, 만약 배선 영역들이 클럭 신호 C2 를 h2, h4, v2 및, v4 로 공급하기 위하여 사용되거나 상기 영역들사이의 전기적 접속을 제공하기 위한 클럭 배선 전용 영역들로서 사용된다면, 상기 배선 영역들 (130-3), (130-6), (140-3) 및, (140-6) 은 상기 클럭 신호 C2 에 전용되는 영역으로서 또는 상기 영역들간의 전기적 접속들을 공급하기 위하여 사용되는 클럭 배선 전용 영역들로서 작용한다. 따라서, 만약 상기 속성이 설정되면, 속성이 다른 상기 클럭 신호들은 상기 클럭 신호들에 전용되는 배선 영역들상에서 서로 충돌하지 않는다. 복수의 클럭 신호들의 배선에 대한 자유도 (the degree of freedom) 를 더욱 더 개선하고 상기 클럭 신호들의 배선 설정을 쉽게 하는 것이 또한 가능하다.

다음으로, 각각의 영역들 #1 ∼ #6 내의 메인 드라이버들이 단계 S4 에서 설정되어 진다. 상기 메인 드라이버들은 상기 개개의 영역들 #1 ∼ #6 내에서 클럭 신호를 최초로 수신하는 드라이버들이다. 그런데, 상기 각각의 영역들 #1 ∼ #6 사이에 클럭 신호를 전달하기 위한 드라이버들이 그들의 상응하는 영역들내에서 설정될 때는, 그들은 상기 클럭 신호를 전달하기 위한 드라이버들을 제외하면 상기 클럭 신호를 최초로 수신하기 위한 드라이버들로서 취급된다. 도 5를 참조하면, 메인 드라이버 (111), 메인 드라이버 (112), 메인 드라이버 (113), 메인 드라이버 (114), 메인 드라이버 (115) 및, 메인 드라이버 (116) 들은 각각 영역들 #1, #2, #3, #4, #5 및, #6 에 설정되어 있다.

다음으로, 각각의 영역들 #1 ∼ #6 내의 드라이버의 단수가 단계 S5 에 설정되어 진다. 상기 드라이버들의 단수는, 상기 메인 드라이버들로부터 가장 멀리 떨어져 있는 논리 소자들에 상응하는, 클럭 신호에 동기화되어 동작되는 (예를 들면 플립-플롭들과 같은) 것들을 위하여 필요한 드라이버들의 단수에 상응한다. 상기 드라이버들의 단수는 메인 드라이버들을 포함하는 수와 일치한다. 상기 드라이버들의 단수는 개개의 영역들 #1 ∼ #6 의 크기와 클럭 신호에 동기화되어 동작되는 예를 들면 플립-플롭들과 같은 논리 소자들의 수에 기초하여 설정되어 진다. 상기 본 실시예에서, 상기 드라이버 단수는 영역 #1 에서 3 으로 설정되고, 상기 드라이버 단수는 영역 # 2 에서는 2 로 설정되고, 상기 드라이버 단수는 영역 #3 에서는 2 로 설정되고, 상기 드라이버 단수는 영역 #4 에서는 2 로 설정되고, 상기 드라이버 단수는 영역 #5 에서는 2 로 설정되고, 상기 드라이버 단수는 영역 #6 에서는 3 으로 설정된다. 인접 영역들간의 드라이버 단수의 차이는 0 또는 1 정도로 설정되는 것이 바람직 할 수도 있다. 나중에 기재될 본 발명에 따른 방법이 사용될 때, 앞에서 언급된 단계 S0 에 있어서의 상기 영역 분할이, 개개의 영역들내의 상기 드라이버들의 단수가 어떤 수에 상응하는 가를 고려하면서, 수행되는 것이 더욱 바람직 할 수도 있다.

다음으로, 상기 개개의 영역들 #1 ∼ #6 간의 클럭 트리가 단계 S6 에 설정되어 진다. 상기 클럭 트리를 설정하는 방법은 도 6 과 관련하여 설명될 것이다.

도 6(a) 에 나타난 것처럼, 서로 드라이버 단수가 동일한 것들이 도 6(a) 에 나타난 인접 영역들로부터 우선 나타난다. 상기 인접한 두 개의 영역들은 하나의 가상 영역으로 정의될 것이다. 예를 들면, 드라이버 단수가 2 인 상기 영역들 #2 와 #3 은 하나의 가상 영역 (151) 으로 정의될 것이다. 또한, 드라이버 단수가 2 인 상기 영역들 #4 와 #5 은 하나의 가상 영역 (152) 으로 정의될 것이다. 상기 영역들간의 전기적 접속들을 제공하기 위하여 사용되는 드라이버들 (161) 와 (162) 은 상기 방법으로 영역-설정된 상기 영역들 (151) 과 (152) 에 각각 설정되어 진다. 상기 드라이버들 (161) 과 (162) 은 상기 가상 영역들 (151) 과 (152) 을 형성하는 두 개의 영역들간의 경계에 또는 그의 근방에 각각 배치되어 있다. 만약 그들이 이런 식으로 배치되어 있다면, 그들은 (예를 들면, 상기 가상 영역 (151) 내의 영역들 #2 와 #3 에 상응하는) 인접하는 개개의 영역들 내에서 균등 위치를 취한다. 상기 가상 영역들 (151) 과 (152) 내의 드라이버들의 단수에 관하여 살펴보면, 상기 가상 영역들을 구성하고 있는 영역들내의 상기 드라이버들의 단수들은 (상기 영역들 #2 ∼ #5 은 본 실시예에서 2 단으로 설정되어 있다) 드라이버들 (161) 과 (162) 에 증가된 수를 포함하고 있다. 따라서, 가상 영역들 (151) 과 (152) 내의 상기 드라이버들의 단수들은 둘 다 3 으로 고려될 수 있다. 상기 인접 영역들이 드라이버 단수에 있어 서로 다를 때는, 드라이버의 단들이 낮은 수로 설정된 영역내의 드라이버들의 단수는 증가되어 인접 영역들이 드라이버 단수에 있어 서로 동일하도록 할 수도 있다.

또한, 위에서 언급된 같은 방식으로 도 6 에 나타난 가상 영역들을 형성하기 위하여, 인접 영역들내에서 드라이버 단수가 동일한 것들이 가상 영역 (151), 가상 영역 (152) 및, 나머지 영역들 #1 과 #6 에서 발견되어 진다. 예를 들면, 드라이버 단수가 3 인 영역 #1 과 가상 영역 (151) 은 하나의 가상 영역 (153) 으로 정의되고, 드라이버 단수가 3 인 영역 #6 과 가상 영역 (152) 은 하나의 가상 영역 (154) 으로 정의되어 진다. 상기 영역들간의 전기적 접속들을 제공하기 위하여 사용되는 드라이버들 (163) 과 (164) 은 이런 식으로 영역-설정된 상기 영역들 (153) 과 (154) 에 각각 설정되어 진다. 상기 드라이버들 (163) 과 (164) 은 상기 가상 영역들 (153) 과 (154) 을 형성하는 두 개의 영역들간의 경계에 또는 그것의 근방에 각각 배치되어 있다. 상기 가상 영역들 (153) 과 (154) 내의 드라이버들의 단수들에 관하여 살펴보면, 상기 가상 영역들을 구성하는 영역들내의 드라이버들의 단수들은 (상기 가상 영역들 (151), (152) 및, 영역들 #1 ∼ #6 은 본 실시예에서 각각 3 단으로 설정되어 있다) 상기 드라이버들 (163) 과 (164) 에 의하여 증가된 수를 포함한다. 따라서, 가상 영역들 (153) 과 (154) 내의 드라이버들의 단수들은 둘 다 4 로 고려될 수 있다. 상기 영역들이 이런 식으로 확대된 후에 만약 나머지 두 개의 영역들내의 드라이버들의 단수들이 서로 동일하다면, 드라이버 (165) 는 상기 두 개의 영역들간의 경계에 또는 그것들의 근방에 배치되어 있다. 이 드라이버 (165) 는 매크로 셀을 제외한 코아 영역내에 외부로부터 클럭 신호를 최초로 공급받는 드라이버로서 설정되어 진다. 영역들이 확대된 후에 상기 두 개의 영역들내의 드라이버들의 단수들이 서로 다를 때, 위에서 언급된 것처럼, 드라이버의 단이 작은 수를 갖는 영역들만에드라이버들이 첨가될 수도 있다. 따라서, 영역들의 확대후에 최종적으로 남겨진 영역들간의 드라이버 단수의 차이는 그러한 영역들을 확대할 때 없거나 (또는 1 단 정도에 도달하도록) 설정되어 진다.

상기 드라이버들 (161) ∼ (165) 이 이런 방식으로 배치될 수 있으므로, 개개의 영역들 #1 ∼ #6 사이의 클럭 트리는 도 5 에 나타난 것처럼 구성될 수 있다. 즉, 드라이버 (165) 는 외부로부터 클럭 신호를 수신하고 배선 (171) 을 통하여 그것을 다음 드라이버들 (163) 과 (164) 에 전달한다. 드라이버 (163) 는 클럭 신호를 배선 (172) 을 통하여 드라이버들 (111) 과 (161) 에 전달한다. 또한, 드라이버 (161) 는 클럭 신호를 드라이버들 (112) 과 (113) 에 배선 (173) 을 통하여 전달한다. 이와 유사하게, 드라이버 (164) 는 클럭 신호를 배선 (175) 을 통하여 드라이버들 (116) 과 (162) 에 전달한다. 또한, 드라이버 (162) 는 클럭 신호를 배선 (176) 을 통하여 드라이버들 (114) 와 (115) 에 전달한다. 따라서, 개개의 영역들 #1 ∼ #6 간의 단수 차이는 상기 영역들간의 클럭 트리의 생성에 의하여 조정될 수 있다. 그리하여, 드라이버 (165) 로부터 관찰되었을 때 개개의 영역들 #1 ∼ #6 내에서 메인 드라이버들로부터 가장 멀리 떨어져 있는 논리 소자들까지 뻗어 있는 드라이버들의 단수는 서로 동일할 수 있다. 덧붙여, 배선들 (171) ∼ (176) 은 단계 S2 및 단계 S3 에서 설정된 클럭 그리드 영역들을 사용하여 배선되어 있다. 이 배선 처리시에, 상기 배선들은 가장 가까운 거리로 기본적으로 설정되고 배선 지연 등을 고려하여 드라이버들간의 배선 길이들을 조정하면서 설정된다. 또한, 각 배선 길이가 지나치게 길때는, 다음의 조정이 행해진다. 드라이버들간의 각 배선의 최대 길이가 단계 S0 에서 미리 L 로서 먼저 입력되어 진다. 이 정보로부터 인접 드라이버들간의 배선 길이가 최대 길이 L 을 초과했음이 발견될 때, 드라이버 하나가 상기 드라이버들 사이에 부가적으로 더해진다. 따라서, 상기 배선 길이는 상기 최대 배선 길이 L 을 초과하지 않도록 설정되어 진다. 그렇게 함으로써 상기 인접 드라이버들은 그들사이의 배선 길이에 있어 더욱 더 균등하게 설정되어질 수 있다. 따라서, 배선 용량 또는 배선 저항에 의하여 나타나는 배선 지연은 감소될 수 있다. 그리하여, 매크로 셀 (120) 은 어떤 문제도 없이 배치될 수 있고 드라이버 단수는 쉽고 균등한 수로 설정될 수 있다.

다음으로, 개개의 영역들 #1 ∼ #6 내에서 셀들 및 플립-플롭들 등의 레이아웃에 관한 정보가 단계 S7 에 입력되어 진다. 상기 레이아웃 정보를 입력할 때, 소정의 셀들 또는 플립-플롭들은 단계 S1 의 플로어 플랜에 따라서 나누어진 서브 영역들내에 배치된다. 또한, 상기 레이아웃 정보는, 상기 셀들 또는 플립-플롭들이 단계들 S4 와 S6 에서 설정된 드라이버들의 배치가 고정되는 상태로 배치되도록 입력되어 진다. 클럭 배선에 전용된 상기 영역들이 상기에 언급된 것처럼 확보되어 있으므로, 상기 배치 정보의 입력에 따른 상기 셀들과 플립-플롭들의 배치 설정이 용이하다.

다음으로, 개개의 영역들 #1 ∼ #6 내의 클럭 트리들이 단계 S8 에 설정되어 진다. 개개의 영역들내의 상기 클럭 트리들은 종래의 방법에 따라서 설정될 수도 있다. 그런데, 사각형의 영역들이 확립되어 있으므로, H-타입 트리 시스템 또는 마름모형 트리 시스템이 쉽게 채용될 수 있다. 이때, 배선은 단계 S2 및 S3 에서 설정된 클럭 그리드 영역들을 사용하여 설치된다. 그렇게 함으로써, 상기 클럭 신호가 심지어는 개개의 영역들내에서 최소의 드라이버 단수와 최단 배선 길이하에서 클럭 신호에 동기화 되어 동작되는 상응하는 논리 소자들에 전달될 수 있다. 따라서, 상기 클럭 신호의 전달은 LSI 논리 회로 전체에 대하여 좋은 밸런스로 용이하게 수행될 수 있다.

다음으로, 잔여 배선 (예를 들면 비동기화된 논리 소자들간의 배선) 에 관한 정보가 단계 S9 에 입력되어 진다. 이 배선은 단계 S2 에서 설정된 상기 클럭 그리드 영역들이외의 배선 영역들을 사용하여 설치된다. 따라서, 상기 배선은 클럭 신호와의 충돌을 염려함이 없이 용이하게 설치될 수 있다. 상기 배선이 클럭 그리드들로서 설정되더라도, 상기 클럭 신호의 전달을 위하여 사용되지 않는 상기 클럭 그리드 영역들은 잔여 배선을 위한 영역들로서 사용될 수도 있다. 이제, 서브 영역들간의 상기 클럭 그리드 영역들이 남아 있게 될 수도 있다(그것들은 잔여 배선을 위한 영역들로서 사용되지 않을 것이다). 그렇게 함으로써, 서브 영역들간의 클럭 그리드들을 사용하는 상기 클럭 배선은, 다음 과정에 해당하는 단계 S10 에서 허용가능한 범위를 만족시키지 못하는 클럭 스큐 값에의 조정에 따라 용이하게 조정될 수 있다.

다음으로, 단계 S10 에서, 클럭 스큐가 존재하는 가를 검사하기 위하여 상기 클럭 신호를, 영역들 #1 ∼ #6 각각에서 클럭 신호에 동기화되어 동작되는 상응하는 논리 소자에 전달하는 상태를 위한 점검이 행해진다. 만약 LSI 논리 회로 (1) 전체의 작동이 문제점이 없는 범위내에서 (상기 클럭 스큐 값이 허용가능한 범위내에 속하게 된다) 수행된다면 어떤 클럭 스큐도 발생하지 않거나 클럭 스큐가 존재하더라도, 단계 S0 ∼ 단계 S9 를 통하여 설정된 클럭 트리들내에 어떤 문제점도 발생하지 않는다. 그리하여, 상기 클럭 신호에 대한 배선 레이아웃에 어떤 문제도 없이 루틴 절차가 종료되어 진다. 만약 어떤 문제가 발생한다면 (클럭 스큐 값이 상기 허용 범위밖에 속하게 되는 경우), 상기 루틴 절차는 단계 S6 로 되돌아 가고, 거기에서 상기 기재된 처리과정이 반복 수행되어지며 상기 클럭 스큐가 상기 허용 범위내로 속하도록 설정된다. 이때, 영역들 #1 ∼ #6 간의 클럭 트리들에 대한 배선 길이들은 단계 S6 에서 먼저 조정되어 상기 스큐값에 맞도록 조정되어 진다. 만약 인접 서브 영역들간의 각 클럭 그리드 영역이 상기 언급된 것처럼 남겨진다면, 상기 배선 길이들은 용이하게 조정될 수 있다. 상기 클럭 스큐 값이 이런 경우에서조차 허용 범위를 충족시키지 못할 때, 상기 배선 길이들은 영역들 #1 ∼ #6 간의 클럭 트리들을 위하여 사용되는 (본 실시예에서 드라이버들 (161) ∼ (165) 에 해당하는) 드라이버들의 레이아웃과 드라이버들간의 접속을 변경함으로써 조정되어진다. 기본적으로, 이것은 개개의 영역들 #1 ∼ #6 내의 클럭 트리들이 미리 보정된 지연 및 클럭 스큐 값이 데이터 베이스로서 구성되어 있다는 면에서 일반적이고, 개개의 영역들 #1 ∼ #6 내의 상기 클럭 트리들이 상기의 조정이 필요하지 않기 때문이다. 따라서, 클럭 스큐 값에 대한 조정이 LSI 논리 회로 (1) 전체에 대하여 고려되어질 필요가 없으므로, 그것의 조정은 또한 용이하게 행해질 수 있다.

다음으로, 동봉되는 도면들에 관련하여 본 발명의 실시예가 응용되는 예가 아래에 기재될 것이다. 도 7 과 도 8 은 본 응용예를 보여주고 있다. 도 7 은 LSI 논리 회로 (1) 에 대한 칩을 보여주는 도이다. 도 8 은 본 응용예에 의하여 제작되는 H-타입 클럭 트리들을 예시하는 도이다.

이제, 도 7 의 개개의 영역들내의 단계 S4 에서 설정된 메인 드라이버들중에서, 예를 들면, 제어 신호들에 반응하여 제어되는 출력들을 갖는 드라이버들이 필요하다는 것을 도 7 에서 고려하라. 도 7 의 영역들 #11 및 #16 내의 메인 드라이버들 (211) 및 (216) 은 제어 신호 CS1 에 의해 각각 제어되고, 영역 #18 내의 메인 드라이버 (218) 는 제어 신호 CS2 에 의해 제어되어진다. 또한, 다른 영역들 #12, #13, #14, #15 및, #17 은 그들의 상응하는 제어 신호들에 의하여 제어되지 않는 메인 드라이버들 (212), (213), (214), (215) 및, (217) 을 각각 포함한다. 본 발명에서 심지어 이런 경우에서조차, 만약 제어 신호들 CS1 및 CS2 의 전송을 위한 배선 영역들이 단계 S3 에서 단순하게 설정되고 (출력이 상기 제어 신호들의 각각에 의하여 제어되든 안하든) 메인 드라이버의 타입이 단계 S4 에 등록되어 있다면, 그런 경우는 용이하게 대응될 수 있다. 만약 단계 S3 에서 제어 신호들을 위한 배선 영역들을 설정하는 것이 불필요하다면, 클럭 그리드 영역들이외의 배선 영역들이 사용될 수도 있다.

독립된 클럭 신호들 C1 및 C2 이 도 8 에 나타난 것처럼 사용될 때, 각각의 클럭 그리드 영역의 속성은 단계 S3 에서 상기에 언급된 것처럼 설정될 수도 있다. 만약 이런 식으로 수행된다면, 상기 배선은 클럭 신호들 C1 및 C2 간의 어떤 충돌도 없이 용이하게 설정될 수 있다. 이제, 예를 들면, 상기 클럭 신호 C1 는 도 3 의 h1, h3, v1 및, v3 등을 통하여 전송되고, 상기 클럭 신호 C2 는 실시예에 나타난 것처럼 h2, h4, v2 및, v4 등을 통하여 전송되어 진다. 이때, h1 및 h3 에 의하여 표시된 배선 영역들 (130-2) 및 (130-5) 은 상기 클럭 신호 C1 를 공급받는 드라이버 (220) 로부터 드라이버들 (221) ∼ (224) 까지에 뻗어 있는 배선에 해당하는, 횡방향으로 뻗어있는 배선 (231) 으로서 사용되어지는 반면에, v1 및 v3 에 의하여 표시되는 배선 영역들 (140-1) ∼ (140-5) 은 종방향으로 뻗어있는 배선들 (232) 및 (233) 로 각각 사용되어 진다. 이와 유사하게, h2 및 h4 에 의하여 표시되는 배선 영역들 (130-3) 및 (130-6) 은 클럭 신호 C2 를 공급받는 드라이버 (240) 로부터 각각의 드라이버들 (241) ∼ (244) 까지에 뻗어있는 배선에 해당하는 횡방향으로 뻗어있는 배선 (251) 으로서 사용되어지는 반면에, v2 및 v4 에 의하여 표시되는 배선 영역들 (140-3) 및 (140-6) 은 종방향으로 뻗어있는 배선들 (252) 및 (253) 로 각각 사용되어 진다. 따라서, 단계 S3 에서의 속성의 설정은 독립된 클럭 신호들에 용이하게 대응가능하다.

도 9 ∼ 도 16 은 각각 H-타입 클럭 트리 시스템들의 개선예들을 보여주고 있다. 도 9 및 도 10 은 각각 이전에 사용되었던 H-타입 클럭 트리들에 대한 도들이다. 도 9 는 H-타입 클럭 트리 (311) 가 종방향 영역 (301) 내에 형성되어 있는 실시예를 보여주고 있다. 도 10 은 H-타입 클럭 트리 (312) 가 횡방향 영역 (302) 내에 형성되어 있는 실시예를 예시하고 있다. 논리 소자들은 도 9 에 나타나 있는 H-타입 배선의 선단들 (314) 및 도 10 에 나타나 있는 H-타입 배선의 선단들 (315) 에 각각 배치되어 있다. 통상의 H-타입 클럭 트리는 배선들이 H 의 형태로 서로 선대칭이 되도록 작성되어진다. 그리하여, 드라이버들의 수가 3 일지라도, 예를 들면 (H-타입 클럭 트리의 형태로 배선된 논리 소자들의 수가 8 일지라도), 도 9 및 도 10 에 나타난 것처럼 16 개의 논리 소자들에 상응하는 배선들이 작성되어 진다. 이것은 불필요한 배선들에 의하여 영역들 #1 ∼ #6 의 점유를 야기하며, 배선 부하에 있어서 증가를 초래할 것이다.

그리하여, 본 발명은 다음의 개선점을 예시할 것이다. 도 11 은 본 발명의 개선예를 예시하는 H-타입 클럭 트리의 작성을 설명하기 위한 도이다. 이제, 도 11 에서, 종단 길이가 y 이고 횡단 길이가 x (= 2y) 인 영역 (322) 과 같은 횡방향으로 긴 영역내에 H-타입 클럭 트리를 형성하고자 하는 것임을 고려하라. 우선, 상기 영역이 종단 길이와 횡단 길이가 x 인 정방형 영역 (320) 으로서 작성되어 H-타입 클럭 트리가 작성되어 진다. 즉, 영역 (321) 은 가상 영역으로서 설정되어 진다. 상기 영역 (320) 내에 작성된 H-타입 클럭 트리가 종래의 방법에 따라 형성되어 있으므로, 이것은 배선들이 H 형태로 서로 선대칭인 것이다. 다음으로, 상기 클럭 트리의 메인 드라이버 (323) 가 배치되어 있는 영역 (322) 만이 영역 (320) 으로부터 취해지거나 추출되어진다. 이 추출 과정은 영역 (321) 에 대한 배선 및 드라이버들의 정보를 삭제함으로써 수행될 수 있다. 이때, 경계상의 배선 (324) 에 관한 정보가 남아 있어야만 한다. 결과적으로, 3 개의 드라이버들을 가진 클럭 트리 (325) 가 도 12 에 나타난 것처럼 작성될 수 있다.

또한, 위와 유사한 과정이, 도 13 에 나타난 것처럼, 종단 길이가 y 이고 횡단 길이가 x (= 4y) 인 영역 (353) 과 같은 종방향으로 긴 영역내에 H-타입 클럭 트리를 작성하고자 할 때도 수행될 수 있다. 우선, 상기 영역이 종단 및 횡단 길이들이 양쪽 다 x 인 정방형 영역 (350) 으로서 H-타입 클럭 트리가 작성되어 진다. 즉, 영역들 (351), (352) 및, (354) 이 가상 영역들로서 설정되어 진다. 영역 (350) 내에 작성된 H-타입 클럭 트리가 종래의 방법으로 형성되어 있으므로, 이것은 배선들이 H 형태로 서로 선대칭인 것이다. 다음으로, 상기 클럭 트리의 메인 드라이버 (355) 가 배치되어 있는 영역 (353) 만이 영역 (350) 으로부터 취해지거나 추출되어 진다. 이 추출 과정은 영역들 (351), (352) 및, (354) 에 대한 배선 및 드라이버 정보를 삭제함으로써 수행될 수 있다. 이때, 경계상의 배선 (356) 에 관한 정보는 남아 있어야만 한다. 결과적으로, 3 개의 드라이버들을 가진 클럭 트리 (357) 가 도 14 에 나타난 것처럼 작성되어 질 수 있다.

도 11 ∼ 도 14 는 횡단 길이 x 와 종단 길이 y 가 x =y (이때 n 은 1 이상의 정수) 에 의해 표현되는 영역을 나타내는 경우를 보여주고 있다. 그런데, y =x 에 의해 표현되는 영역은 상기 기재된 것과 같은 방식으로 또한 처리될 수 있다. 만약 이 경우에 y = 2x 이면, 도 15 에 나타난 트리 (365) 가 작성되어 질 수 있다. 만약 y = 4x 이면, 도 16 에 나타난 트리 (375) 가 작성되어 질 수 있다.

따라서, H-타입 클럭 트리에 있어서의 상기 개선점은 영역들 #1 ∼ #6 이점유되는 것과, 배선 부하가 불필요한 배선들에 의하여 증가되는 것을 방지한다. 또한, 상기 플로어 플랜이 단계 S1 에서 설계되어질 때, 그것의 각 영역의 형상에서의 자유도를 증가시킬 수 있다.

또한, 본 발명에서, 각 클럭 배선에 관련하여 평형판 용량과 프린지 필드 용량에 있어서의 변형들은 기준 전위 공급선, 예를 들면, 접지 전위 공급선에 대한 영역을 그것의 대응하는 클럭 그리드 영역에 정렬시키고 그것을 다른 층에 배치함으로써 억제될 수 있다. 따라서, 클럭 신호의 지연과 그것의 클럭 스큐가 더욱 더 감소되는 것으로 기대될 수 있다. 예를 들면, 도 3 에서 , 클럭 그리드 영역이 횡방향의 제 3 의 층인 영역 (130-2) 와 종방향의 제 4 의 층인 영역 (140-1) 에 의하여 정의되어 질 때, 접지 전위 공급선에 대한 영역은 횡방향의 영역 (130-2) 의 것과 같은 제 1 의 층내의 위치와 종방향의 영역 (140-1) 의 것과 같은 제 2 의 층내의 위치에 의하여 정의되어 질 수도 있다. 이것은 각 클럭 그리드 영역의 설정후에 적당한 단계에서 정의될 수도 있다.

또한, 단계 S2 에서 상기 클럭 그리드 영역이 설정된 후에, 상기 클럭 그리드 영역의 근방에 배선된 다른 신호 배선들은 상기 클럭 그리드 영역으로부터 소정의 간격만큼 떨어져 있도록 특별히 정의되어진다. 또한, 다른 신호 배선들이, 상기 클럭 배선들이 단계들 S6 및 S8 뒤에 설정되어진 후에 각 클럭 신호 배선으로부터 소정의 간격만큼 떨어져 있도록 특별히 정의될 수도 있다. 이 정의는 각 클럭 신호에 대한 배선에 관련하여 커플링 용량을 억제할 수 있다. 심지어 이 정의에 의하여조차, 클럭 신호의 지연 및 그것의 클럭 스큐가 더욱 더 감소될 것으로 기대될 수 있다. 또한, 이것은 각 클럭 그리드 영역의 설정에 뒤따르는 적당한 단계에서 정의될 수도 있다.

만약 CAD 시스템이 사용된다면, 본 발명은 프로그램 처리에 의하여 CPU 와 메모리 등을 사용하여 기본적으로 처리될 수 있다. 그런데, 각 단계에 대한 처리 수단은 하드웨어로서 공급될 수도 있다.

예를 들면, 도 17 에 나타난 CAD 시스템은 다양한 제어 신호들 및 정보 등을 전송하기 위한 신호선군을 통하여 제어 수단 (503) 에 의하여 제어되는, 입력 수단 (505), 클럭 그리드 설정 수단 (507), 드라이버 배치 수단 (509), 배선 수단 (511), 스큐값 검증 수단 (513) 및 저장 수단 (515) 등을 설비하고 있다. 상기 입력 수단 (505) 은, 단계 S0 에서 정보 및 설정된 플로어 플랜과, 단계 S7 에서 셀들 및 플립-플롭들의 위치들에 관한 정보와, 단계 S9 에서 다른 배선들을 설정하기 위한 정보를 입력시키기 위하여 사용되어 진다. 상기 입력 정보는 필요에 따라 제어 수단 (503) 의 제어하에서 저장 수단 (515) 에 저장될 수도 있다. 상기 클럭 그리드 설정 수단 (507) 은 단계들 S2 및 S3 에서 각 클럭 그리드와 그의 속성을 설정하는데 사용되어 진다. 상기 클럭 그리드 설정 수단 (507) 은 위에서 언급된 과정을 수행한다. 이때, 상기 클럭 그리드 설정 수단 (507) 은, 필요에 따라서 상기 입력 수단 (505) 을 사용하여, 저장 수단 (515) 에 저장된 정보를 적용할 수 있다. 여기에서 설정된 내용들은 만약 필요하다면 저장 수단 (515) 에 저장되거나 단순히 표시 수단 (517) 상에 표시될 수도 있다. 드라이버 배치 수단 (509) 은, 단계 S4, S5, S6 및 S8 에서, 개개의 드라이버들을 배치하고 드라이버 단수를 설정하는데 사용되어 진다. 상기 클럭 그리드 설정 수단 (507) 에 유사한 방식으로, 상기 드라이버 배치 수단 (509) 은, 필요에 따라서 상기 입력 수단 (505) 을 사용하여, 저장 수단 (515) 에 저장되어 있는 정보를 적용할 수 있다. 상기 클럭 배선 수단 (511) 은 단계 S6 및 S8 에서 드라이버들사이의 배선을 하는데 사용되어 진다. 상기 클럭 배선 수단 (511) 은 또한, 필요에 따라 상기 입력 수단 (505) 을 사용하여, 저장 수단 (515) 에 저장된 정보를 적용할 수 있다. 상기 스큐값 검증 수단 (513) 은 단계 S10 에서 스큐값을 검증하기 위하여 사용되어 진다. 비록 단계 S1 및 S9 에서 사용되는 수단들이 그림에는 나타나 있지 않지만, 도 17 에 나타난 상기 시스템은, 단계 S1 의 플로어 플랜과 단계 S9 의 다른 배선들의 설정이 외부 장치 등에 의하여 실행되고, 외부 장치 등으로부터 보내진 정보가 입력 수단 (505)을 통하여 입력되도록 기재되었다. 비록 단계들 S1 및 S9 에 대하여 사용되는 상기 수단들이 설비되어 있더라도, 어떤 문제도 발생하지 않는다.

위에서 언급된 것처럼 하드웨어에 의하여 개개의 처리 수단들이 구성되기 때문에, 본 발명에 따른 방법은 프로그램들에 대한 필요없이 실현될 수 있다.

본 실시예가 실시예들로서 클럭 신호들을 기재했다하여도, 그것은 상기 클럭 신호들 이외의 신호들에 당연히 적용가능하다. 또한, 본 발명은 매크로 셀과 같은 구성이 자유로운 논리 회로의 설계에 대하여 적용될 수도 있다.

위에서 기재된 것처럼, 본 발명의 배선 레이아웃 방법의 적용에 의하여,소정의 신호에 동기화되어 동작되는 논리 소자들이 배치되는 영역은 미리 복수개의 서브 영역들로 나누어 진다. 결과적으로, 배선수 및 드라이브 소자들의 수는 개개의 서브 영역들간에 및 서브 영역들내에 분리되어 균등하게 설정될 수 있다. 최단 배선 경로는 미리 소정의 신호에 대한 배선 영역들을 확보함으로써 용이하게 결정될 수 있다. 따라서, 상기 매크로 셀과 같은 구성이 어떤 방식으로 배치되어 있다할지라도, 소정의 신호에 동기화되어 동작되는 상기 개개의 논리 소자들은 배치되고 배선되며, 이 신호에서의 배선 지연과 그의 클럭 스큐는 가능하면 작게 감소될 수 있다.

또한, 종래의 트리 시스템과 같은 배선 시스템은, 배선을 위하여 배치되어질 영역을 미리 복수개의 사각형 영역들로 나눔으로써 개개의 사각형 영역들내에 용이하게 적용될 수 있다. 특히, H 트리 시스템이 상기 개개의 서브 영역들내에 채용될 수 있으므로, 다음 단내의 각각의 드라이버 소자에 뻗어 있는, 배선 길이가 균일한 배선이 용이하게 설정될 수 있다.

또한, 종래의 트리 시스템이 H-타입 트리 시스템으로 개선되어 H-타입 트리 시스템으로 구성된 드라이브 소자들간의 배선들이 선택적으로 채용될 수 있으므로, 불필요한 배선들과 드라이버들이 용이하게 삭제될 수 있다. 따라서, H-타입 트리 방식에 의한 배선 레이아웃이 적용되는 상기 영역들은, 불필요한 배선들 및 드라이버들에 의하여 점유되지 않는다. 또한, 배선 및 드라이브 소자들의 배치의 자유도는 더욱 더 개선될 수 있으며, 상기 불필요한 배선들 및 드라이버들에 의하여 전개되는 부하들은 또한 감소될 수 있다.

또한, 기준 전위 공급선에 대한 영역이 소정의 신호를 전송하기 위하여 사용되는 배선 영역에 정렬되며, 상기 영역은 상기 배선 영역을 배치하기 위한 배선층과 상이한 배선층에 배치되어 있으므로, 상기 소정의 신호에 대한 각 배선의 평형판 용량 및 프린지 필드 용량의 변화들이 억제될 수 있다. 결과적으로, 소정의 신호에 있어서의 지연 및 그의 스큐가 덜 감소될 수 있다.

배선 영역의 설정후에, 상기 소정의 신호 전송을 위하여 사용되는 상기 배선 영역의 근방에 배선된 다른 신호 배선들이, 상기 소정의 신호 전송을 위하여 사용되는 배선 영역으로부터 소정의 간격만큼 떨어져 있도록 설정되어 있으므로, 상기 소정의 신호에 대한 배선 커플링 용량은 억제될 수 있다. 따라서, 소정의 신호에서의 지연 및 그의 스큐는 덜 감소되는 것으로 기대될 수 있다.

본 발명이 상기 예시적 실시예들에 관련되어 기재되었지만, 상기 기재가 한정된 의미에서 해석되어지도록 의도된 것이 아니다. 본 발명의 다른 실시예들뿐만아니라, 상기 예시적 실시예들의 다양한 변형예들은 상기 기재에 관한 기술에 숙련된 사람들에게는 명백할 것이다. 따라서, 첨부된 청구항들이 본 발명의 진실된 범위내에 속하는 어떤 그러한 변형예들 또는 실시예들을 포함할 것이다라는 것이 숙고되어야 한다.

Claims

하나 이상의 소정의 신호에 동기하며 하나 이상의 드라이브 소자들에 의해 각각 구동되는 복수의 논리 소자들을 LSI 칩의 미리 설정된 영역내에 가지는 LSI 논리 회로의 배선 레이아웃 방법으로서,

상기 영역을 복수의 서브 영역들로 분할하는 단계;

상기 영역내에, 상기 신호를 전송하는 데에 이용되는 배선 영역들을 설정하는 단계;

상기 각 서브 영역들에 상기 신호를 입력시키는 것과 상기 신호를 상기 영역내의 상기 논리 소자들로 전송하는 것 사이에 개재되어질 드라이브 소자들의 갯수 및 상기 드라이브 소자들의 레이아웃을 상기 개개의 서브 영역들 내에, 설정하는 단계;

상기 설정된 각 서브 영역들내의 상기 드라이브 소자들의 갯수와 레이아웃에 관한 정보에 기초하여, 상기 인접하는 각 서브 영역들사이에 상기 신호를 전송하는 상기 드라이브 소자들의 레이아웃 및 상기 설정된 배선 영역들을 이용하여 상기 드라이브 소자들간의 배선을 설정하는 단계; 및

상기 개개의 서브 영역들과 상기 설정된 배선영역 내의 상기 각 드라이브 소자들의 레이아웃을 이용하여 상기 드라이브 소자들사이의 배선을 설정하는 단계를 포함하는 것을 특징으로 하는 LSI 논리 회로의 배선 레이아웃 방법.
제 1 항에 있어서,

상기 개개의 서브 영역들내의 상기 드라이브 소자들의 레이아웃과 상기 드라이브 소자들간의 배선은, H-타입 클럭 트리를 이용하여 수행되는 것을 특징으로 하는 LSI 논리 회로의 배선 레이아웃 방법.
제 2 항에 있어서,

종방향 또는 횡방향으로 2ⁿ으로 분할가능한 거의 정방형 영역내에 상기 H-타입 클럭 트리를 구성하는 단계; 및

상기 구성된 H-타입 클럭 트리의 메인 드라이브 소자들을 포함하는 분할된 영역만을 선택하는 단계를 더 포함하는 것을 특징으로 하는 LSI 논리 회로의 배선 레이아웃 방법.
제 1 항에 있어서,

기준 전위 공급선을 위한 영역을 상기 신호를 전송하는 데에 이용되는 상기 배선 영역들과 정렬시키고, 상기 배선 영역들을 레이아웃하기 위한 배선층과 다른 배선층내에 상기 기준 전위 공급선을 위한 영역을 설치하는 단계를 더 포함하는 것을 특징으로 하는 LSI 논리 회로의 배선 레이아웃 방법.
제 4 항에 있어서,

상기 개개의 서브 영역들내의 상기 드라이브 소자들의 레이아웃과 상기 드라이브 소자들간의 상기 배선은, H-타입 클럭 트리를 이용하여 수행되는 것을 특징으로 하는 LSI 논리 회로의 배선 레이아웃 방법.
제 5 항에 있어서,

상기 종방향 또는 횡방향으로 2ⁿ으로 분할 가능한 거의 정방형 영역내에 상기 H-타입 클럭 트리를 구성하는 단계; 및

상기 구성된 H-타입 클럭 트리의 메인 드라이브 소자들을 포함하는 분할된 영역만을 선택하는 단계를 더 포함하는 것을 특징으로 하는 LSI 논리 회로의 배선 레이아웃 방법.
제 1 항에 있어서,

상기 신호를 전송하는 데에 이용되는 상기 배선 영역들이 설정된 후에 상기 배선 영역들로부터 소정의 간격만큼 떨어져 있도록, 상기 배선 영역들의 근방에 배선된 다른 신호 배선들을 설정하는 단계를 더 포함하는 것을 특징으로 하는 LSI 논리 회로의 배선 레이아웃 방법.
제 7 항에 있어서,

상기 개개의 서브 영역들내의 상기 드라이브 소자들의 상기 레이아웃 및 상기 드라이브 소자들간의 상기 배선은 H-타입 클럭 트리를 이용하여 수행되어지는 것을 특징으로 하는 LSI 논리 회로의 배선 레이아웃 방법.
제 8 항에 있어서,

상기 종방향 또는 횡방향으로 2ⁿ으로 분할 가능한 거의 정방형 영역내에 상기 H-타입 클럭 트리를 구성하는 단계; 및

상기 구성된 H-타입 클럭 트리의 메인 드라이브 소자들을 포함하는 분할된 영역만을 선택하는 단계를 더 포함하는 것을 특징으로 하는 LSI 논리 회로의 배선 레이아웃 방법.