JPS58166422A - クロツク発生方式 - Google Patents
クロツク発生方式Info
- Publication number
- JPS58166422A JPS58166422A JP57050440A JP5044082A JPS58166422A JP S58166422 A JPS58166422 A JP S58166422A JP 57050440 A JP57050440 A JP 57050440A JP 5044082 A JP5044082 A JP 5044082A JP S58166422 A JPS58166422 A JP S58166422A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- duty
- circuit
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術開園
本尭明社りロツタ発生方弐に関し、善に情報旭ｉｉ＊置
尋で使用されるデユーティ（Ｄｕｔｙ ）が５０−以下
のクロックを得るクロック発生方式に関する０ （２）技術の背景及び従来技術と問題点情報地理装置で
はクロック発生回路の出力管微分して、幅の狭いクロッ
クを作成し、マシンクロックあるいはタイミングクロッ
クとして使用している。この幅の狭いクロックを作成す
る理由は、幅狭クロックがノイズに強いことによる０こ
の九めに従来では、１１１１１図（２）に示すようにク
ロック発生器の出力するクロック信号を（２）′に示す
ように遅延させて、０１１）に示すように反転し、この
（２）と＠）とを０に示す如き微分回路ｄに印加し、（
Ｃ）に示す如く、狭幅のクロックを作成していた。この
場合、クロック発生回路で発生するクロック信号のデユ
ーティが５０１以下であることが必要となる。
尋で使用されるデユーティ（Ｄｕｔｙ ）が５０−以下
のクロックを得るクロック発生方式に関する０ （２）技術の背景及び従来技術と問題点情報地理装置で
はクロック発生回路の出力管微分して、幅の狭いクロッ
クを作成し、マシンクロックあるいはタイミングクロッ
クとして使用している。この幅の狭いクロックを作成す
る理由は、幅狭クロックがノイズに強いことによる０こ
の九めに従来では、１１１１１図（２）に示すようにク
ロック発生器の出力するクロック信号を（２）′に示す
ように遅延させて、０１１）に示すように反転し、この
（２）と＠）とを０に示す如き微分回路ｄに印加し、（
Ｃ）に示す如く、狭幅のクロックを作成していた。この
場合、クロック発生回路で発生するクロック信号のデユ
ーティが５０１以下であることが必要となる。
その理由は、第２図■に示す如く、このクロック信号が
デユーティｓｏ’ｓよりも大きい場合には、これを遅延
させて反転して第２図（６）のクロック信号を得て、こ
れらの信号′ｔ−第１図と同様に第１図（ハ）に示す微
分回路ｄに伝達して狭幅パルスを作成するとき、第２図
（Ｃ）に示す如く、所望のクロックＣＬＯ外に、幅の非
常に狭い不所望のヒゲ・くルスＣＬ’が発生することが
ある０ したがってこのように、クロック発生回路の出力を微分
してマシンクロックあるいはタイミングクロックを作成
する場合、該クロック発生回路で発生するクロック信号
のデユーティは５０％以下でなければならず、このため
従来はデユーティ５０チ以下のクロック発振器を使用し
てクロック発生回路を構成しなければならなかったＯし
かるに発振周波数が高いとき、デユーティ５０％以下の
クロック発振器を作成しても５〇−以上のものが作成さ
れることがあり、このためデユーティＳＯＳ以下のクロ
ック発振器でも５〇−以上のクロック発振器でも使用で
きるデユーティ５０饅以下のクロック発生回路を得るこ
とが強く要望されていた０ （３）発明の目的 本発明の目的はこのような要望に適合した、デユーティ
５０−以下のクロック発振器は勿論のこと、デユーティ
５〇−以上のクロック発振器でも使用できるクロック発
生方式を提供することであるＱ （４） 発明の構成 この目的を達成するために本発明のクロック発生方式で
は、クロック発振器とクロック分配回路を備えるクロッ
ク発生回路において、前記クロック発振器とクロック分
配回路との間に排他的論理手Ｒを設けるとともにこの排
他的論理手段で前記クロック発振器の出力を反転又は非
反転出力するためのスイッチ手段を設け、前記クロック
発振器がデユーティ５〇−以下のクロックを発生する場
合に４この出力を非反転出力させ、逆にデユーティ５０
％以上の場合にはこの出力を反転させて出力するように
したことを特徴とする０ （５） 発明の実施向 本発明を一実施例にもとづき畦述するに先立ち、本発明
の原ｍを簡単に説明する０ 本発明ではクロック発振器がデユーティ５０チ以下の出
力を発する場合には、このクロックをそのまま出力する
。しかしクロック発振器の出力がデユーティ５０％以上
の場合には、これを反転させて出力すめ。このようにす
れはデユーティ５０チ以上のクロック発振器の出力を、
デユーティ５０チ以上のものとして出力させることがで
きる０本発明の一実施例を第３図〜第５図により説明す
る。
デユーティｓｏ’ｓよりも大きい場合には、これを遅延
させて反転して第２図（６）のクロック信号を得て、こ
れらの信号′ｔ−第１図と同様に第１図（ハ）に示す微
分回路ｄに伝達して狭幅パルスを作成するとき、第２図
（Ｃ）に示す如く、所望のクロックＣＬＯ外に、幅の非
常に狭い不所望のヒゲ・くルスＣＬ’が発生することが
ある０ したがってこのように、クロック発生回路の出力を微分
してマシンクロックあるいはタイミングクロックを作成
する場合、該クロック発生回路で発生するクロック信号
のデユーティは５０％以下でなければならず、このため
従来はデユーティ５０チ以下のクロック発振器を使用し
てクロック発生回路を構成しなければならなかったＯし
かるに発振周波数が高いとき、デユーティ５０％以下の
クロック発振器を作成しても５〇−以上のものが作成さ
れることがあり、このためデユーティＳＯＳ以下のクロ
ック発振器でも５〇−以上のクロック発振器でも使用で
きるデユーティ５０饅以下のクロック発生回路を得るこ
とが強く要望されていた０ （３）発明の目的 本発明の目的はこのような要望に適合した、デユーティ
５０−以下のクロック発振器は勿論のこと、デユーティ
５〇−以上のクロック発振器でも使用できるクロック発
生方式を提供することであるＱ （４） 発明の構成 この目的を達成するために本発明のクロック発生方式で
は、クロック発振器とクロック分配回路を備えるクロッ
ク発生回路において、前記クロック発振器とクロック分
配回路との間に排他的論理手Ｒを設けるとともにこの排
他的論理手段で前記クロック発振器の出力を反転又は非
反転出力するためのスイッチ手段を設け、前記クロック
発振器がデユーティ５〇−以下のクロックを発生する場
合に４この出力を非反転出力させ、逆にデユーティ５０
％以上の場合にはこの出力を反転させて出力するように
したことを特徴とする０ （５） 発明の実施向 本発明を一実施例にもとづき畦述するに先立ち、本発明
の原ｍを簡単に説明する０ 本発明ではクロック発振器がデユーティ５０チ以下の出
力を発する場合には、このクロックをそのまま出力する
。しかしクロック発振器の出力がデユーティ５０％以上
の場合には、これを反転させて出力すめ。このようにす
れはデユーティ５０チ以上のクロック発振器の出力を、
デユーティ５０チ以上のものとして出力させることがで
きる０本発明の一実施例を第３図〜第５図により説明す
る。
ＷＸ３図は本発明の一実施例構成図、第４図はそ□のク
ロック発振器の出力がデユ−ティ５０％以下の場合の動
作説明図、第５図はクロック発振器の出力がデユーティ
５０％以上の場合の動作説明図である。
ロック発振器の出力がデユ−ティ５０％以下の場合の動
作説明図、第５図はクロック発振器の出力がデユーティ
５０％以上の場合の動作説明図である。
°図中、１はクロック発振器、２はスイッチ回路、３は
排他的論理回路、４はクロック分配回路、４−１〜４−
４はクロック分配回路４の出力端子、である。
排他的論理回路、４はクロック分配回路、４−１〜４−
４はクロック分配回路４の出力端子、である。
スイッチ回路２は「１」または「０」を′選・択的に出
力するものであって、いずれを出力′するかということ
ｔ−Ｉ Ｔｈｊえはマニアルでセットされる。
力するものであって、いずれを出力′するかということ
ｔ−Ｉ Ｔｈｊえはマニアルでセットされる。
第３図において、クロック発振器１の動作特性を例えば
オシロスコープの如き適当な測定器で測定して、その発
振出力のデユーティが５０チ以下の場合にはスイッチ回
路２から「０」會出力するようにこれをセットする。
オシロスコープの如き適当な測定器で測定して、その発
振出力のデユーティが５０チ以下の場合にはスイッチ回
路２から「０」會出力するようにこれをセットする。
したがって、クロック発振器１の出力が、第４図−）に
示す如く、デユーティ５０チ以下の場合には、スイッチ
回路２から第４図６）に示す・如く、「０」が出力され
て排他的論理回路３に印″加されるので、この排他的論
理回路３′の出力は、第４図（ｅ）″に示す如く、クロ
ック発振器１の出力がそのまま゛出力される。そしてこ
れがクロック分配回路４′に伝達されるので、このクロ
ック分配回路４の出力端子４−１へ４−４からは第４図
（ｄ）に示す如き、デユーティ５〇−以下のクロック信
号を得・ることかできる０ しかるに、クロック発振器１の出力特性・を測定したと
きその発振出力が、第５図（＆）に示すように、デユー
ティ５０％以上の場合には、今度゛は”スイツ子回路２
から、第５図（ｂ）に示すように、「ｌＪを出力させ、
これを排他的論理回路３に印加する。
示す如く、デユーティ５０チ以下の場合には、スイッチ
回路２から第４図６）に示す・如く、「０」が出力され
て排他的論理回路３に印″加されるので、この排他的論
理回路３′の出力は、第４図（ｅ）″に示す如く、クロ
ック発振器１の出力がそのまま゛出力される。そしてこ
れがクロック分配回路４′に伝達されるので、このクロ
ック分配回路４の出力端子４−１へ４−４からは第４図
（ｄ）に示す如き、デユーティ５〇−以下のクロック信
号を得・ることかできる０ しかるに、クロック発振器１の出力特性・を測定したと
きその発振出力が、第５図（＆）に示すように、デユー
ティ５０％以上の場合には、今度゛は”スイツ子回路２
から、第５図（ｂ）に示すように、「ｌＪを出力させ、
これを排他的論理回路３に印加する。
これにより排他的論理回路３の出力は、第５図（ｃ）に
示す如く、クロック発振器１の出力が反転された状態で
出力され、その結果この排他的論理回路３の出力はデユ
ーティ５０慢以下の出力となる。
示す如く、クロック発振器１の出力が反転された状態で
出力され、その結果この排他的論理回路３の出力はデユ
ーティ５０慢以下の出力となる。
そしてこのデユーティ５０−以下の出力が、クロック分
配回路４に伝達されることになるので、その出力端子４
−１〜４−４からは、＃Ｉ５図（ｄ）に示すように、デ
ユーティ５０％以下のクロック出力が得られることにな
る。
配回路４に伝達されることになるので、その出力端子４
−１〜４−４からは、＃Ｉ５図（ｄ）に示すように、デ
ユーティ５０％以下のクロック出力が得られることにな
る。
それ故、第３図に示すように、クロック発振器１、スイ
ッチ（ロ）路２及び排他的論理回路３をあらかじめ組ん
で回路を構成しておけば、クロック発振器ｌのデユーテ
ィｆ：測定してこれに応じスイッチ回路２から「０」ま
たは「１」を選択的に出力させるのみで、クロック発振
１６１の出力がデユーティ５０１以下か否かにかかわり
なくこれを使用することが可能となる。
ッチ（ロ）路２及び排他的論理回路３をあらかじめ組ん
で回路を構成しておけば、クロック発振器ｌのデユーテ
ィｆ：測定してこれに応じスイッチ回路２から「０」ま
たは「１」を選択的に出力させるのみで、クロック発振
１６１の出力がデユーティ５０１以下か否かにかかわり
なくこれを使用することが可能となる。
（６）発明の効果
本発明によればクロック発振器の出力が、デユーティ５
０ｓ以下の一合でも、５０チ以上の場合でも、いずれも
クロック分配器からデユーティ５〇−以下のクロックを
きわめて簡単に得ることができる。
０ｓ以下の一合でも、５０チ以上の場合でも、いずれも
クロック分配器からデユーティ５〇−以下のクロックを
きわめて簡単に得ることができる。
ｆｉｃ１図は狭幅のクロックの作成状態説明図、第２図
はその問題点の説明図、第３図は本発明の一実施的構成
図、第４図はそのクロック発振器の出力がデユーティ５
〇−以下の一合の動作説明図、第５図はクロック発振器
の出力がデユーティ５〇−以上の場合の動作説明図であ
る。 図中、１はクロック発振器、２はスイッチ回路、３は排
他的論理回路、４Ｆｉクロック分配回路、４−１〜４−
４框りロック分配器４の出力端子であるＣ 特軒出願人 富士通株式会社 代理人 弁理士 山 谷 晧 榮
はその問題点の説明図、第３図は本発明の一実施的構成
図、第４図はそのクロック発振器の出力がデユーティ５
〇−以下の一合の動作説明図、第５図はクロック発振器
の出力がデユーティ５〇−以上の場合の動作説明図であ
る。 図中、１はクロック発振器、２はスイッチ回路、３は排
他的論理回路、４Ｆｉクロック分配回路、４−１〜４−
４框りロック分配器４の出力端子であるＣ 特軒出願人 富士通株式会社 代理人 弁理士 山 谷 晧 榮
Claims (1)
- （１） クロック発振器とクロック分配回路を備える
クロック発生回路において、前記りｐツク発振器とり四
ツク分配回路との間に排他的論理手段を設けるとともに
この排他的論理手段で前記クロック発振器の出力を反転
又は非反転出力するためのスイッチ手段を設け、前記ク
ロック発振器がデユーティ５０−以下のクロックを発生
する場合に祉この出力を非反転出力させ、逆にチェーテ
ィ５０−以上の場合にはこの出力を反転させて出力する
ようにし良ことを４ＩＩＩｋとするクロック員生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050440A JPS58166422A (ja) | 1982-03-29 | 1982-03-29 | クロツク発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050440A JPS58166422A (ja) | 1982-03-29 | 1982-03-29 | クロツク発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166422A true JPS58166422A (ja) | 1983-10-01 |
Family
ID=12858914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050440A Pending JPS58166422A (ja) | 1982-03-29 | 1982-03-29 | クロツク発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0181059A2 (en) * | 1984-09-29 | 1986-05-14 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit for clock distribution |
-
1982
- 1982-03-29 JP JP57050440A patent/JPS58166422A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0181059A2 (en) * | 1984-09-29 | 1986-05-14 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit for clock distribution |
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