JP2001503943A

JP2001503943A - 出力バッファ回路

Info

Publication number: JP2001503943A
Application number: JP52217298A
Authority: JP
Inventors: ヘドベルグ，マッツ
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン（パブル）
Priority date: 1996-11-12
Filing date: 1997-11-11
Publication date: 2001-03-21
Also published as: TW416184B; US6201405B1; WO1998021859A3; AU5481198A; DE19646684C1; WO1998021859A2

Abstract

(57)【要約】伝送されるべきデータに従って伝送ライン（７）をドライブする出力バッファ回路は入力ポート（１Ｈ、１Ｌ）と上記伝送ライン（７）への接続のための出力ポート（ＯＰ、ＯＮ、ＯＵＴ）と制御端子（４）とを有するスイッチ段（１）を具備している。このスイッチ段は出力ポートをデジタル入力信号（ＩＮ）に従って入力ポートに接続するようにされているスイッチを備えている。インピーダンス手段（１５、１６）が上記スイッチ段（１）に接続され、これは制御信号に従ってそれらのインピーダンスを調節するインピーダンス制御入力（Ｃ１、Ｃ２）を有する。インピーダンス手段（１５、１６）のインピーダンスを調節することで出力ポートの出力インピーダンスを制御する手段が設けられている。選択器回路（２）は出力ポートを上記制御手段（３）の検出入力に選択的に接続し、上記選択器回路（２）は上記デジタル入力信号と一定のタイミング関係を有する選択制御信号を受けるように接続されている。

Description

【発明の詳細な説明】出力バッファ回路本発明は伝送されるべきデータに従って伝送ラインをドライブする出力バッファ回路に関しており、この出力バッファ回路は出力インピーダンスを伝送ラインの特性インピーダンスと整合するように調節することができる。デジタル回路の動作速度の絶え間ない上昇に伴って、データ伝送能力に関する種々の回路構成要素をリンクするインターフェースについての需要も増大することであろう。伝送ラインを介して伝送すべきビット速度を高くすればそれだけ、送信側および伝送ラインを介して接続された受信側の両方が伝送ラインの特性インピーダンスと整合したソースインピーダンスと入力インピーダンスとをそれぞれ有することが重要となる。このようなインピーダンス整合は、さもなければ高速データ速度のデータ伝送を妨げることになる伝送ラインでの反射を回避するためには不可避である。米国特許第５，１３４，３１１号はＶＤＤへのプルアップゲートのアレイと接地へのプルダウンゲートのアレイとを有する自己調節インピーダンス整合ドライバ回路を開示している。このようなゲートの１つあるいはそれ以上がドライバ回路の出力とそれによってドライブされるネットワークとの間のインピーダンス整合を監視する回路手段に応答して選択的に活性化される。この目的のため、比較器はドライバ回路の出力に接続した入力と出力とを有し、その出力は上記プルアップゲートの１つあるいはそれ以上を選択的に活性化するラッチと上記プルダウンゲートの１つあるいはそれ以上を制御する他のラッチとを制御して、閉ループ出力インピーダンス制御を行なうようにする。ＩＥＥＥ国際固体回路会議１９９３年、部会１０、高速通信およびインターフェース、論文１０．７はＣＭＯＳ出力バッファ回路と外部接続伝送ラインとの間の自動インピーダンス整合を行なう回路を開示している。その提案によれば、ドライバ回路により電送ラインにインパルスが出力され、伝送ラインの終端からの起こりうる反射の到達前のある時間期間の間に、バッファの出力電圧は供給電圧の半分に制御され、これはこの際にバッファの出力インピーダンスがラインの特性インピーダンスと等しくなることを意味する。このような制御はＣＭＯＳドライバのプルアップゲートおよびＣＭＯＳドライバのプルダウンゲート（これらゲートのそれぞれはインピーダンス制御レジスタによって選択的に活性化されるドライブトランジスタのアレイからなる）に対して独立に行なわれる。従来技術のこれらアプローチのいずれもラインドライバ回路の出力インピーダンスを調節するある種の制御ループを採用しており、この制御ループは実際の出力インピーダンスの検出と、ドライバの実際の出力インピーダンスを決定するインピーダンス手段の調節とを含んでいて、検出された出力インピーダンスが所望値と一致するようにしている。しかしながら、これらアプローチによれば、出力バッファがデータを送出している時に連続的にバッファの実際の出力インピーダンスを検出することが容易には可能ではない。この理由のため、出力バッファをセットアップする最初に述べたアプローチは電力立ち上げ時に行い、その後はドライブされるネットワークが実質的に変化される場合にのみ行なう。第２のアプローチは伝送ラインの終端からの起こりうる反射がその始端に到達する前に出力インピーダンス検出を行なう必要があるため、厳格なタイミングが要求される。本発明の目的は、データの送出中でさえも所望インピーダンス値に自己調節可能な出力インピーダンスを有する出力バッファ回路を提供することである。本発明によれば、この目的は請求の範囲第１項で規定されたように解決される。有利な実施例が従属項の請求の範囲に記載されている。本発明による出力バッファ回路は伝送ラインへの出力段の出力を監視することによってその出力インピーダンスの自己調節を行なうことができる。出力段の出力ポートでのデータ信号変化が実際の出力インピーダンスの検出に悪影響しないように出力ポートを出力インピーダンス制御回路の検出入力に選択的に接続する選択器回路によって監視が達成される。この選択接続のタイミングは出力バッファによって出力されるデータ信号に依存する。簡単で好適な実施例において、選択器回路は、データ信号に同期されかつバッファ回路の出力信号を同期整流する整流器として動作する。それはデータ入力信号によって制御されるブリッジ回路からなることができる。他の好適実施例によれば、選択器回路は伝送されるべきデータ信号に同期してバッファの出力信号をサンプリングするようにされている。サンプリングをデータ信号の各ビット期間の一部の間でのみ行なう場合には被サンプリング信号をホールドする手段が設けられてもよい。選択器回路によって出力され、出力バッファの実際のソースインピーダンスを表す検出信号がインピーダンス制御回路によって使用され、基準値に従ってバッファ回路の出力インピーダンスを調節する。簡単で好適な実施例において、インピーダンス制御回路は、差動入力でインピーダンス検出信号と基準信号をそれぞれ受けるように接続された制御増幅器手段を具備している。制御増幅器の出力はバッファの出力インピーダンスを調節すなわち制御し、従って制御ループを構成する。好適実施例によれば、出力バッファ回路はバッファの出力インピーダンスを調節する出力インピーダンス手段の直列接続と、伝送ラインとの接続のためのスイッチ段と、を具備する。スイッチ段は伝送されるべきデータに従って制御される。出力バッファ回路は、スイッチ段の出力、例えば終端された伝送ライン、に接続されたインピーダンスが、出力インピーダンス手段を備えかつそれらの間に接続されたスイッチ段を備えた分圧回路を構成するように設計される。スイッチ段に含まれたスイッチ素子が全体の出力インピーダンスに寄与する場合には、選択器回路を設けることによりスイッチ段のスイッチング動作に実質的に影響されないバッファ回路の出力端子間のこの分圧器の出力電圧を検出することが可能となる。スイッチ段の出力に接続される既知のインピーダンスに基づいて、この検出される電圧は調節可能な出力インピーダンス手段のインピーダンスとスイッチ段のインピーダンスとを含む出力バッファの全体のインピーダンスを表す。次いで、制御回路は、好ましくは、スイッチ段の出力間の検出電圧を出力インピーダンス手段、スイッチ段および接続された負荷インピーダンスの直列接続の供給電圧の半分に等しくするように動作することができる。複数のデータチャンネルのための複数の出力バッファ回路が同一のチップ、すなわち同一の半導体基板上に設けられる場合には、そのチップの個々のバッファ回路のそれぞれが、周知なように、全ての回路を同一のプロセスで製造することによって極めて類似する電気的特性を持つように作られ得るという事実を使用することができる。この際に、それぞれがスイッチ段と出力インピーダンス手段（それぞれは同一のインピーダンス制御信号を受ける）を有する複数のバッファ回路に対し、単一の選択器回路および単一のインピーダンス制御回路を設ければ充分な構成にすることができる。本発明は、それが出力バッファに接続したインピーダンスを基準インピーダンスとして用いる点で有利である。従って、出力バッファは追加の外部基準インピーダンスを接続あるいは調節する必要なしにその出力インピーダンスを種々の負荷インピーダンスに自動的に適合させることができ、これは出力ピンの数が増々重大なパラメータとなるＬＳＩ設計においてピンの数を節約させることになる。次に、本発明の好適実施例を添付図面に関連して詳細に説明する。図１は単一ループ出力インピーダンス制御を含んだ対称伝送ラインをドライブする本発明による出力バッファ回路の第１の実施例を示す。図２は二重ループ出力インピーダンス制御を含んだ対称伝送ラインをドライブする第２の実施例を示す。図３は単一ループ出力インピーダンス制御を含んだ非対称伝送ラインをドライブする第３の実施例を示す。図４は二重ループ出力インピーダンス制御を含んだ非対称伝送ラインをドライブする第４の実施例を示す。図１は受信機６により終端された対称伝送ライン７をドライブするようにされた本発明による出力バッファ回路の第１の実施例を示す。この実施例はブリッジとして接続された４つのスイッチングトランジスタ１１から１４を含んでいるスイッチ段１を具備している。このブリッジの第１の対角線すなわちノード１Ｈおよび１Ｌはこのスイッチ段の入力ポートを構成し、他方スイッチ段の第２の対角線すなわちノードＯＰおよびＯＮは伝送ライン７への接続のための出力ポートを構成する。参照番号１５はスイッチ段１の入力ポートのノード１Ｈと上側の電力供給電位を供給する電力供給ラインＶＢＴとの間に接続されたＭＯＳＦＥＴトランジスタを示す。参照番号１６はスイッチ段１の入力ポートの他のノード１Ｌと下側の電力供給電位を供給する下側の供給ラインＧＮＤとの間に接続されたＭＯＳＦＥＴトランジスタを示す。ＭＯＳＦＥＴトランジスタ１５および１６は、それぞれトランジスタ１５のゲートに与えられる制御信号Ｃ１およびトランジスタ１６のゲートに与えられる制御信号Ｃ２に応じるインピーダンスを有する制御可能なインピーダンス手段をそれぞれ構成する。この実施例において、上側のトランジスタ１５のチャンネル幅Ｗ_ZHは下側のトランジスタ１６のチャンネル幅Ｗ_ZLよりも大きくされ、トランジスタ１５および１６のゲートが同一の制御信号を受ける場合に、トランジスタ１５のドレインソース路のインピーダンスがトランジスタ１６のドレインソース路のインピーダンスにほぼ等しくなるようにする。参照番号５は伝送ラインを介して伝送を行なうためデータ信号ＩＮをその入力４で受けるインバータ回路を示す。データ信号ＩＮはスイッチ段１のトランジスタ１２および１３によって構成される第１の対角線部のゲートに供給され、他方インバータ５によって出力されるコンプリメンタリ入力信号はスイッチ段１のトランジスタ１１、１４によって構成される第２の対角線部のゲートに与えられる。この回路構成のため、スイッチ段１の出力ポートの端子ＯＰおよびＯＮ間の出力電圧はデータ入力端子４でのデータ信号ＩＮに従ってその極性を変化するようになる。スイッチ段１は、スイッチ段１の上側のトランジスタ１１および１２が同一のチャンネル幅Ｗ_SHを有し、他方スイッチ段１の下側のトランジスタ１３および１４が同一のチャンネル幅Ｗ_SLを有するように設計されている。従って、出力ポートＯＰ、ＯＮの出力インピーダンスは、上側の調節可能なインピーダンス素子１５と、現在導通している特定のトランジスタ１１または１２のオンインピーダンスと、現在導通している特定のトランジスタ１３、１４のオンインピーダンスと、下側の調節可能なインピーダンス手段１６との直列接続によって決定される。このインピーダンスはスイッチ段１のスイッチング状態から実質的に独立しており、従ってデータ入力信号ＩＮの論理レベルから独立している。この結果、出力端子ＯＰ、ＯＮの電圧は供給電圧と、素子１１から１６のインピーダンス出力およびＯＰ、ＯＮ間に接続されたインピーダンスの上記直列接続によって構成される分圧器とによって決定される振幅を持つ。この電圧の極性はデータ信号ＩＮに依存する。出力ポートインピーダンスの検出を達成するために、出力端子ＯＰ、ＯＮ間の電圧の振幅が検出される。進行中のデータ伝送による極性変化から実質的に影響されずにこの検出を達成するために、この実施例は出力端子ＯＮに接続したドレインソース路を有する第１のスイッチングＭＯＳＦＥＴ２１と、出力ポートの出力端子ＯＰに接続したドレインソース路を有する第２のスイッチングＭＯＳＦＥＴ２２とを含んでいる。これらトランジスタ２１および２２は選択器回路２を構成する。トランジスタ２２はそのゲートでデータ入力信号ＩＮを受け、他方トランジスタ２１はそのゲートでインバータ５によって出力されたコンプリメンタリデータ入力信号を受ける。トランジスタ２１および２２のドレインソース路は出力端子ＯＰ、ＯＮとインピーダンス制御回路３のインピーダンス検出入力ＤＥＴとに接続されて、データ入力信号ＩＮと同期して、より正の電位を有する出力端子の一方がインピーダンス検出入力ＤＥＴと接続されるようにする。インピーダンス制御回路３は選択器回路２と接続されたインピーダンス検出入力ＤＥＴとして働く反転入力を有する制御増幅器３１を備えている。制御増幅器３１の非反転入力は電力供給ラインＶＢＴおよびＧＮＤ間の抵抗３３および３６の直列接続によって構成される分圧器から得られる基準電圧を受ける。制御増幅器３１の出力は上側の調節可能なインピーダンス１５のゲートと下側の調節可能なインピーダンス１６のゲートとに制御信号Ｃ１を与える。出力端子ＯＰ、ＯＮの同期選択をデータ入力信号ＩＮと同期して選択器回路２によって行ないインピーダンス検出入力ＤＥＴに接続するので、制御増幅器３１の反転入力は出力端子ＯＰ、ＯＮ間の極性変化によっては実質的に影響されない電圧を受ける。制御増幅器３１は、分圧器として接続された抵抗３３および３６によって発生されたその非反転入力での電圧が、端子ＯＰ、ＯＮの内の、上側の入力ポートノード１Ｈに現在接続されている側の端子での電圧と実質的に等しくなるように上側のインピーダンス手段を調節する。伝送ライン７の導体のそれぞれが図示の如くに接地ＧＮＤに終端される場合には、下側のインピーダンス素子１６のインピーダンスは上側のインピーダンス素子１５のインピーダンスに近似的に追従するが、これはインピーダンス制御ループの一部とはならない。下側のＭＯＳＦＥＴ１６のインピーダンスを上側のＭＯＳＦＥＴ１５のインピーダンスに密に追従させるために、トランジスタのソース電位を異なることを考慮して、好ましくは、上側のトランジスタ１５のチャンネル幅対チャンネル長の比が下側のトランジスタ１６のチャンネル幅対チャンネル長の比よりも大きくなるようにトランジスタ１５および１６のチャンネル構造を定める。他方、伝送ライン７はフローティング状態で終端される場合には、抵抗３３対抵抗３６の比は素子１５および素子１１、１２のうちの導通しているものの直列インピーダンスと出力端子ＯＰ、ＯＮ間の負荷インピーダンス、素子１３、１４のうちの導通しているものおよび下側のインピーダンス手段１６の直列インピーダンスとの比に等しい。従って、抵抗３３および３６を適切に選択することによって、出力ポートインピーダンスが、接続された負荷インピーダンスに対して所定の関係を取るようにすることを達成することが可能となる。トランジスタ１５および１６のチャンネル構造が、これらのトランジスタがほぼ等しいインピーダンスを持つように選択される場合並びにスイッチングトランジスタ１１から１４のチャンネル構造が、上側のトランジスタ１１、１２のオンインピーダンスを下側のトランジスタ１３、１４のオンインピーダンスに等しくするように選択される場合には、出力ポートＯＰ、ＯＮの出力インピーダンスは、抵抗３６が抵抗３３の抵抗値の３倍であれば、ＯＰ、ＯＮ間に接続された負荷インピーダンスにほぼ等しくなる。この実施例は出力ポートＯＰ、ＯＮの出力インピーダンス制御のための構成要素の数が比較的に少ない点で有利である。特に、供給ラインＶＢＴおよびＧＮＤ間の供給電圧が低い、例えば１ボルトの程度であるような応用のために適している。図２は本発明による出力バッファ回路の第２の実施例を示しており、この回路は対称伝送ライン７をドライブするように設計され、上側の調節可能なインピーダンス素子１５および下側の調節可能なインピーダンス素子１６のそれぞれのための別々の制御ループを含んでいる。図１と同様に、図２はＭＯＳＦＥＴトランジスタ１１から１４と上および下側のＭＯＳＦＥＴトランジスタ１５および１６とを含んでいるスイッチ段１を示しており、上側および下側のＭＯＳＦＥＴトランジスタ１５および１６はスイッチ段１にそれぞれ接続されて上および下側のインピーダンス素子として働く。更にまた、前の実施例と同様に、この回路は入力端子４でデータ入力信号ＩＮを受けるインバータ回路５を具備している。図２の素子１、４、５および１１から１６の相互接続および動作の詳細については、図１のために与えられたこれら素子の説明を参照されたい。図２に示されている実施例の二重ループ構成により、上側のインピーダンス素子１５および下側のインピーダンス素子１６は別々の制御信号Ｃ１、Ｃ２を受ける。上側の素子１５のチャンネル幅Ｗ_ZHは下側のインピーダンス素子１６のチャンネル幅Ｗ_ZLよりも長くすることができるが、その必要はない。参照番号２はブリッジとして接続された４つのＭＯＳＦＥＴトランジスタ２１から２４を具備する選択器回路を表す。第１の対角線のトランジスタ２１、２４はスイッチ段１の対応する対角線のトランジスタ１１、１４のようにそれらのゲートで同一の制御信号を受ける。同様に、選択器回路２の第２の対角線構成トランジスタ２２、２３はスイッチ段１の対応する第２の対角線構成トランジスタ１２、１３のようにそれらのゲートで同一の制御信号を受ける。この実施例において、選択器回路２はスイッチ段１のスイッチングを制御するデータ信号と同期してスイッチ段１の出力端子ＯＰ、ＯＮ間の出力信号を整流するように接続された同期ブリッジ整流器を構成する。この目的のため、選択器ブリッジ回路２のノード２Ｎ、２Ｐによって構成される第１の対角線部はそれぞれスイッチ段１の出力端子ＯＰおよびＯＮに接続される。選択器ブリッジ回路２のノードＤＥＴＰおよびＤＥＴＮによって構成される第２の対角線部はインピーダンス制御回路３にインピーダンス検出信号を出力する。インピーダンス制御回路３は選択器回路２のノードＤＥＴＰによって出力されるインピーダンス検出信号をその反転入力で受ける上側の制御増幅器３１を具備しており、更に選択器回路２のノードＤＥＴＮによって出力されるインピーダンス検出信号をその非反転入力で受ける下側の制御増幅器３２を具備している。インピーダンス制御回路３は、更に、上側のインピーダンス手段１５、スイッチ段１および下側のインピーダンス手段１６の直列接続に電力を供給する同一の電源供給ラインＶＢＨ、ＶＢＬ間に接続した基準抵抗３３、３４、３５および３６の直列接続を具備している。上側の制御増幅器３１の非反転入力は抵抗３３および３４間のノードに接続されている。下側の制御増幅器３２の反転入力は抵抗３５および３６間のノードに接続されている。図２において、抵抗３３から３６のそれぞれは同一の抵抗値Ｒを有している。勿論、抵抗３４および３６の直列接続は抵抗値２Ｒを有する単一の抵抗で置換可能である。図２の参照番号６は伝送ライン７を終端する受信機を表す。出力バッファ回路の出力端子ＯＰ、ＯＮに接続されかつ受信機６により終端される伝送ライン７は出力端子ＯＰ、ＯＮ間の負荷インピーダンスとして働く。動作において、スイッチ段１のスイッチング動作と同期した端子ＯＰ、ＯＮ間の出力電圧の整流により、出力端子ＯＰ、ＯＮ間の出力電圧の振幅に対応するが進行中のデータ伝送によるバッファ出力電圧の極性変化によって実質的に影響されない電圧がノードＤＥＴＰ、ＤＥＴＮ間に生じるようになる。ノードＤＥＴＰ、ＤＥＴＮ間のこの電圧はＯＰ、ＯＮ間に接続された負荷インピーダンスと、上側のインピーダンス素子１５およびスイッチング素子１１、１３の内の導通しているものによって構成される上側の直列インピーダンスと、下側のインピーダンス１６およびスイッチングトランジスタ１２、１４のうちの導通しているものによって構成される下側の直列インピーダンスとに依存する。制御増幅器３１は制御信号Ｃ１を素子１５のゲートに出力することによって素子１５のインピーダンスを調節するように動作する。同様に、制御増幅器３２は制御信号Ｃ２をトランジスタ１６のゲートに出力することによってトランジスタ１６のインピーダンスを調節する。増幅器３１および３２は、抵抗３３間の電圧がインピーダンス素子１５並びにスイッチングトランジスタ１１および１３のうちの導通しているものの直列接続間の電圧に実質的に等しくなり、更にまた抵抗３６間の電圧がインピーダンス素子１６のスイッチングトランジスタ１２および１４のうちの導通しているものとの直列接続間の電圧と実質的に等しくなるように制御動作を行なう。この結果、上記上側および下側の直列インピーダンスのそれぞれに対する負荷インピーダンスの比はそれぞれ抵抗３３および３６のインピーダンスに対する抵抗３４および３５の直列抵抗の比と等しくなる。抵抗３３から３６のそれぞれが抵抗値Ｒを有するようにそれらが値決めされている場合には、出力ポートＯＰ、ＯＮでの出力インピーダンスは出力ポートＯＰ、ＯＮ間に接続した負荷インピーダンスと等しくなるようにそれ自体を調節する。図３は本発明による出力バッファ回路の第３の実施例を示し、このバッファ回路は非対称伝送ライン７、例えば出力端子ＯＵＴに接続した第１の導体および例えば接地に接続した第２の導体を有する同軸伝送ラインをドライブするようにされている。図３に示される回路は直列に接続された上側のスイッチングトランジスタ１１および下側のスイッチングトランジスタ１２によって構成されるスイッチ段１を具備している。スイッチングトランジスタ１２は入力端子４に与えられるデータ入力信号ＩＮをそのゲートで受け、他方スイッチングトランジスタ１１はデータ入力信号ＩＮを反転するインバータ回路５によって出力されたコンプリメンタリデータ入力信号をそのゲートで受ける。スイッチングトランジスタ１１および１２はインバータ５と共にデータ入力信号ＩＮに従ったプッシュプル段として働く。参照番号１５は上側の電力供給電位を供給する上側の供給ラインＶＢＴとスイッチング段１の入力ポート端子１Ｈとの間に接続された上側の調節可能なインピーダンス素子として働くＭＯＳＦＥＴトランジスタを表す。同様に、参照番号１６は下側の電力供給電位を供給する下側の供給ラインＧＮＤとスイッチ段１の入力ポート端子１Ｌとの間に接続された下側の調節可能なインピーダンス素子として働くＭＯＳＦＥＴトランジスタを表す。上側のトランジスタ１５はそのゲートで第１のインピーダンス制御信号Ｃ１を受け、他方下側のトランジスタ１６はそのゲートで第２のインピーダンス制御信号Ｃ２を受ける。参照番号２はこの実施例においてはスイッチングトランジスタ２１とコンデンサ２５とからなる選択器回路を表す。スイッチングトランジスタ２１はコンデンサ２５をデータ入力信号ＩＮと同期したスイッチングの態様でスイッチ段１の出力ポートＯＵＴに接続するように構成されている。コンデンサ２５の他の端子は下側の供給ラインＧＮＤと接続される。参照番号３は制御増幅器３１および基準抵抗３３、３６を具備するインピーダンス制御回路を表す。制御増幅器３１の非反転入力は抵抗３３および３６によって構成された分圧器から基準電圧を受ける。制御増幅器３１の反転入力はコンデンサ２５に接続され、コンデンサ２５の両端間の電圧を受ける。制御増幅器３１の出力はトランジスタ１５のゲートとトランジスタ１６のゲートとに接続され、制御信号Ｃ１およびＣ２を供給する。図１に関連して記載された第１の実施例と同様に、下側のトランジスタ１６は、上側のインピーダンス手段１５および下側のインピーダンス手段１６（共に同一の制御信号を受ける）のインピーダンスがほぼ等しくなるように上側のトランジスタ１５よりも小さなチャンネル幅Ｗ_ZLを持つことができるが、その必要はない。動作にあって、選択器回路２のスイッチングトランジスタ２１はスイッチ段１の上側のスイッチングトランジスタ１１が導通している場合には常に導通状態になる。従って、コンデンサ２５は出力ポートが高にドライブされる場合には常に出力ポートＯＵＴに接続されるが、コンデンサ２５は出力ポートＯＵＴが低にドライブされる時には出力ポートＯＵＴから接続解除される。後者の期間の間、コンデンサ２５は高の期間の間での出力ポートＯＵＴの出力電圧を保持し、従ってインピーダンス検出信号をインピーダンス制御回路３に与える。インピーダンス制御回路３はトランジスタ１１のオンインピーダンスと直列のトランジスタ１５のインピーダンスを調節してこの直列インピーダンスが出力ポートＯＵＴに接続されかつ受信機６によって終端される伝送ライン７により構成される負荷インピーダンスと共に抵抗３３および３６の分圧比と同一の分圧比を有する分圧器を与えるように動作する。抵抗３３および３６が等しい抵抗値を有するように選ばれた場合には、上側のインピーダンス素子１５およびスイッチングトランジスタ１１のオンインピーダンスの直列インピーダンスは出力ポートＯＵＴに接続された負荷インピーダンスに等しくなる。スイッチ段１の上側のスイッチングトランジスタ１１のチャンネル幅Ｗ_SHと下側のスイッチングトランジスタ１２のチャンネル幅Ｗ_SLは、トランジスタ１１のオン抵抗値がトランジスタ１２のオン抵抗値にほぼ等しくなるように選ばれる。従って、下側のインピーダンス素子１６および下側のスイッチングトランジスタ１２の直列インピーダンスは上側のインピーダンス素子１５および上側のスイッチングトランジスタ１１の直列インピーダンスとほぼ等しくなり、これにより出力ポートＯＵＴでのバッファ回路の出力インピーダンスは出力ポートＯＵＴでの負荷インピーダンスに自己調節されることになる。図４は本発明による出力バッファ回路の第４の実施例を示す。前に記載した実施例と同様にこの実施例も非対称伝送ライン７、例えば同軸伝送ラインをドライブするのに特に適している。図４によるバッファ回路は、図３に関連して記載されたものと同じ態様で、入力端子４に与えられるデータ入力信号ＩＮとインバータ５によって出力された反転入力信号とによってドライブされるスイッチ段１を含んでいる。前の実施例と同様に、この回路は、更に、上側の電力供給電位を供給する上側の電力供給ラインＶＢＨとスイッチ段１の入力ポートのノード１Ｈとの間に接続された上側のＭＯＳＦＥＴトランジスタ１５を具備している。また、この回路は下側の調節可能なインピーダンス素子として働き、下側の電力供給電位を供給する下側の電力供給ラインＶＢＬとスイッチ段１の入力ポートのノード１Ｌとの間に接続された下側のＭＯＳＦＥＴトランジスタ１６を含んでいる。この実施例において、トランジスタ１５および１６のゲートはそれぞれ個別のインピーダンス制御信号Ｃ１およびＣ２を受ける。下側のトランジスタ１６のチャンネル幅Ｗ_ZLは上側のインピーダンストランジスタ１５のチャンネル幅Ｗ_ZHよりも小さくすることができるが、それは必要ではない。参照番号２は第１のスイッチングトランジスタ２１および第２のトランジスタ２２を具備し更に第１のコンデンサ２５および第２のコンデンサ２６を具備する選択器回路を表す。スイッチングトランジスタ２１は、それがトランジスタ２１のゲートに与えられかつインバータ回路５の出力から受けた制御信号に従ってスイッチ段１の出力ポートＯＵＴをコンデンサ２５に接続することができるように構成されている。スイッチングトランジスタ２２は、それがトランジスタ２２のゲートに与えられかつデータ入力端子４から受けた制御信号に従って出力ポートＯＵＴをコンデンサ２６に接続することができるように構成されている。トランジスタ２１または２２と接続されていないコンデンサ２５および２６の端子は下側の供給ラインＶＢＬまたはＶＢＨおよびＶＢＬ間で対称的に中心付けた電位ＧＮＤに接続されることができる。図２に関連して上述したと同様に、この第４の実施例は上側の制御増幅器３１および下側の制御増幅器３２を具備している。制御増幅器３１の反転入力は第１のインピーダンス検出信号としてコンデンサ２５の両端間の電圧を受ける。下側の制御増幅器３２の非反転入力は第２のインピーダンス検出信号としてコンデンサ２６の両端間の電圧を受ける。参照番号３３から３６は、図２に関連して記載したのと同じ態様で制御増幅器３１の非反転入力と制御増幅器３２の反転入力とに基準電圧を与える基準抵抗を表す。制御増幅器３１の出力は上側のトランジスタ１５のインピーダンスを調節する制御信号Ｃ１を与え、他方第２の制御増幅器３２は下側のインピーダンス手段１６のインピーダンスを調節する制御信号Ｃ２を出力する。動作にあって、選択器回路２のスイッチングトランジスタ２１はスイッチ段１の上側のスイッチングトランジスタ１１が導通している場合に常に導通通状態になる。逆に、選択器回路２のスイッチングトランジスタ２２はスイッチ段１の下側のスイッチングトランジスタ１２が導通している場合に常に導通状態になる。従って、コンデンサ２５は出力ポートが高にドライブされる場合ではあるが出力ポートＯＵＴが低にドライブされない時には常に出力ポートＯＵＴに接続されるが、コンデンサ２６は出力ポートが低にドライブされるがこの出力ポートが高にドライブされていない場合には常に出力ポートＯＵＴに接続される。出力ポートＯＵＴに接続されていない間は、コンデンサ２５および２６は、それぞれ、出力端子ＯＵＴでのそれぞれの高電圧および低電圧を保持する。制御増幅器３１はインピーダンス素子１５およびトランジスタ１１のオンインピーダンスの直列インピーダンスを調整して出力端子ＯＵＴおよび接地間に接続された負荷インピーダンスに対するこの直列インピーダンスの比を抵抗３３および３４の比に等しくするように動作する。同様に、制御増幅器３２はインピーダンス素子１６およびトランジスタ１２のオンインピーダンスの直列インピーダンスを調整して負荷インピーダンスに対するこの直列インピーダンスの比を抵抗３５に対する抵抗３６の比に等しくするように動作する。従って、抵抗３２から３６のそれぞれが同一の抵抗値Ｒを有する場合には、出力ポートＯＵＴでの出力インピーダンスは出力ポートＯＵＴおよび接地ＧＮＤ間に接続された負荷のインピーダンスと整合するようにそれ自体を調整する。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１１年１月２５日（１９９９．１．２５）【補正内容】この目的のため、比較器はドライバ回路の出力に接続した入力と出力とを有し、その出力は上記プルアップゲートの１つあるいはそれ以上を選択的に活性化するラッチと上記プルダウンゲートの１つあるいはそれ以上を制御する他のラッチとを制御して、閉ループ出力インピーダンス制御を行なうようにする。ＩＥＥＥ国際固体回路会議１９９３年、部会１０、高速通信およびインターフェース、論文１０．７はＣＭＯＳ出力バッファ回路と外部接続伝送ラインとの間の自動インピーダンス整合を行なう回路を開示している。その提案によれば、ドライバ回路により電送ラインにインパルスが出力され、伝送ラインの終端からの起こりうる反射の到達前のある時間期間の間に、バッファの出力電圧は供給電圧の半分に制御され、これはこの際にバッファの出力インピーダンスがラインの特性インピーダンスと等しくなることを意味する。このような制御はＣＭＯＳドライバのプルアップゲートおよびＣＭＯＳドライバのプルダウンゲート（これらゲートのそれぞれはインピーダンス制御レジスタによって選択的に活性化されるドライブトランジスタのアレイからなる）に対して独立に行なわれる。従来技術のこれらアプローチのいずれもラインドライバ回路の出力インピーダンスを調節するある種の制御ループを採用しており、この制御ループは実際の出力インピーダンスの検出と、ドライバの実際の出力インピーダンスを決定するインピーダンス手段の調節とを含んでいて、検出された出力インピーダンスが所望値と一致するようにしている。米国特許第５，２９６，７５６号から、基準ドライバに接続した基準伝送ラインを具備する出力インピーダンス調節回路が既知である。基準ラインの遠端で測定された電圧がドライバの抵抗値をラインインピーダンスと一致させるように設定するために用いられる。固体回路のＩＥＥＥ誌、第２３巻、第２号、１９９８年４月、第４５７から４６４ページのＫｎｉｇｈｔ等著「自己終端低電圧スイングＣＭＯＳ出力ドライバ」から、同様の出力インピーダンス調節回路が既知である。しかしながら、これらアプローチによれば、出力バッファがデータを送出している時に連続的にバッファの実際の出力インピーダンスを検出することが容易には可能ではない。この理由のため、米国特許第５，１３４，３１１号では、出力バッファをセットアップすることを電力立ち上げ時に行ない、その後はドライブされるネットワークが実質的に変化される場合にのみ行なう。第２のアプローチは伝送ラインの終端からの起こりうる反射がその始端に到達する前に出力インピーダンス検出を行なう必要があるため、厳格なタイミングが要求される。米国特許第５，２９６，７５６号およびＫｎｉｇｈｔ等著のものから既知のアプローチによれば、基準伝送ラインの終端での出力信号が基準ドライバの出力インピーダンスを調節するために必要となる。従って、これらアプローチは基準ラインを介してデータを転送するためには不適切である。本発明の目的は、データの送出時でさえも所望インピーダンス値に自己調節可能な出力インピーダンスを有する出力バッファ回路を提供することである。本発明によれば、この目的は請求の範囲第１項で規定されたように解決される。有利な実施例が従属項の請求の範囲に記載されている。本発明による出力バッファ回路は伝送ラインへの出力段の出力を監視することによってその出力インピーダンスの自己調節を行なうことができる。出力段の出力ポートでのデータ信号変化が実際の出力インピーダンスの検出に悪影響しないように出力ポートを出力インピーダンス制御回路の検出入力に選択的に接続する選択器回路によって監視が達成される。この選択接続のタイミングは出力バッファによって出力されるデータ信号に依存する。簡単で好適な実施例において、選択器回路は、データ信号に同期されかつバッファ回路の出力信号を同期整流する整流器として動作する。それはデータ入力信号によって制御されるブリッジ回路からなることができる。他の好適実施例によれば、選択器回路は伝送されるべきデータ信号に同期してバッファの出力信号をサンプリングするようにされている。【手続補正書】特許法第１８４条の８第１項【提出日】平成１１年２月１日（１９９９．２．１）【補正内容】請求の範囲 1. 伝送されるべきデータに従って伝送ライン（７）をドライブする出力バッファ回路であって、 −入力ポート（１Ｌ、１Ｌ）、伝送されるべきデータに従ってデジタル入力信号（ＩＮ）を受ける入力端子（４）および上記伝送ライン（７）に接続する出力ポート（ＯＰ、ＯＮ）を有するスイッチ段（１）を具備しており、 −上記スイッチ段（１）は上記デジタル入力信号（ＩＮ）に従って上記出力ポート（ＯＰ、ＯＮ）を上記入力ポート（１Ｈ、１Ｌ）に接続するようになったスイッチ（１１から１４）を備えており、 −上記スイッチ段（１）の上記入力ポート（１Ｈ、１Ｌ）と電力供給ラインまたは接地との間に接続されており、インピーダンス制御入力（Ｃ１、Ｃ２）を備え、このインピーダンス制御入力（Ｃ１、Ｃ２）に与えられる制御信号に従ってインピーダンスが調整されるインピーダンス手段（１５、１６）を具備しており、 −所望のインピーダンス値からの検出される出力インピーダンスの偏差に従って上記インピーダンス手段（１５、１６）のインピーダンスを調節することにより上記スイッチ手段（１）の出力ポート（ＯＰ、ＯＮ、ＯＵＴ）の出力インピーダンスを制御する制御増幅器を備えた制御手段（３）を具備している、出力バッファ回路において、 −上記スイッチ手段（１）の上記出力ポート（ＯＰ、ＯＮ）を上記制御手段（３）の検出入力に選択的に接続する選択器回路（２）を具備しており、 −上記選択器回路（２）は上記デジタル入力信号（ＩＮ）と一定のタイミング関係を有する選択制御信号を受けるように接続されている、ことを特徴とする出力バッファ回路。 2. 請求の範囲第１項記載の出力バッファ回路において、 −上記選択器回路（２）は上記選択制御信号の２つの２進状態に従って上記スイッチ段（１）の上記出力ボート（ＯＰ、ＯＮ）を上記検出入力に接続する２つの異なったモード間を選択するようにされている、ことを特徴とする出力バッファ回路。 3. 請求の範囲第１項または第２項記載の出力バッファ回路において、 −上記スイッチ段（１）はブリッジとして接続された４つのスイッチ素子（１１から１４）を備えており、このブリッジの第１の対角線部（１Ｈ、１Ｌ）は上記入力ポートを構成し、上記ブリッジの第２の対角線部（ＯＰ、ＯＮ）は上記出力ポートを構成するようになっており、 −上記インピーダンス手段（１５）は、 −上記入力ポート（１Ｈ）と上側の供給電位を供給する電力供給ライン（ＶＢＨ、ＶＢＴ）との間に接続された上側のインピーダンス手段（１５）と、 −上記入力ポート（１Ｌ）と下側の供給電位を供給する電力供給ライン（ＶＢＬ、ＧＮＤ）との間に接続された下側のインピーダンス手段（１６）と、を備えていることを特徴とする出力バッファ回路。 4. 請求の範囲第３項記載の出力バッファ回路において、 −上記選択器回路（２）は上記制御手段（３）の上記検出入力への接続のため、所定の論理レベルを有する上記出力ポート（ＯＰ、ＯＮ）出力端子を選択するようにされている、ことを特徴とする出力バッファ回路。 5. 請求の範囲第４項記載の出力バッファ回路において、 −上記選択器回路（２）は１対のスイッチ素子（２１、２２）を備え、それぞれのスイッチ素子は上記スイッチ段（１）の上記出力ポート（ＯＰ、ＯＮ）の出力端子の１つと上記制御手段（３）の上記検出入力との間に接続されており、 −対の上記スイッチ素子（２１、２２）は上記デジタル入力信号（ＩＮ）の論理状態に従ってコンプリメンタリスイッチング制御信号を受けるように接続されている、ことを特徴とする出力バッファ回路。 6. 請求の範囲第３項記載の出力バッファ回路において、 −上記選択器回路（２）は上記制御手段（３）の第１の検出入力への接続のため、第１の所定の論理レベルを有する上記出力ポート（ＯＰ、ＯＮ）の出力端子を選択し、かつ上記制御手段（３）の第２の検出入力への接続のため、上記第１の論理レベルとコンプリメンタリ関係の論理レベルを有する上記出力ポート（ＯＰ、ＯＮ）の出力端子を選択するようにされている、ことを特徴とする出力バッファ回路。 7. 請求の範囲第６項記載の出力バッファ回路において、 −上記選択器回路（２）は選択器ブリッジとして接続された４つのスイッチ素子（２１から２４）を備えており、 −選択器スイッチ素子の第１の対角線部（２２、２３）は上記デジタル制御信号（ＩＮ）に従って制御信号を受けるように接続されており、 −選択器スイッチ素子の第２の対角線部（２１、２４）は上記デジタル制御信号（ＩＮ）とコンプリメンタリ関係の制御信号を受けるように接続されている、ことを特徴とする出力バッファ回路。 8. 請求の範囲第１項または第２項記載の出力バッファ回路において、 −上記スイッチ段（１）は上記入力ポート（１Ｈ、１Ｌ）間に接続された、上側のスイッチ素子（１１）および下側のスイッチ素子（１２）の直列接続を備え、上記出力ポート（ＯＵＴ）は上記上側および下側のスイッチ素子間で接続ノードを備えており、 −上記インピーダンス手段は、 −上記入力ポート（１Ｈ）と上側の供給電位を供給する電力供給ライン（ＶＢＨ、ＶＢＴ）との間に接続された上側のインピーダンス手段（１５）と、 −上記入力ポート（ＩＬ）と下側の供給電位を供給する電力供給ライン（ＶＢＬ、ＧＮＤ）との間に接続された下側のインピーダンス手段（１６）と、を備えていることを特徴とする出力バッファ回路。 9. 請求の範囲第８項記載の出力バッファ回路において、 −上記選択器回路（２）は上記デジタル入力信号（ＩＮ）の論理レベルに応じて、上記スイッチ手段（１）の上記出力ポート（ＯＵＴ）を上記制御手段（３）の上記検出入力に接続しかつ上記スイッチ段（１）の上記出力ポート（ＯＵＴ）を上記検出入力から接続解除するようにされている、ことを特徴とする出力バッファ回路。 10．請求の範囲第９項記載の出力バッファ回路において、 −上記選択器回路（２）は上記出力ポート（ＯＵＴ）の出力端子と上記制御手段（３）の上記検出入力との間に接続されたスイッチ素子（２１）を備えており、 −上記スイッチ素子（２１）は上記デジタル入力信号（ＩＮ）に応じてスイッチング制御信号を受けるように接続されている、ことを特徴とする出力バッファ回路。 11．請求の範囲第９項または第１０項記載の出力バッファ回路において、 −上記選択器回路（２）が上記出力ポートを上記検出入力から接続解除する時間期間の間上記インピーダンス制御手段（３）の上記検出入力での信号を保持する手段（２５、２６）を、具備することを特徴とする出力バッファ回路。 12．請求の範囲第５項、第１０項、第１１項の任意の１項記載の出力バッファ回路において、 −上記制御増幅器（３１、３２）は反転入力で基準電圧を受けるように接続されており、その非反転入力は上記選択器回路（２）によって出力された検出器入力信号を受けるようになっており、 −上記制御増幅器（３１、３２）の出力は上記上側および上記下側のインピーダンス素子のインピーダンス値を制御するように接続されている、ことを特徴とする出力バッファ回路。 13．請求の範囲第１２項記載の出力バッファ回路において、 −上記上側のインピーダンス素子（１５）は第１のチャンネル幅Ｗ_ZHを有する第１のＭＯＳＦＥＴからなり、 −上記下側のインピーダンス素子（１６）は上記第１のＭＯＳＦＥＴよりも小さなチャンネル幅（Ｗ_ZL）を有する第２のＭＯＳＦＥＴからなり、 −上記制御増幅器（３１）の上記出力は上記第１のＭＯＳＦＥＴのゲートおよび上記第２のＭＯＳＦＥＴのゲートに接続されている、ことを特徴とする出力バッファ回路。 14．請求の範囲第８項記載の出力バッファ回路において、 −上記選択器回路（２）は上記デジタル入力信号の論理レベルに応じて、上記スイッチ手段の上記出力ポートを上記制御手段の第１の検出入力に接続しかつ上記スイッチ段の上記出力ポートを上記インピーダンス制御手段の第２の検出入力から接続解除し、かつその逆を行なうようにされている、ことを特徴とする出力バッファ回路。 15．請求の範囲第１４項記載の出力バッファ回路において、 −上記選択器回路（２）は上記出力ポートの出力端子（ＯＵＴ）と上記制御手段（３）の上記第１の検出入力との間に接続された第１のスイッチ素子（２１）、並びに上記出力ポートの上記出力端子（ＯＵＴ）と上記制御手段（３）の上記第２の検出入力との間に接続された第２のスイッチ素子（２２）を備えており、 −上記第１および第２のスイッチ素子（２１、２２）は互いにコンプリメンタリの関係でかつ上記デジタル入力信号（ＩＮ）に応じてスイッチング制御信号を受けるように接続される、ことを特徴とする出力バッファ回路。 16．請求の範囲第７項または第１５項記載の出力バッファ回路において、上記制御手段（３）は、 −反転入力で第１の基準電圧を受けるように接続された第１の制御増幅器（３１）を具備しており、その非反転入力は上記選択器回路（２）によって出力された第１の検出入力信号を受けるように接続されており、 −上記第１の制御増幅器（３１）の出力は上記上側のインピーダンス素子（１５）のインピーダンス値を制御するように接続されており、 −反転入力で第２の基準電圧を受けるように接続された第２の制御増幅器（３２）を具備しており、その非反転入力は上記選択器回路（２）によって出力された第２の検出入力信号を受けるように接続されており、 −上記第２の制御増幅器（３１）の出力は上記下側のインピーダンス素子（１６）のインピーダンス値を制御するように接続されている、ことを特徴とする出力バッファ回路。 17．請求の範囲第１６項記載の出力バッファ回路において、 −上記上側のインピーダンス素子（１５）および上記下側のインピーダンス素子（１６）は、それぞれ、上記第１（３１）および第２（３２）の制御増幅器の出力信号をそれぞれゲートで受けるように接続されたＭＯＳＦＥＴを備えている、ことを特徴とする出力バッファ回路。

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Claims

【特許請求の範囲】 1. 伝送されるべきデータに従って伝送ライン（７）をドライブする出力バッファ回路であって、 −入力ポート（１Ｌ、１Ｌ）、伝送されるべきデータに従ってデジタル入力信号（ＩＮ）を受ける入力端子（４）および上記伝送ライン（７）に接続する出力ポート（ＯＰ、ＯＮ）を有するスイッチ段（１）を具備しており、 −上記スイッチ段（１）は上記デジタル入力信号（ＩＮ）に従って上記出力ポート（ＯＰ、ＯＮ）を上記入力ポート（１Ｈ、１Ｌ）に接続するようになったスイッチ（１１から１４）を備えており、 −上記スイッチ段（１）に接続されており、インピーダンス制御入力（Ｃ１、Ｃ２）を備え、このインピーダンス制御入力（Ｃ１、Ｃ２）に与えられる制御信号に従ってインピーダンスが調整されるインピーダンス手段（１５、１６）を具備しており、 −所望のインピーダンス値からの検出される出力インピーダンスの偏差に従って上記インピーダンス手段（１５、１６）のインピーダンスを調節することにより上記スイッチ手段（１）の出力ポート（ＯＰ、ＯＮ、ＯＵＴ）の出力インピーダンスを制御する手段（３）を具備している、出力バッファ回路において、 −上記スイッチ手段（１）の上記出力ポート（ＯＰ、ＯＮ）を上記制御手段（３）の検出入力に選択的に接続する選択器回路（２）を具備しており、 −上記選択器回路（２）は上記デジタル入力信号（ＩＮ）と一定のタイミング関係を有する選択制御信号を受けるように接続されている、ことを特徴とする出力バッファ回路。 2. 請求の範囲第１項記載の出力バッファ回路において、 −上記選択器回路（２）は上記選択制御信号の２つの２進状態に従って上記スイッチ段（１）の上記出力ポート（ＯＰ、ＯＮ）を上記検出入力に接続する２つの異なったモード間を選択するようにされている、ことを特徴とする出力バッファ回路。 3. 請求の範囲第１項または第２項記載の出力バッファ回路において、 −上記スイッチ段（１）はブリッジとして接続された４つのスイッチ素子（１１から１４）を備えており、このブリッジの第１の対角線部（１Ｈ、１Ｌ）は上記入力ポートを構成し、上記ブリッジの第２の対角線部（ＯＰ、ＯＮ）は上記出力ポートを構成するようになっており、 −上記インピーダンス手段（１５）は、 −上記入力ポート（１Ｈ）と上側の供給電位を供給する電力供給ライン（ＶＢＨ、ＶＢＴ）との間に接続された上側のインピーダンス手段（１５）と、 −上記入力ポート（１Ｌ）と下側の供給電位を供給する電力供給ライン（ＶＢＬ、ＧＮＤ）との間に接続された下側のインピーダンス手段（１６）と、を備えていることを特徴とする出力バッファ回路。 4. 請求の範囲第３項記載の出力バッファ回路において、 −上記選択器回路（２）は上記制御手段（３）の上記検出入力への接続のため、所定の論理レベルを有する上記出力ポート（ＯＰ、ＯＮ）出力端子を選択するようにされている、ことを特徴とする出力バッファ回路。 5. 請求の範囲第４項記載の出力バッファ回路において、 −上記選択器回路（２）は１対のスイッチ素子（２１、２２）を備え、それぞれのスイッチ素子は上記スイッチ段（１）の上記出力ポート（ＯＰ、ＯＮ）の出力端子の１つと上記制御手段（３）の上記検出入力との間に接続されており、 −対の上記スイッチ素子（２１、２２）は上記デジタル入力信号（ＩＮ）の論理状態に従ってコンプリメンタリスイッチング制御信号を受けるように接続されている、ことを特徴とする出力バッファ回路。 6. 請求の範囲第３項記載の出力バッファ回路において、 −上記選択器回路（２）は上記制御手段（３）の第１の検出入力への接続のため、第１の所定の論理レベルを有する上記出力ポート（ＯＰ、ＯＮ）の出力端子を選択し、かつ上記制御手段（３）の第２の検出入力への接続のため、上記第１の論理レベルとコンプリメンタリ関係の論理レベルを有する上記出力ポート（ＯＰ、ＯＮ）の出力端子を選択するようにされている、ことを特徴とする出力バッファ回路。 7. 請求の範囲第６項記載の出力バッファ回路において、 −上記選択器回路（２）は選択器ブリッジとして接続された４つのスイッチ素子（２１から２４）を備えており、 −選択器スイッチ素子の第１の対角線部（２２、２３）は上記デジタル制御信号（ＩＮ）に従った制御信号を受けるように接続されており、 −選択器スイッチ素子の第２の対角線部（２１、２４）は上記デジタル制御信号（ＩＮ）とコンプリメンタリ関係の制御信号を受けるように接続されている、ことを特徴とする出力バッファ回路。 8. 請求の範囲第１項または第２項記載の出力バッファ回路において、 −上記スイッチ段（１）は上記入力ポート（１Ｈ、１Ｌ）間に接続された、上側のスイッチ素子（１１）および下側のスイッチ素子（１２）の直列接続を備え、上記出力ポート（ＯＵＴ）は上記上および下側のスイッチ素子間で接続ノードを備えており、 −上記インピーダンス手段は、 −上記入力ポート（１Ｈ）と上側の供給電位を供給する電力供給ライン（ＶＢＨ、ＶＢＴ）との間に接続された上側のインピーダンス手段（１５）と、 −上記入力ポート（１Ｌ）と下側の供給電位を供給する電力供給ライン（ＶＢＬ、ＧＮＤ）との間に接続された下側のインピーダンス手段（１６）と、を備えていることを特徴とする出力バッファ回路。 9. 請求の範囲第８項記載の出力バッファ回路において、 −上記選択器回路（２）は上記デジタル入力信号（ＩＮ）の論理レベルに応じて、上記スイッチ手段（１）の上記出力ポート（ＯＵＴ）を上記制御手段（３）の上記検出入力に接続しかつ上記スイッチ段（１）の上記出力ポート（ＯＵＴ）を上記検出入力から接続解除するようにされている、ことを特徴とする出力バッファ回路。 10．請求の範囲第９項記載の出力バッファ回路において、 −上記選択器回路（２）は上記出力ポート（ＯＵＴ）の出力端子と上記制御手段（３）の上記検出入力との間に接続されたスイッチ素子（２１）を備えており、 −上記スイッチ素子（２１）は上記デジタル入力信号（ＩＮ）に応じるスイッチング制御信号を受けるように接続されている、ことを特徴とする出力バッファ回路。 11．請求の範囲第９項または第１０項記載の出力バッファ回路において、 −上記選択器回路（２）が上記出力ポートを上記検出入力から接続解除する時間期間の間に上記インピーダンス制御手段（３）の上記検出入力での信号を保持する手段（２５、２６）を、具備することを特徴とする出力バッファ回路。 12．請求の範囲第５項、第１０項、第１１項の任意の１項記載の出力バッファ回路において、 −上記制御手段（３）は反転入力で基準電圧を受けるように接続された制御増幅器（３１、３２）を備えており、その非反転入力は上記選択器回路（２）によって出力された検出器入力信号を受けるようになっており、 −上記制御増幅器（３１、３２）の出力は上記上側および上記下側のインピーダンス素子のインピーダンス値を制御するように接続されている、ことを特徴とする出力バッファ回路。 13．請求の範囲第１２項記載の出力バッファ回路において、 −上記上側のインピーダンス素子（１５）は第１のチャンネル幅ＷＺＨを有する第１のＭＯＳＦＥＴからなり、 −上記下側のインピーダンス素子（１６）は上記第１のＭＯＳＦＥＴよりも小さなチャンネル幅（ＷＺＬ）を有する第２のＭＯＳＦＥＴからなり、 −上記制御増幅器（３１）の上記出力は上記第１のＭＯＳＦＥＴのゲートおよび上記第２のＭＯＳＦＥＴのゲートに接続されている、ことを特徴とする出力バッファ回路。 14．請求の範囲第８項記載の出力バッファ回路において、 −上記選択器回路（２）は上記デジタル入力信号（ＩＮ）の論理レベルに応じて、上記スイッチ手段の上記出力ポートを上記制御手段の第１の検出入力に接続しかつ上記スイッチ段の上記出力ポートを上記インピーダンス制御手段の第２の検出入力から接続解除し、かつその逆を行なうようにされている、ことを特徴とする出力バッファ回路。 15．請求の範囲第１４項記載の出力バッファ回路において、 −上記選択器回路（２）は上記出力ポートの出力端子（ＯＵＴ）と上記制御手段（３）の上記第１の検出入力との間に接続された第１のスイッチ素子（２１）、並びに上記出力ポートの上記出力端子（ＯＵＴ）と上記制御手段（３）の上記第２の検出入力との間に接続された第２のスイッチ素子（２２）を備えており、 −上記第１および第２のスイッチ素子（２１、２２）は互いにコンプリメンタリの関係で上記デジタル入力信号（ＩＮ）に応じるスイッチング制御信号に接続されている、ことを特徴とする出力バッファ回路。 16．請求の範囲第７項または第１５項記載の出力バッファ回路において、上記制御手段（３）は、 −反転入力で第１の基準電圧を受けるように接続された第１の制御増幅器（３１）を具備しており、その非反転入力は上記選択器回路（２）によって出力された第１の検出入力信号を受けるように接続されており、 −上記第１の制御増幅器（３１）の出力は上記上側のインピーダンス素子（１５）のインピーダンス値を制御するように接続されており、 −反転入力で第２の基準電圧を受けるように接続された第２の制御増幅器（３２）を具備しており、その非反転入力は上記選択器回路（２）によって出力された第２の検出入力信号を受けるように接続されており、 −上記第２の制御増幅器（３１）の出力は上記下側のインピーダンス素子（１６）のインピーダンス値を制御するように接続されている、ことを特徴とする出力バッファ回路。 17．請求の範囲第１６項記載の出力バッファ回路において、 −上記上側のインピーダンス素子（１５）および上記下側のインピーダンス素子（１６）は、それぞれ、上記第１（３１）および第２（３２）の制御増幅器の出力信号をそれぞれゲートで受けるように接続されたＭＯＳＦＥＴを備えている、ことを特徴とする出力バッファ回路。