JP2001500326A - 伝送線路を駆動するための出力バッファ回路 - Google Patents

Abstract

(57)【要約】 伝送線路（７）を駆動する出力バッファ回路はスイッチ段（１）を含み、スイッチ段（１）は、ディジタルデータ（ｄｉｎ）に応じて、このスイッチ段の入力に、このスイッチ段の出力を接続するスイッチを含む。制御信号（ｓｃ１）に応じて調整可能である第１インピーダンス手段（Ｚ１）は、前記スイッチ段に接続されている。さらに、モニタインピーダンス制御信号に応じて調整可能であるインピーダンスを有する、モニタインピーダンス手段が備えられている。第１インピーダンス手段は、そのインピーダンス制御入力に、モニタインピーダンス手段へ印加される制御信号から得られる制御信号を受けるように接続されている。モニタインピーダンス手段は、第１インピーダンス手段のレプリカを構成し、スイッチ段の出力インピーダンスを調整、すなわち制御しうるように、第１インピーダンス手段をモニタし、かつ制御することを可能にする。

Description

【発明の詳細な説明】 伝送線路を駆動するための出力バッファ回路 本発明は、伝送線路を駆動するための出力バッファ回路に関し、この出力バッ ファ回路の出力インピーダンスは、この出力バッファに接続された伝送線路の特 性インピーダンスに整合するように調整可能である。 ディジタル回路の速度が常に増大して行くのに伴い、異なる回路にリンクする インタフェースに対しての、データ伝送容量に関する要求も増大する。伝送線路 を経て送信されるべきビットレートが高くなるほど、その伝送線路により接続さ れた送信側および受信側の双方がそれぞれ、その伝送線路の特性インピーダンス に整合する信号源インピーダンスおよび入力インピーダンスを有することが重要 になる。そのようなインピーダンス整合は、伝送線路上における反射を避けるた めには不可欠であり、インピーダンス整合を行わなければ、その反射は高いデー タ速度のデータ伝送を妨害する。 米国特許第５，１３４，３１１号は、ＶＤＤに対するプルアップゲートのアレ イと、接地に対するプルダウンゲートのアレイと、を有する自己調整形インピー ダンス整合ドライバ回路を開示している。１つまたはそれ以上のそのようなゲー トは、ドライバ回路の出力と、それが駆動するネットワークとの間の、インピー ダンス整合をモニタする回路手段に応答して、選択的に使用可能にされる。この 目的のために、閉ループ出力インピーダンス制御が行われるように、比較器の入 力がドライバ回路の出力に接続され、該比較器の出力は、１つまたはそれ以上の 前記プルアップゲートを選択的に使用可能にするラッチと、１つまたはそれ以上 の前記プルダウンゲートを制御する他のラッチと、を制御する。 １９９３年ＩＥＥＥ国際固体回路協議会（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎ ａｌ ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）、 セッション１０、高速度通信およびインタフェース（Ｈｉｇｈ Ｓｐｅｅｄ Ｃ ｏｍｍｕｎｉｃａｔｉｏｎ ａｎｄ Ｉｎｔｅｒｆａｃｅｓ）、論文１０．７は 、ＣＭＯＳ出力バッファ回路と、外部接続された伝送線路との間の、自動インピ ーダンス整合を行う回路を開示している。その提案によれば、ドライバ回路から 伝送線路へインパルスが出力され、伝送線路の終端からのありうる反射の到着前 の期間中に、バッファの出力電圧が供給電圧の半分に制御され、それはその時、 バッファの出力インピーダンスが伝送線路の特性インピーダンスに等しいことを 意味する。そのような制御は、ＣＭＯＳドライバのプルアップゲートと、ＣＭＯ Ｓドライバのプルダウンゲートと、に対し無関係に行われ、これらのゲートのそ れぞれは、インピーダンス制御レジスタにより選択的に使用可能にされるドライ バトランジスタを含む。 従来技術のこれらのアプローチの双方は、ラインドライバ回路の出力インピー ダンスを調整するための、ある種の制御ループを採用し、この制御ループは、実 際の出力インピーダンスの検出と、ドライバの実際の出力インピーダンスを決定 するインピーダンス手段の調整と、を行い、検出された出力インピーダンスを所 望の値に整合させる。 しかし、バッファの実際の出力インピーダンスを、行われるデータ伝送に妨害 を与えることなく連続的に検出することは、容易に可能ではない。この理由のた めに、最初に述べたアプローチは、出力バッフアのセットアップをパワーアップ に際して行い、その後は、もし駆動されるネットワークが実質的に変化せしめら れた場合のみに行うことを示唆している。第２のアプローチには、伝送線路の終 端からのありうる反射がその始端へ到着する前に、出力インピーダンスの検出を 行わなければならないという事実による、極端なタイミング要求が存在する。 本発明は、データ伝送が行われている間に、かつ、部品の精度に関する、また はインピーダンス調整回路のタイミングおよび速度に関する、厳しい要求なしに 、出力インピーダンスの制御を可能にする簡単な回路により所望のインピーダン ス値に調整されうる出力インピーダンスを有する、出力バッファ回路を提供する ことを目的とする。 本発明によれば、この目的は、独立クレームに定められているようにして達成 される。有利な実施例は、従属クレームに記載されている。 本発明によれば、出力バッファ回路の出力インピーダンスは、バッファの出力 インピーダンスを決定するバッファ回路部品の電気的特性に類似した電気的特性 を有するモニタインピーダンス手段のインピーダンスを制御することにより制御 される。バッファ出力インピーダンスを調整するためのインピーダンス制御信号 は、モニタインピーダンス手段のインピーダンスを調整または制御するモニタ制 御信号から得られる。 この文脈における「得られる」とは、得られる制御信号がモニタ制御信号の所 定の関数であることを意味する。最も簡単な好ましい場合においては、得られる 制御信号はモニタ制御信号と同じである。バッファ回路の実際の出力インピーダ ンスを決定する部品の対応する設計パラメータに関連する、モニタ部品の設計パ ラメータに依存して、他の機能上の関係、例えば、モニタ制御信号と出力インピ ーダンス制御信号との間の比例関係は適切なものとなりうる。 実際の出力インピーダンスを決定する部品と、モニタインピーダンス手段とは 、それらが同様の動態を示すように、かつ、温度およびそれらの製造中のプロセ ス変動のような外部影響が、双方に対して同様の影響を及ぼすように、設計され る。これは、例えば、双方の部品を同じ半導体チップ上に、かつそれ自体公知の 同じ工程によって製造することにより、行われうる。好ましくは、モニタ部品の 電気回路環境は、バッファの出力インピーダンスを決定する部品の電気回路環境 と同様であるようにに設計される。 従って、モニタ部品を所望のインピーダンス値へ調整すると、出力インピーダ ンスを決定する部品へ、対応する所望のインピーダンス値を与える結果となる。 モニタインピーダンス手段は、実際の出力インピーダンスを決定する部品と、 データ信号の伝送に関係する部品とから、機能的かつ構造的に分離されうる。 本発明の実施例によれば、出力バッファ回路および入力バッファ回路は、同じ チップ上に備えられ、かつ、複数の信号チャネルのための複数のバッファ回路の 、出力インピーダンス手段および入力終端インピーダンス手段の双方に対する、 または、出力インピーダンス手段および入力インピーダンス手段のそれぞれに対 する、調整信号を得るために、同じインピーダンス制御モニタインピーダンス手 段を使用しうる。 実施例によれば、本発明の出力バッファ回路の出力段は、電圧源に接続された 入力ポートと、伝送線路に接続された出力ポートと、の間のスイッチングを、 送信されるべきデータに応じて行う第１機能層と、この電圧源のソースインピー ダンスを決定するための第２機能層と、を有する構造を含む。 第１機能層は、対称伝送線路を駆動するための４つのスイッチ、または非対称 伝送線路を駆動するための１対のスイッチを含むブリッジ回路から構成されうる 。 第２層は、好ましくは、第１層に直列に接続され、かつバッファへ動作電力を 供給する電源端子間に接続された、制御可能インピーダンス手段を含む。このイ ンピーダンス手段は、電界効果トランジスタ、好ましくはＭＯＳＦＥＴ、として 具体化されうる。 実施例によれば、モニタインピーダンス手段は、出力インピーダンスを決定す るための第２機能層内に含まれたＭＯＳＦＥＴのレプリカである。 「素子のレプリカ」という用語は、特にその素子のコピーを意味し、このコピ ーは、実質的に同じ（幅、高さ、深さのような）物理的寸法と、同じプロセスに より製造された実質的に同じ（不純物の濃度、タイプ、ドーピング方法、などの ような）パラメータとを有し、従って、実質的に同じ電気的特性を有する。さら に一般的な意味においては、この用語はまた、全ての寸法およびパラメータにお いて同じではないが、前記素子と所定の関係にある電気的特性を有する素子をも 意味する。例えば、もし前記素子およびそのレプリカの幾何学的寸法が、互いに 異なるように選択されれば、その場合となる。 好ましくは、モニタインピーダンス手段はさらに、バッファ回路の出力インピ ーダンスに寄与するスイッチのレプリカを含む。モニタインピーダンス手段の制 御可能部品は、その全体的インピーダンスが所望値をとり、従って、スイッチの インピーダンスおよび第２層のインピーダンスを含む出力バッファ回路のインピ ーダンスもまた所望値をとるように、制御される。 前記第２機能層内のそれぞれのインピーダンス手段は、その独立したインピー ダンス調整手段を有することができ、それぞれのインピーダンス調整手段は、基 準素子、例えば外部に接続された抵抗、により所望インピーダンスをとるように 制御されるモニタインピーダンス手段を含む。もし第２機能層の全てのインピー ダンスを、単一の基準抵抗により同じインピーダンス値に調整することが所望さ れるならば、さらなるモニタインピーダンス手段を所望インピーダンス値へ制御 するための内部基準インピーダンスとして、前記基準素子を含むマスタ制御ルー プにより制御されるモニタインピーダンスのレプリカを用いる、スレーブ制御ル ープを備えうる。 もう１つの実施例によれば、第２機能層は、同じインピーダンス制御電圧を受 ける１対のインピーダンス手段を含む。双方のインピーダンス手段は、同じ導電 形ではあるが異なるチャネルの幾何学構造、すなわちチャネルの幅および／また は長さ、を有するＭＯＳＦＥＴを含み、与えられたチャネルインピーダンスに対 し上部ＭＯＳＦＥＴは下部ＭＯＳＦＥＴよりも低いゲートソース電圧を必要とす るようにされる。このようにすれば、上部インピーダンス手段および下部インピ ーダンス手段の双方を、ほぼ同じインピーダンスに調整するためには、単一制御 信号で十分である。 以下においては、添付図面を参照しつつ本発明の実施例を説明する。添付図面 において、 図１は、本発明の実施例の機能ブロック図を示し、 図２は、マスタ制御ループおよびスレーブ制御ループを有する出力バッファ回 路の実施例を示し、 図３は、対称的に配置された２つの結合した制御ループを有する出力バッファ 回路の実施例を示し、 図４は、上部出力インピーダンス手段および下部出力インピーダンス手段の双 方を制御するための単一制御ループを有する出力バッファ回路の実施例を示し、 図５ａは、図２または図３による出力バッファの出力段の別の実施例を示し、 図５ｂは、図４による出力バッファの出力段の別の実施例を示し、 図６は、マスタ制御ループおよびスレーブ制御ループを有する出力バッファ回 路の実施例を示し、この出力バッファ回路は、伝送線路を浮動的に駆動するよう にされる。 図１は、本発明の実施例の機能ブロック図を示す。この図において、参照番 号１は、入力ポート２および出力ポート３を有するスイッチ段を示す。電力は、 入力ポート２からスイッチ段１を経、さらに出力ポート３を経て、出力ポート３ に接続された伝送線路７内へ流入する。スイッチ段には、信号ポート４へ印加さ れるデータ信号ＤＩＮに応じて、入力ポート２と出力ポート３とを異なる様式で 接続するスイッチが備えられている。 Ｚ１は、スイッチ段１の入力ポート２と、動作電圧Ｖ_Bを発生する電源６の電 源端子ＢＨ、ＢＬと、の間に接続されたインピーダンス手段を示す。インピーダ ンスＺ１は、インピーダンス制御信号ＣＳ１により調整可能なインピーダンス値 を生じる。 参照番号Ｚ２は第２インピーダンス手段を示し、そのインピーダンスは、第２ インピーダンス制御信号ＣＳ２に応じて調整可能である。参照番号５は、基準信 号ＲＥＦと、第２インピーダンス手段Ｚ２の実際のインピーダンスを示すインピ ーダンス値検出信号ＤＳ１と、に依存して第２制御信号ＣＳ２を出力する制御増 幅器を示す。 このブロック図から、出力バッファは、ポート３における出力信号のスイッチ ングを行う第１機能層と、出力ポート３の出力インピーダンスの調整を可能にす る第２機能層と、を含むことは明らかである。さらに、第２インピーダンス手段 Ｚ２が備えられ、そのインピーダンスは、インピーダンス検出信号ＤＳ１に基づ いて容易にモニタされうる。 図１から明らかなように、第１インピーダンス手段Ｚ１は、制御増幅器５から 第２インピーダンス手段Ｚ２へ供給される制御信号CＳ２から得られる制御信号 を受ける。もし第２インピーダンス手段Ｚ２が、インピーダンスＺ１の電気的特 性の第１制御信号ＣＳ１への依存に類似した、対応した電気的特性の制御信号Ｃ Ｓ２への依存を示せば、第１インピーダンス手段Ｚ１および第２インピーダンス 手段の双方を、制御信号ＣＳ２により調整することができ、また、第２インピー ダンス手段Ｚ２のインピーダンス値のみでなく、第１インピーダンス手段Ｚ１の インピーダンス値をも、検出信号ＤＳ１によりモニタすることができる。 好ましくは、第２インピーダンス手段Ｚ２は、第１インピーダンス手段Ｚ１と 実質的に同じ電気的特性を有する、第１インピーダンス手段Ｚ１のレプリカで あり、第１インピーダンス手段および第２インピーダンス手段の双方は、同じ制 御信号ＣＳ２を受けるものとする。 制御増幅器５は、第２インピーダンス手段Ｚ２の検出されるインピーダンス値 が、基準値ＲＥＦに追従するように、制御信号ＣＳ２を出力する。 図２は、マスタ制御ループおよびスレーブ制御ループを有する出力バッファ回 路の実施例を示す。 この図の出力バッファ回路は、ブリッジとして接続された４つのスイッチング トランジスタ１１ないし１４を含むスイッチ段１を含む。このスイッチング段は 、上部供給電位ＶＢＨを供給する供給線路と、ブリッジ回路の上部供給ノード２ ｕと、の間に接続された、上部ＭＯＳＦＥＴ Ｚ１ｕを含み、さらに、む第１イ ンピーダンス手段Ｚ１を経て電力を受け、さらに、下部供給電位を供給する下部 供給線路ＶＢＬと、ブリッジ回路１の下部供給ノード２１と、の間に接続された 下部ＭＯＳＦＥＴ Ｚ１ｌを含む、第１インピーダンス手段Ｚ１を経て電力を受 ける。 ブリッジ回路の出力は、ブリッジの出力ポート３に接続された２つのワイヤＯ ＰおよびＯＮを有する対称伝送線路に接続されている。図２から明らかなように 、ブリッジ回路１は、ブリッジ１の入力ポートを構成する上部供給ノード２ｕお よび下部供給ノード２１の接続を有し、出力ポート３は、データ入力ポート４へ 印加される入力データＤＩＮに従う。もしＤＩＮが高電位にあれば、ＯＮはノー ド２１に接続され、ＯＰはノード２ｕに接続されるが、もしＤＩＮが低電位にあ れば、ＯＮは供給ノード２ｕに接続され、ＯＰは供給ノード２１に接続される。 このようにして、ポート３における出力電圧の極性は、入カデータＤＩＮに依存 する。 上部ＭＯＳＦＥＴ Ｚ１ｕのインピーダンスは、ＭＯＳＦＥＴ Ｚ１ｕのゲー トへ印加されるインピーダンス制御信号ＣＳ１ｕにより制御されうる。同様にし て、下部ＭＯＳＦＥＴ Ｚ１ｌのインピーダンスは、ＭＯＳＦＥＴ Ｚ１ｌのゲ ートへ印加される制御信号ＣＳ１ｌにより制御されうる。 Ｚ２は、ＭＯＳＦＥＴ Ｚ１ｕと同じ電源線路ＶＢＨに接続された、ＭＯＳＦ ＥＴ Ｚ１ｕのレプリカであるＭＯＳＦＥＴにより構成された、第２インピー ダンス手段を示す。ＭＯＳＦＥＴ Ｚ１ｕおよびＭＯＳＦＥＴ Ｚ２の双方は、 同じチャネル幅Ｗ_ZHを有する。ここで説明するこの実施例および他の全ての実施 例において、トランジスタは同じチャネル長を有する。 参照番号ＳＲ１は、スイッチトランジスタ１１または１２のレプリカを示す。 トランジスタＳＲ１は、ＭＯＳＦＥＴ Ｚ２と直列に接続されている。ＭＯＳＦ ＥＴ ＳＲ１のゲートは、スイッチングトランジスタ１１または１２へこれをス イッチオンするために出力される電位と同じ電位である、電位ＶＤＤに接続され ている。 ＭＯＳＦＥＴ Ｚ２のゲートは、ＭＯＳＦＥＴ Ｚ１ｕが受ける制御信号ＣＳ １ｕと同じ制御信号ＣＳ２を受ける。 Ｒｒｅｆは、端子ＴｒｅｆおよびＢＬを経て、トランジスタＺ２およびＳＲ１ と直列に接続されて分圧器を構成する外部基準抵抗を示す。Ｒｒｅｆの既知抵抗 に基づき、この分圧器の出力信号ＤＳ１は、トランジスタＺ２およびＳＲ１の直 列接続のインピーダンスを示す。この直列接続は、トランジスタＺ２と同じ制御 信号を受けるトランジスタＺ１ｕと、ＳＲ１と同じゲート電位を受けるスイッチ ングトランジスタ１１および１２の導電状態にある一方と、の直列接続のレプリ カであるので、トランジスタＺ１ｕと、スイッチングトランジスタ１１および１ ２の導電状態にある一方と、の直列接続は、トランジスタＺ２およびＳＲ１の直 列接続と同じインピーダンスを有する。さらに、これらの直列接続のそれぞれの インピーダンス値は、制御信号ＣＳ１ｕに対応する制御信号ＣＳ２により調整可 能である。 参照番号５１は、制御増幅器として働き、インピーダンス検出信号ＤＳ１を受 けるように接続された反転入力を有する演算増幅器を示す。さらに、増幅器５１ は、基準電圧を受けるように接続された非反転入力を有する。制御増幅器５１の 出力は、トランジスタＺ２へ制御信号ＣＳ２を、またトランジスタＺ１ｕへ制御 信号ＣＳ１ｕを供給するように接続されている。ＲｕおよびＲ１は、基準電圧Ｖ ｒｅｆを発生させるために供給線路ＶＢＨとＶＢＬとの間に接続された分圧器の 抵抗を示す。 以上に説明した図２の回路部品は、以下のように動作する。制御増幅器５１ は差動増幅により、トランジスタＺ２およびＳＲ１の直列接続が、ＲｒｅｆにＲ ｕ／Ｒ１を乗じたものに等しいインピーダンスを持つように、制御信号ＣＳ２を 出力する。従って、トランジスタＺ２およびＳＲ１の直列インピーダンスは、所 望値を有する基準抵抗Ｒｒｅｆの接続により、所望値に調整されうる。同時に、 供給線路ＶＢＨに接続された出力ポート３の上部枝路のインピーダンスは、トラ ンジスタＺ２およびＳＲ１がそれぞれ、トランジスタＺ１ｕおよびスイッチング トランジスタ１１および１２のレプリカであるために、同じ値をとる。スイッチ ングトランジスタ１１および１２は、同じチャネル幅Ｗ_SHを有する相互に同じも のであり、一方スイッチングトランジスタ１３および１４は、同じチャネル幅Ｗ_SL を有する相互に同じものである。 もしスイッチングトランジスタ１１ないし１４が、ポート３における所望の出 力インピーダンス範囲と比較して、低いオン状態インピーダンスを有するように 設計されていれば、これらのデバイスのレプリカＳＲ１は省略されうる。しかし 、チップ表面上のスペースを節約するためには、スイッチングトランジスタ１１ および１２を、それらのオン状態インピーダンスが、電源線路ＶＢＨと出力ポー ト３との間の全インピーダンスに重要な寄与を行うように設計し、トランジスタ Ｚ１ｕを、トランジスタ１１および１２のインピーダンス変動を補償するために 、またインピーダンス調整範囲を与えるために用いることが、より好ましい。こ の場合、レプリカＳＲ１の配設は、インピーダンスの調整精度を顕著に改善する 。好ましくは、前記オン状態インピーダンスは、電源線路ＶＢＨと出力ポート３ との間の所望の全インピーダンスの３０％ないし７０％の範囲内にあるようにす る。 また、たとえもしスイッチングトランジスタが、出力インピーダンスに対して 重要な寄与を行っていても、もしトランジスタＺ１ｕのレプリカのチャネルの幾 何学構造が、Ｚ１ｕよりも高いインピーダンスの方へ変更されれば、スイッチン グトランジスタのレプリカを省略することができる。結果として得られるインピ ーダンスの精度はやや低下するが、多くの応用のためには十分である。 以上に説明した回路は、図１に関連してもっと一般的に説明した、上部供給線 路ＶＢＨと出力ポート３との間のインピーダンスを制御するための全ての素子 を含む。図２には示されていないが、上述の回路と同様の回路が、下部供給線路 ＶＢＬと出力ポート３との間のインピーダンスを制御するために用いられうる。 この場合には、ＶＢＨと、トランジスタ１３または１４およびＺ１ｌのレプリカ トランジスタの直列接続と、の間に接続された第２基準抵抗が必要となり、この 直列接続の端部はＶＢＬに接続される。図２に示されていないこの構成は、ＶＢ Ｈと出力ポート３との間の上部枝路と、ＶＢＬと出力ポート３との間の下部枝路 と、の独立したインピーダンス制御を行うための、２つの独立した基準抵抗を有 する２つの独立した制御ループを含む。 図２は、上部枝路のインピーダンス、すなわち、トランジスタＺ１ｕとトラン ジスタ１１または１２との直列接続のインピーダンス、の制御を可能にし、か一 つ同時に、下部枝路のインピーダンス、すなわち、トランジスタＺ１ｌとトラン ジスタ１３、１４との直列接続のインピーダンス、の制御をも可能にする回路構 成を示している。これは、以下に説明するように、図２に関連して上述された制 御ループをマスタ制御ループとして用いることにより、かつ、スレーブとして、 すなわち、第１制御ループすなわちマスタ制御ループに依存して、働く第２制御 ループを備えることにより、実現される。 参照番号Ｚ４は、トランジスタＺ２のレプリカであるＭＯＳＦＥＴを示す。同 様にして、参照番号ＳＲ２は、トランジスタＳＲ１のレプリカであるＭＯＳＦＥ Ｔを示す。両トランジスタは、直列に接続されている。さらに、トランジスタＺ ４は供給線路ＶＢＨに接続され、そのゲートは、トランジスタＺ２と同じ制御信 号ＣＳ２を受ける。トランジスタＳＲ２のゲートは、トランジスタＳＲ１のゲー トと同じ電位を受ける。このようにして、トランジスタＺ４およびＳＲ２の直列 接続のインピーダンスは、トランジスタＺ２およびＳＲ１のインピーダンスと同 じになり、このインピーダンスは、上述のように基準抵抗体Ｒｒｅｆの抵抗に応 じて増幅器５１により制御される。 参照番号ＳＲ３は、スイッチングトランジスタ１３または１４のレプリカであ るＭＯＳＦＥＴを示す。参照番号Ｚ３は、トランジスタＺ１ｌのレプリカであり 、Ｚ１ｌと同じ電源線路ＶＢＬに接続されたＭＯＳＦＥＴを示す。トランジスタ Ｚ３およびＺ１ｌは、第２制御増幅器５２により、これらのゲートに同じ制御 信号ＣＳ３を受ける。この制御増幅器の非反転入力は、上部インピーダンスとし でのトランジスタＺ４およびＳＲ２の直列接続と、下部インピーダンスとしての トランジスタＳＲ３およびＺ３の直列接続と、により構成された分圧器に接続さ れている。トランジスタＺ４およびＳＲ２は、トランジスタＺ２およびＳＲ１の レプリカであり、それぞれそれらのゲートに同じ制御信号を受けるために、Ｚ４ およびＳＲ２の直列接続は、Ｒｒｅｆに依存して決定されるインピーダンス値を 有する基準インピーダンスを与える。制御増幅器５１の動作と同様に、制御増幅 器５２は、分圧器ＲｕおよびＲｌから発生する基準電圧Ｖｒｅｆを反転入力に受 け、トランジスタＳＲ３およびＺ３の直列接続のインピーダンスが、トランジス タＺ４およびＳＲ２の直列接続のインピーダンスにＲｌ／Ｒｕを乗じたものに等 しくなるように、制御信号ＣＳ３を出力する。トランジスタＺ４およびＳＲ２が それぞれ、トランジスタＺ２およびＳＲ１のレプリカであることにより、かつ、 制御増幅器５１を含むマスタ制御ループと、制御増幅器５２を含むスレーブ制御 ループと、の働きにより、トランジスタＳＲ３およびＺ３の直列インピーダンス は、外部に接続された基準抵抗体Ｒｒｅｆの抵抗に等しくなる。トランジスタＳ Ｒ３およびＺ３はそれぞれ、スイッチングトランジスタ１３、１４、およひＺ１ １のレプリカであり、かつ同じゲート電圧を受けるために、出力ポート３と供給 線路ＶＢＬとの間の下部枝路インピーダンスもまた、Ｒｒｅｆと同じ抵抗となる 。従って、インピーダンス手段Ｚ１の上部枝路インピーダンスおよび下部枝路イ ンピーダンスの双方を、同じ基準抵抗Ｒｒｅｆにより調整することができる。も し抵抗ＲｕおよびＲｌが同じインピーダンス値を有すれば、インピーダンス手段 Ｚ１の上部枝路インピーダンスおよび下部枝路インピーダンスの双方は、Ｒｒｅ ｆに対応するインピーダンス値を有する。 トランジスタＳＲ１と同様に、トランジスタＳＲ２およびＳＲ３もまた、前述 のように、もしスイッチングトランジスタ１３および１４が、トランジスタＺ１ ｌのインピーダンスより著しく小さいオン状態インピーダンスを有するように設 計されれば、あるいは、もしチャネルの幾何学構造が変更されれば、省略されう る。 図３は、対称構成の２つのインピーダンス制御ループを有する実施例を示す 。スイッチング段１と、上部トランジスタＺ１ｕおよび下部トランジスタＺ１ｌ を組み込んだ第１インピーダンス手段Ｚ１と、に関しては、この回路は図２の回 路と同じである。図３の回路は、トランジスタＺ１ｕのレプリカであり、かつ同 じ電源線路ＶＢＨに接続されたチャネルを有するＭＯＳＦＥＴ Ｚ２ｕと、スイ ッチングトランジスタ１１、１２のレプリカであるＭＯＳＦＥＴ ＳＲ４と、外 部に接続された基準抵抗Ｒｒｅｆと、スイッチングトランジスタ１３、１４のレ プリカであるＭＯＳＦＥＴ ＳＲ５と、トランジスタＺ１ｌのレプリカであり、 かつ同じ電源線路ＶＢＬに接続されたＭＯＳＦＥＴ Ｚ２ｌと、の直列接続を含 む。これらのレプリカはそれぞれ、インピーダンス手段Ｚ１内のそれらの対応ト ランジスタと同じ、かつスイッチ段１内のオン状態におけるそれらの対応トラン ジスタと同じ、ゲート電圧を受ける。 この回路はさらに、制御増幅器５３の非反転入力が受ける第１基準電圧Ｖｒｅ ｆ１と、制御増幅器５４の反転入力が受ける第２基準電圧Ｖｒｅｆ２と、を供給 するための２段分圧器として接続された抵抗Ｒｕ、Ｒｃ、およびＲｌの直列接続 を含む。制御増幅器５３の反転入力は、トランジスタＳＲ４に接続された基準抵 抗Ｒｒｅｆの端子に接続され、一方、制御増幅器５４の非反転入力は、トランジ スタＳＲ５に接続された基準抵抗Ｒｒｅｆの端子に接続されている。 動作に際しては、制御増幅器５３および５４は、制御増幅器５３および５４の それぞれの入力端子間の電圧差はゼロとなるように、トランジスタＺ２ｕおよび Ｚ２ｌへ制御信号ＣＳ２ｕおよびＣＳ２ｌをそれぞれ出力する。もしＲｕがＲｌ に等しく、ＲｃがＲｕの２倍のインピーダンスを有するように選択されており、 もしトランジスタＺ２ｕおよびＳＲ４の直列接続のインピーダンスが、トランジ スタＺ２ｌおよびＳＲ５の直列接続のインピーダンスに等しく、かつこれらのイ ンピーダンスの和がＲｒｅｆに等しければ、それらの電圧差はゼロにる。 これらのインピーダンスは、上述のように、第１インピーダンス手段Ｚ１およ びスイッチ段１の、対応するトランジスタのレプリカであるため、電源線路ＶＢ Ｈと出力ポート３との間の上部枝路インピーダンスもまた、基準抵抗Ｒｒｅｆの 半分の値をとる。電源線路ＶＢＬと出力ポート３との間の下部枝路インピーダン スもまた、基準抵抗Ｒｒｅｆの半分のインピーダンス値をとる。従って、ポー ト３の全出力インピーダンスは、上部枝路インピーダンスと下部枝路インピーダ ンスとの和、すなわちＲｒｅｆとなる。 図２に関連して前述したように、スイッチングトランジスタ１１、１２、１３ 、１４のレプリカＳＲ４、ＳＲ５は、もしこれらのスイッチングトランジスタが 出力ポートインピーダンスへかなり寄与するのでなければ、省略されうる。 この実施例は、回路の対称性、上部および下部の枝路インピーダンスが、単一 の基準抵抗のみを用い高精度で同じインピーダンス値へ制御されうることにより 特に有利である。 図４は、本発明による出力バッフア回路の実施例を示し、この実施例は、電源 線路ＶＢＨと出力ポート３との間の第１インピーダンス手段Ｚ１の上部枝路のイ ンピーダンスと、電源線路ＶＢＬと出力ポート３との間の第１インピーダンス手 段Ｚ１の下部枝路のインピーダンスと、の双方を調整するために単一制御ループ を用いている。この図において、トランジスタＺ１ｕおよびＺ１ｌを含む第１イ ンピーダンス手段Ｚ１の構造と、スイッチ段１の構造とは、図２および図３に示 されている実施例と同様である。 図４の回路は、制御増幅器５１と、この増幅器へ入力信号を供給する回路と、 の接続に関しては、図２に関連して説明した回路と同様である。図２に関連して すでに説明したように、この回路は、トランジスタＺ１ｕと、スイッチングトラ ンジスタ１１および１２の導電状態の一方と、により構成される第１インピーダ ンス手段Ｚ１の上部枝路インピーダンスを、トランジスタＺ２およびＳＲ１の直 列接続のインピーダンスに応じて調整する。 この回路が、図２において説明した回路と異なる点は、トランジスタＺ１ｌと 、スイッチングトランジスタ１３および１４の導電状態の一方と、の直列接続に より構成される下部枝路インピーダンスのインピーダンスを調整するための第２ 制御ループが備えられていない点である。むしろ、下部枝路の調整可能なインピ ーダンス素子、すなわちトランジスタＺ１ｌは、上部トランジスタＺ１ｕと同じ ゲート電圧を受ける。トランジスタＺ１ｌのソースが下部供給線路ＶＢＬに接続 されていることにより、トランジスタＺ１ｌのゲートソース電圧が、トランジス タＺ１ｕのゲートソース電圧より高くなる事実を考慮に入れるために、トラン ジスタＺ１ｌのチャネル幅Ｗ_ZLは、上部トランジスタＺ１ｕのチャネル幅より小 さくされる。このようにして、トランジスタＺ１ｕおよびＺ１ｌのゲートソース 電圧は異なるにもかかわらず、これらのトランジスタのインピーダンスはほぼ等 しくなり、かつ増幅器５１から出力される制御信号ＣＳ２の制御を受ける。 この回路は、単一の制御増幅器５１のみを必要とする点で有利である。この回 路は、上部供給線路ＶＢＨと下部供給線路ＶＢＬとの間の供給電圧が低いとき、 例えば１ボルトに等しいか、または１ボルトより低いときに、特に適している。 図４に示されている回路の改変（図示せず）によれば、抵抗Ｒｕが、トランジ スタＺ１ｕのレプリカと、スイッチングトランジスタ１１、１２のレプリカと、 のもう１つの直列接続により置換され、一方、抵抗Ｒｌが、スイッチングトラン ジスタ１３または１４のレプリカと、トランジスタＺ１ｌのレプリカと、のさら にもう１つの直列接続により置換される。スイッチングトランジスタのレプリカ のゲートは、図２に関連して前述した電位ＶＤＤを受け、一方、トランジスタＺ １ｕおよびＺ１ｌのレプリカは、増幅器５１が出力する制御信号ＣＳ２を受ける 。トランジスタＺ１ｕのレプリカは上部供給線路ＶＢＨに接続され、一方トラン ジスタＺ１ｌのレプリカは下部供給線路ＶＢＬに接続される。この改変は、下部 供給線路ＶＢＬと出力バッファ３との間の下部枝路インピーダンスのための、よ り高いインピーダンス調整精度の実現を可能にする。 図５ａは、非対称伝送線路７を駆動するスイッチ段１の改変を示す。この図か ら明らかなように、スイッチ段１は、スイッチングトランジスタ１２および１４ の単一枝路のみを含む。インピーダンス手段Ｚ１の上部トランジスタＺ１ｕおよ び下部トランジスタＺ１ｌは、図２または図３に関連して前述したように、それ ぞれ制御信号ＣＳ１ｕおよびＣＳ１ｌを受ける。 図５ｂは、図４の回路に用いられるスイッチング段１の改変を示す。再び、ス イッチング段１は、トランジスタ１２および１４の単一枝路のみを含む。インピ ーダンス手段Ｚ１の上部トランジスタＺ１ｕおよび下部トランジスタＺ１ｌは、 図４に関連して前述したように制御信号ＣＳ２を受ける。 図示されていない改変によれば、対称伝送線路を駆動するスイッチ段は、伝 送線路の導線のそれぞれに対して１つずつある２つの枝路を含み、それぞれの枝 路は、図５ａまたは図５ｂに示されているように相互接続されたインピーダンス 素子およびスイッチ素子を含み、これらの枝路は、対称な信号伝送を実現するた めに相補的にスイッチされる。 図６は、本発明の出力バッファ回路の実施例を示し、この実施例は、対称伝送 線路を浮動的に、すなわち、伝送線路上のコモンモード電位と、出力バッファ回 路の内部回路の電源電位ＶＳＳまたはＶＤＤと、の間の電位差が適度な限度内に おいて任意でありうるように、駆動するために特に設計されている。出力バッフ ァ回路の浮動動作は、電源線路ＶＢＨおよびＶＢＬの間の浮動電源電圧を出力段 １へ供給することにより実現される。 図６の回路は、図２に関連して前述された例に基づいており、図２の回路の全 ての機能素子を含む。図６の回路が図２の回路と異なる点は、ＭＯＳＦＥＴトラ ンジスタによって図２に具体化されているそれぞれの機能素子が、図６の回路に おいては、逆導電形を有する２つのＭＯＳＦＥＴトランジスタの並列接続から成 る点である。増幅器５１および５２はそれぞれ、正および負の制御信号を発生す る差動出力を備えており、正の制御信号は、制御信号を受ける機能素子のｎ形Ｍ ＯＳＦＥＴへ印加され、一方、負の出力は、それぞれの機能素子のｐ形トランジ スタヘ印加される。スイッチ段１に関しては、それぞれのスイッチ素子１１ない し１４は、相補形制御信号により駆動される逆導電形を有するＭＯＳＦＥＴトラ ンジスタの並列接続を含む。これらのスイッチ素子のレプリカＳＲ１ないしＳＲ ３は、スイッチ素子の動作条件と同様の電気的条件を確立するために、ゲートに 相補形信号を対応して受ける。すなわち、それぞれのレプリカにおいて、ｐ形Ｍ ＯＳＦＥＴはゲートにＶＳＳ電位を受け、一方、ｎ形ＭＯＳＦＥＴはゲートにＶ ＤＤ電位を受ける。 図６に示されている回路の動作を説明するために、出力段１の供給線路ＶＢＨ およびＶＢＬの間の供給電圧が、駆動回路のＶＤＤおよびＶＳＳの間の供給電圧 に対して浮動上昇するものと仮定する。これは最終的には、ｎ形ＭＯＳＦＥＴの ゲートへ供給される電位が、もはやこれらのｎ形トランジスタをターンオンする ために十分でないという結果をもたらす。しかし、それぞれの機能素子のｐ形 トランジスタは、ＶＢＨおよびＶＢＬの間の電圧が浮動上昇することによりｎ− ＭＯＳデバイスがもはや動作不能となった時、その素子の機能を引き継ぐことが できる。もし一方、供給線路ＶＢＨおよびＶＢＬの間の供給電圧が、駆動回路の 供給線路ＶＤＤおよびＶＳＳの間の電圧に対して浮動下降すれば、最終的にはｐ 形ＭＯＳＦＥＴはもはやターンオンしえなくなるが、ｎ−ＭＯＳデバイスはなお 適正に動作しうる。このようにして、ｎ−ＭＯＳトランジスタとｐ−ＭＯＳトラ ンジスタとの並列接続の配設は、出力の電源線路ＶＢＨおよびＶＢＬの間の電圧 が、ドライバ回路の供給電圧に対して浮動上昇および浮動下降しうる電圧範囲を 拡大する。 上部インピーダンス手段Ｚ１ｕおよび下部インピーダンス手段Ｚ１ｌのレプリ カと、スイッチ１１ないし１４のレプリカとが、それぞれの前者の素子と同じ動 態を示すことを保証するために、これらのレプリカおよび基準抵抗Ｒｒｅｆもま た浮動状態に保たれ、かつ出力バッファ回路の出力段の供給線路ＶＢＨおよびＶ ＢＬの間に接続される。 図３の出力バッファを、いま説明した意味で浮動的に動作しうるようにするた めには、図２に対する図６の改変と同様の、図３の回路に対する改変を用いうる 。図６の回路においては、特定の機能素子のｐ−ＭＯＳデバイスのチャネル幅Ｗ は、そのレプリカのｐ−ＭＯＳデバイスのチャネル幅に等しい。同じことは、そ れぞれのｎ−ＭＯＳデバイスのチャネル幅Ｗについても言える。この図において 、Ｗに付けた第１インデックスはそれぞれの素子の機能を、すなわち、Ｓはスイ ッチを、Ｚはインピーダンス手段を、を示す。第２インデックスは、その位置を 、すなわち、Ｌは下部枝路を、Ｕは上部枝路を、示す。第３インデックスは、そ の導電形を、すなわち、ＮまたはＰを示す。 スイッチ素子１１ないし１４のレプリカを用いている前述の実施例のそれぞれ においては、電力を節約するために、もしさしあたって必要でなければ出力バッ ファをスイッチオフするために、これらのレプリカを用いることができる。これ は、例えば、スイッチ素子１１ないし１４のｎ−ＭＯＳレプリカのゲートを正の 供給電位ＶＤＤに接続し、かつ、スイッチ素子１１ないし１４のレプリカのｐ− ＭＯＳデバイスがもし存在すれば、それらのゲートを電位ＶＳＳに接続して、 出力バッファ回路を活動状態にし、また、レプリカのｎ−ＭＯＳ素子のゲートを ＶＳＳ電位に接続し、一方レプリカのｐ−ＭＯＳデバイスのゲートをＶＤＤ電位 に接続して、出力バッファ回路を非活動状態にする、回路を配設することにより 可能である。 好ましくは、上述の全ての実施例において、それぞれの機能素子およびそのレ プリカは同じ半導体チップ上に形成され、これは簡単な様式で、それぞれのレプ リカの電気的特性が、その対応する機能素子の特性に厳密に対応することを保証 する。 もし出力バッファ回路を単一の半導体チップ上に集積するほかに、例えば、デ ータの双方向通信を可能にするために、入力バッファ回路をも同じ半導体チップ 上に集積すれば、入力バッファ回路は特性ラインインピーダンスを終端する端末 回路網を有利に含み、この終端回路網は、上述のように調整されるインピーダン ス値を有する出力バッファ回路のインピーダンス素子のレプリカを含む。入力バ ッファの終端回路網内のレプリカは、出力バッファ回路網内の対応するインピー ダンス手段が受ける制御信号から得られる制御信号を受ける。簡単な好ましい場 合には、これらの制御信号は同じである。この回路構成によれば、単一基準抵抗 のみにより、適正な信号源インピーダンス整合と、終端インピーダンスの整合と 、を保証することが可能である。 もちろん、以上の実施例においては基準抵抗Ｒｒｅｆを外部に接続される素子 として説明したが、この基準抵抗をチップ上に配設することも同様に可能である 。この基準抵抗は、必ずしも抵抗体により与えられなければならないわけではな く、例えば、所望の抵抗性の動態を示すように接続されたトランジスタを用いて も同様に与えられうる。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年１０月２日（１９９８．１０．２） 【補正内容】 請求の範囲 １．伝送されるべきデータに応じて伝送線路（７）を駆動する出力バッファ回 路において、該回路が、 入力ポート（２）と、伝送されるべきデータに応じてディジタル制御信号（Ｄ ＩＮ）を受ける制御端子（４）と、前記伝送線路に接続される出力ポート（３） と、を有するスイッチ段（１）を含み、 該スイッチ段（１）が、前記ディジタル制御信号（ＤＩＮ）に応じて前記入力 ポート（２）に前記出力ポート（３）を接続するようにされたスイッチ（１１、 １２、１３、１４）を含み、前記回路がさらに、 一端を前記スイッチ段（１）の前記入力ポート（２）に接続され、他端を上部 電位（ＶＢＨ）を供給するための電源線路に接続された、上部インピーダンス手 段（Ｚ１ｕ）と、一端を前記スイッチ段（１）の前記入力ポート（２）に接続さ れ、他端を下部電位（ＶＢ１）を供給するための電源線路に接続された、下部イ ンピーダンス手段（Ｚ１ｌ）と、を含む第１インピーダンス手段（Ｚ１）であっ て、前記上部インピーダンス手段（Ｚ１ｕ）と、前記下部インピーダンス手段（ Ｚ１ｌ）と、前記スイッチ段（１）の前記入力ポート（２）と、が直列に接続さ れている、前記第１インピーダンス手段（Ｚ１）を含み、 前記上部および下部インピーダンス手段（Ｚ１ｕ，，Ｚ１ｌ）が、それぞれの 制御信号（ＣＳ１ｕ、ＣＳ１ｌ）に応じてそれぞれ調整可能であり、前記回路が さらに、 モニタインピーダンス制御入力を有するモニタインピーダンス手段（Ｚ２）で あって、該モニタインピーダンス手段のインピーダンスが、前記モニタインピー ダンス制御入力に印加される制御信号（ＣＳ２）に応じて調整可能である、前記 モニタインピーダンス手段（Ｚ２）と、 前記モニタインピーダンス制御入力ヘ制御信号（ＣＳ２）を出力することによ り、前記モニタインピーダンス手段（Ｚ２）のインピーダンスを、所定のターゲ ット値に応じて調整するようにされた調整手段（５）であって、該調整手段が、 前記モニタインピーダンス手段（Ｚ２）のインピーダンス値を検出し且つイン ピーダンス値検出信号（ＤＳＩ）を出力するための抵抗手段（Ｒｒｅｆ）と、前 記インピーダンス値検出信号（ＤＳ１）を基準信号（Ｖｒｅｆ）と比較し且つ前 記インピーダンス値検出信号（ＤＳ１）の前記基準信号（Ｖｒｅｆ）からの偏差 に応じて前記モニタインピーダンス制御信号（ＣＳ２）を出力する手段（５１、 ５２）と、を含む、前記調整手段（５）と、を含み、 前記上部インピーダンス手段（Ｚ１ｕ）が前記第１インピーダンス制御入力に 、前記調整手段（５）が出力する前記モニタインピーダンス制御信号（ＣＳ２） から得られる制御信号（ＣＳ１ｕ）を受けるように接続されており、 前記回路がさらに、 第３インピーダンス制御信号（ＣＳ３）に応じて制御可能であるインピーダン スを有する第３インピーダンス手段（Ｚ３）と、 第４制御信号（Ｃｓ２）に応じて調整可能であるインピーダンスを有する第４ インピーダンス手段（Ｚ４）と、を含み、 前記第３（Ｚ３）および前記第４（Ｚ４）インピーダンス手段が、分圧器を与 えるように直列に接続されており、 前記第４インピーダンス手段（Ｚ４）が、前記第２制御信号（ＣＳ２）から得 られる前記第４インピーダンス制御信号を受けるように接続されており、前記回 路がさらに、 前記分圧器（Ｚ３、Ｚ４）の出力を基準信号（Ｖｒｅｆ）と比較し且つ前記分 圧器（Ｚ３、Ｚ４）の出力の前記基準信号（Ｖｒｅｆ）からの偏差に応じて前記 第３インピーダンス制御信号（ＣＳ３）を出力する手段（５２）を含み、 前記第１インピーダンス手段の前記上部（Ｚ１ｕ）が、前記モニタインピーダ ンス制御信号（ＣＳ２）から得られる前記第１インピーダンス制御信号（ＣＳ１ ｕ）を受けるように接続されており、 前記第１インピーダンス手段の前記下部（Ｚ１ｌ）が、前記第３インピーダン ス制御信号（ＣＳ３）から得られるインピーダンス制御信号（ＣＳ１ｌ）を受け るように接続されていること、 を特徴とする、前記出力バッファ回路。 ２．前記モニタインピーダンス手段が、 上部電位を供給するための前記電源線路（ＶＢＨ）に一端を接続された上部イ ンピーダンス手段（Ｚ２ｕ）と、 下部電位を供給するための前記電源線路（ＶＢＬ）に一端を接続された下部イ ンピーダンス手段（Ｚ２ｌ）と、を含み、 前記モニタインピーダンス手段の前記上部（Ｚ２ｕ）の他端と、前記モニタイ ンピーダンス手段の前記下部（Ｚ２ｌ）の他端とが、前記抵抗（Ｒｒｅｆ）を経 て接続されており、 前記インピーダンス値検出信号を基準信号と比較するための前記手段が、 前記モニタインピーダンス手段の前記上部（Ｚ２ｕ）の前記他端における電圧 レベルを第１基準電圧（Ｖｒｅｆ１）と比較し、かつ、前記電圧レベルの第１基 準電圧（Ｖｒｅｆｌ）からの偏差に応じて、前記モニタインピーダンス手段の前 記上部（Ｚ２ｕ）へ上部インピーダンス制御信号（ＣＳ２ｕ）を出力するための 第１手段（５３）と、 前記モニタインピーダンス手段の前記下部（Ｚ２ｌ）の前記他端における電圧 レベルを第２基準電圧（Ｖｒｅｆ２）と比較し、かつ、前記電圧レベルの前記第 ２基準電圧（Ｖｒｅｆ２）からの偏差に応じて、前記モニタインピーダンス手段 の前記下部（Ｚ２ｌ）へ、下部インピーダンス制御信号（ＣＳ２ｌ）を出力する ための第２手段（５４）と、を含み、 前記第１インピーダンス手段（Ｚ１）の前記上部および下部がそれぞれ、前記 モニタインピーダンス手段（Ｚ２ｕ、Ｚ２ｌ）のそれぞれの前記上部および前記 下部制御信号（ＣＳ２ｕ、ＣＳ１ｌ）から得られるインピーダンス制御信号（Ｃ Ｓ１ｕ、ＣＳ１ｌ）をそれぞれ受けるように接続されていること、 を特徴とする、請求項１の条文に記載の出力バッファ回路。 ３．前記上部インピーダンス手段（Ｚ１ｕ）が第１電界効果トランジスタであ り、そのドレインは前記電源端子の第１のもの（ＢＨ）に接続され、そのソース は前記スイッチ段（１）に接続され、そのゲートは前記調整手段（５）が出力す る前記制御信号（ＣＳ２）から得られる前記第１インピーダンス制御信号（ＣＳ １ｕ）を受けるように接続されており、 前記下部インピーダンス手段（Ｚ１ｌ）が、前記第１電界効果トランジスタ と同じ導電形を有する第２電界効果トランジスタであり、そのドレインは前記ス イッチ段（１）に接続され、そのソースは前記第２電源端子（ＢＬ）に接続され 、そのゲートは前記調整手段（５）が出力する前記インピーダンス制御信号（Ｃ Ｓ１ｕ）を受けるように接続されており、 前記第１電界効果トランジスタ（Ｚ１ｕ）のチャネル幅対チャネル長の比が、 前記第２電界効果トランジスタ（Ｚ１ｌ）の前記比より大きいこと、 を特徴とする、請求項１の条文に記載の出力バッファ回路。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．伝送されるべきデータに応じて伝送線路（７）を駆動する出力バッファ回 路において、該回路が、 入力ポート（２）と、伝送されるべきデータに応じてディジタル制御信号（Ｄ ＩＮ）を受ける制御端子（４）と、前記伝送線路に接続される出力ポート（３） と、を有するスイッチ段（１）を含み、 該スイッチ段（１）が、前記ディジタル制御信号（ＤＩＮ）に応じて前記入力 ポート（２）に前記出力ポート（３）を接続するようにされたスイッチ（１１、 １２、１３、１４）を含み、前記回路がさらに、 前記スイッチ段（１）に接続され且つ第１インピーダンス制御入力を有する第 １インピーダンス手段（Ｚ１）であって、該第１インピーダンス手段（Ｚ１）の インピーダンスが、前記第１インピーダンス制御入力に印加される制御信号（Ｃ Ｓ１）に応じて調整可能である、前記第１インピーダンス手段（Ｚ１）と、 第２インピーダンス制御入力を有する第２インピーダンス手段（Ｚ２）であっ て、該第２インピーダンス手段のインピーダンスが、前記第２インピーダンス制 御入力に印加される制御信号（ＣＳ２）に応じて調整可能である、前記第２イン ピーダンス手段（Ｚ２）と、 前記スイッチ段（１）の前記出力ポート（３）の出力インピーダンスを調整す る手段（５）と、を含み、 該調整手段（５）が、制御信号（ＣＳ２）を前記第２インピーダンス制御入力 へ出力することにより、前記第２インピーダンス手段（Ｚ２）の前記インピーダ ンスを、所定のターゲット値に応じて調整するようにされており、 前記第１インピーダンス手段（Ｚ１）が、前記調整手段（５）により出力され る前記制御信号（ＣＳ２）から得られる制御信号（ＣＳ１）を前記第１インピー ダンス制御入力に受けるように接続されていること、 を特徴とする、前記出力バッファ回路。