KR20000034041A - 임피던스 조절기능을 갖는 반도체 장치 - Google Patents

임피던스 조절기능을 갖는 반도체 장치 Download PDF

Info

Publication number
KR20000034041A
KR20000034041A KR1019980051193A KR19980051193A KR20000034041A KR 20000034041 A KR20000034041 A KR 20000034041A KR 1019980051193 A KR1019980051193 A KR 1019980051193A KR 19980051193 A KR19980051193 A KR 19980051193A KR 20000034041 A KR20000034041 A KR 20000034041A
Authority
KR
South Korea
Prior art keywords
code
count
signal
voltage
output
Prior art date
Application number
KR1019980051193A
Other languages
English (en)
Other versions
KR100410471B1 (ko
Inventor
이광진
김석산
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR10-1998-0051193A priority Critical patent/KR100410471B1/ko
Publication of KR20000034041A publication Critical patent/KR20000034041A/ko
Application granted granted Critical
Publication of KR100410471B1 publication Critical patent/KR100410471B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 임피던스 조절기능을 갖는 반도체 장치에 관한 것으로서, 그 특징은 시스템 임피던스에 대응하는 저항이 결합된 패드; 피드백된 카운트 코드를 검출하고, 기설정된 제 1 전압을 발생하고, 상기 검출된 카운트 코드에 따라 가변 가능한 전류신호를 상기 패드로 출력하는 코드검출부; 상기 기설정된 제 1 전압과 상기 패드상에 유기된 제 2 전압 각각에 포함된 노이즈 성분을 필터링하여 출력하는 필터링부; 상기 필터링부에 의해 필터링된 제 1 및 제 2 전압의 레벨값을 비교하고, 상기 제 1 및 제 2 전압의 레벨값이 상이할 때 카운트 인에이블신호를 출력하는 비교부; 상기 비교부로부터의 카운트 인에이블신호에 응답하여 초기값부터 상향 또는 하향으로 카운트하여 카운트 코드를 발생하고, 상기 카운트된 코드를 상기 코드검출부로 피드백시키는 코드발생부; 및 출력 인에이블신호의 상승엣지에 응답하여 상기 코드발생부로부터의 카운트 코드를 래치하고, 출력 인에이블신호의 하강엣지에 응답하여 상기 래치된 카운트 코드에 의해 데이터 라인을 통해 입력되는 데이터를 버퍼링하여 출력하는 데이터 구동수단을 구비함에 있다.
따라서, 본 발명에서는 외부저항으로 인한 노이즈를 제거하여 외부 장치와의 임피던스를 정합시킴으로써, 출력신호의 손실을 줄일수 있는 효과가 있다.

Description

임피던스 조절기능을 갖는 반도체 장치
본 말명은 임피던스 조절기능을 갖는 반도체 장치에 관한 것으로서, 특히, 데이터 구동부의 출력 임피던스를 프로그램하여 외부 장치와의 임피던스를 정합시킴으로써, 출력신호의 손실을 줄일수 있는 임피던스 조절기능을 갖는 반도체 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치가 고속화됨에 따라 전파지연시간을 최소화하기 위해서 외부 장치와 인터페이스 되는 신호의 스윙 폭이 줄어들고 있는 데, 이와 같이 신호의 스윙 폭이 줄어들게 되면 외부의 노이즈에 보다 민감해 지고, 또한 임피던스 부정합으로 인한 반사에 대해서도 상당한 영향을 받게 되므로 외부 장치와의 인터페이스의 역할을 수행하는 데이터 구동회로의 출력신호가 왜곡된다. 그 왜곡된 신호를 반도체 장치에 사용할 경우 셋업/홀드(Setup/Hold)의 문제나 입력레벨을 오인하는 문제 등이 발생하게 된다. 이러한 문제점들을 해결하기 위해 다음과 같은 임피던스 매칭 기술이 이용된다.
도 1 은 종래의 임피던스 조절기능을 갖는 반도체 장치를 설명하기 위한 블록도로서, 도시된 바와 같이, 시스템 임피던스에 대응하는 저항(RZQ)이 결합된 패드(10)와, 피드백되는 카운트 코드(CTQx)를 검출하고, 기준전압인 제 1 전압(Vref)을 발생하고, 그 검출된 카운트 코드에 따라 제 2 전압(VZQ)를 발생하는 코드검출부(20)와, 코드검출부(10)로부터의 제 1 및 제 2 전압(Vref,VZQ)의 레벨값을 비교하고, 제 1 및 제 2 전압(Vref,VZQ)의 레벨값이 일치할 때까지 카운트 인에이블신호(U/D)를 출력하는 비교부(40)와, 비교부(10)로부터의 카운트 인에이블신호(U/D)에 응답하여 초기값부터 상향 또는 하향으로 카운트하고, 그 카운트된 코드를 코드검출부(10)로 피드백시키는 코드발생부(60)와, 출력 인에이블신호(OE)에 응답하여 제 1 및 제 2 전압(Vref,VZQ)가 일치할 때 결과하는 카운트 코드(CTQx)를 코드검출부(10)로부터 입력받아 래치하고, 상기 래치된 카운트 코드(CTQx)에 의해 데이터 라인(DL, DLB)을 통해 전송된 데이터를 출력하는 데이터 구동부(80)로 구성된다.
상기 패드(20)에 결합된 저항(RZQ)은 데이터 구동부(80)의 출력단 임피던스를 프로그램 하기 위한 외부저항으로서, 데이터 구동부(80)의 임피던스보다 5배 더 큰 저항값을 갖도록 설정된다.
상기 데이터 구동부(80)는 출력 인에이블신호(OE)를 반전하여 출력하는 인버터(81)와, 출력 인에이블신호(OE)에 응답하여 코드발생부(160)의 카운트 코드(CTQ)를 래치하는 제 1 래치(82)와, 인버터(81)의 출력신호에 응답하여 제 1 래치부(82)에 래치된 카운트 코드를 래치하는 제 2 래치부(84)와, 제 2 래치부(84)에서 출력된 코드신호(DZQ)에 응답하여 데이터 라인(DL,DLB)상의 데이터를 래치하고 데이터신호(DOU,DOD)를 출력하는 데이터 출력버퍼(86)와, 데이터신호(DOU,DOD)의 신호레벨을 외부 장치의 신호레벨로 변환한 데이터신호(DQ)를 출력하는 오프칩 드라이버부(88)로 구성된다.
상기한 바와 같은 종래 기술에서는 ZQ패드(10)에 연결된 외부저항(RZQ)의 접지와 내부저항의 접지(미도시)가 떨어져 있기 때문에 외부 노이즈가 내부접지 노이즈의 위상과 다르게 되므로, 동상 노이즈(Common noise)에 대해 강한면이 있는 반면에, 외부 저항(RZQ)을 통해 외부 노이즈가 그대로 반도체 장치 내부에 전달하기 때문에 비교부(40)에서 상기 외부 노이즈에 의한 왜곡된 전압을 비교하게 되고, 이에 따라 순차적으로 카운터(60)에서 잘못된 카운트 코드가 출력되는 문제점이 발생된다. 이러한 문제점은 데이터 구동부와 복수의 버스 신호선을 통한 외부 장치간의 임피던스 부정합을 초래하게 된다.
상기 문제점을 해결하기 위하여 본 발명의 목적은 비교기의 저역통과필터를 이용하여 외부 저항으로 인한 고주파 노이즈를 제거함으로써, 외부장치와의 임피던스를 정합시킬 수 있는 임피던스 조절기능을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 코드발생부의 초기값을 중간레벨로 설정함으로써, 저역통과필터를 이용할 시 문제되는 카운트 코드의 수렴속도를 개선할 수 있는 임피던스 조절기능을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 출력 드라이버의 특징은 시스템 임피던스에 대응하는 저항이 결합된 패드; 피드백된 카운트 코드를 검출하고, 기설정된 제 1 전압을 발생하고, 상기 검출된 카운트 코드에 따라 가변 가능한 전류신호를 상기 패드로 출력하는 코드검출수단; 상기 기설정된 제 1 전압과 상기 패드상에 유기된 제 2 전압 각각에 포함된 노이즈 성분을 필터링하여 출력하는 필터링수단; 상기 필터링수단에 의해 필터링된 제 1 및 제 2 전압의 레벨값을 비교하고, 상기 제 1 및 제 2 전압의 레벨값이 상이할 때 카운트 인에이블신호를 출력하는 비교수단; 상기 비교수단으로부터의 카운트 인에이블신호에 응답하여 초기값부터 상향 또는 하향으로 카운트하여 카운트 코드를 발생하고, 상기 카운트 코드를 상기 코드검출부로 피드백시키는 코드발생수단; 및 출력 인에이블신호의 상승엣지에 응답하여 상기 코드발생수단으로부터의 카운트 코드를 래치하고, 출력 인에이블신호의 하강엣지에 응답하여 상기 래치된 카운트 코드에 의해 데이터 라인을 통해 입력되는 데이터를 버퍼링하여 출력하는 데이터 구동수단을 구비함에 있다.
도 1 은 종래의 임피던스 조절기능을 갖는 반도체 장치를 설명하기 위한 블록도.
도 2 는 본 발명에 의한 임피던스 조절기능을 갖는 반도체 장치를 설명하기 위한 블록도.
도 3 은 도 2 의 저역통과필터의 주파수 특성도.
도 4 는 도 2 의 카운터를 설명하기 위한 회로도.
도 5 는 본 발명에 의한 반도체 장치의 노이즈 제거 특성을 보인 시믈레이션 파형도.
*도면의 주요 부분에 대한 부호의 설명
100; 패드 110; 코드검출부 120; 필터링부
140; 비교부 121; 제 1 저역통과필터 122; 제 2 저역통과피터
160; 코드발생부 180; 데이터 구동부 181; 인버터
184; 제 2 래치 186; 데이터 출력버퍼 188; 오프칩 드라이버
이하, 첨부한 도면을 참조하여 본 발명의 기술을 상세하게 설명하면 다음과 같다.
도 2 는 본 발명에 의한 출력 드라이버를 설명하기 위한 블록도로서, 도시된 바와 같이, 시스템 임피던스에 대응하는 저항(RZQ)이 결합된 ZQ패드(100)와, 피드백된 카운트 코드(CTQx)를 검출하고, 기설정된 제 1 전압(Vref)을 발생하고, 그 검출된 카운트 코드(CTQx)에 따라 가변 가능한 전류신호를 패드(110)로 출력하는 코드검출부(110)와, 기설정된 제 1 전압(Vref)과 패드(100)상에 유기된 제 2 전압(VZQ) 각각에 포함된 노이즈 성분을 필터링하여 출력하는 필터링부(120)와, 필터링부(120)에 의해 필터링된 제 1 및 제 2 전압(Vref,VZQ)의 레벨값을 비교하고, 제 1 및 제 2 전압(Vref,VZQ)의 레벨값이 상이할 때 카운트 인에이블신호(U/D)를 출력하는 비교부(140)와, 비교부(140)로부터의 카운트 인에이블신호(U/D)에 응답하여 초기값부터 상향 또는 하향으로 카운트하여 카운트 코드(CTQx)를 발생하고, 그 카운트 코드(CTQx)를 코드검출부로(110)로 피드백시키는 코드발생부(160)와, 출력 인에이블신호(OE)의 상승엣지에 응답하여 코드발생부(160)로부터의 카운트 코드를 래치하고, 출력 인에이블신호(OE)의 하강엣지에 응답하여 상기 래치된 카운트 코드에 의해 데이터 라인(DL, DLB)을 통해 입력되는 데이터를 버퍼링하여 출력하는 데이터 구동부(180)로 구성된다.
상기 저항(RZQ)은 데이터 구동부(180)의 출력단 임피던스를 프로그램하기 위해 ZQ패드(100)에 결합시킬 수 있는 외부 저항으로서, 데이터 구동부(180)의 임피던스보다 5배 더 큰 저항값을 갖도록 설정된다.
상기 필터링부(120)는 기설정된 제 1 전압(Vref)에 포함된 고주파 노이즈 성분을 필터링하여 출력하는 제 1 저역통과필터(121)와, 패드(100)상에 유기된 제 1 전압(VZQ)에 포함된 고주파 노이즈 성분을 필터링하여 출력하는 제 2 저역통과필터(122)로 구성된다.
상기 제 1 및 제 2 저역통과필터(121,122)는 각각이 커패시터(C)(미도시)로 구성되고, 상기 제 2 저역통과필터(122)는 저항(RZQ)과 결합함으로써 저역통과필터를 형성한다.
상기 코드발생부(180)는 카운트 인에이블신호(OE)에 응답하여 초기값을 카운트할 수 있는 최대값과 최소값사이의 중간값으로 설정된다.
도 4 도를 참조하여, 상기 코드발생부(160)는 5비트 카운터로서, 전원전압에 따라 리셋신호를 출력하는 리셋회로부(161)와, 제 1 및 제 2 입력신호를 논리합 연산하여 출력하는 복수의 오아게이트(OR1~OR5)와, 리셋회로부(161)의 리셋신호에 응답하여 상기 초기값이 설정되고, 복수의 오아게이트(OR1~OR5) 각각으로부터의 출력신호가 입력단자(T)에 인가될 때 클록신호(CLK)에 동기하여 토글되며, 각각이 제 1 및 제 2 출력신호를 발생하는 복수의 플립플롭(TF1~TF5)과, 상기 제 1 입력신호와 상기 제 1 출력신호를 논리곱하여 출력하는 복수의 제 1 앤드게이트(AND1,AND3, AND5,AND7,AND9)와, 상기 제 2 입력신호와 상기 제 2 출력신호를 논리곱하여 출력하는 복수의 제 2 앤드게이트(AND2,AND4, AND6,AND8, AND10)와, 복수의 플립플롭(TF1~TF5)에서 출력되는 제 1 출력신호를 지연하여 출력하는 복수의 인버터쌍(I1/I2,I3/I4,I5/I6,I7/I8,I9,I10)으로 구성되며, 제 1 오아게이트(OR1)에 인가되는 제 1 및 제 2 입력신호는 비교부(140)로부터의 카운트 인에이블신호(U/D)이고, 제 1 오아게이트(OR1)를 제외한 복수의 오아게이트(OR2,OR3,OR4,OR5) 각각은 전단의 제 1 앤드게이트(AND1,AND3,AND5,AND7,AND9)와 제 2 앤드게이트(AND2,AND4, AND6,AND8,AND10)의 출력신호(OUT1/OUTB1,OUT2/OUTB2,O3UT/OUTB3,OUT4/OUTB4,OUT5 /OUTB5)를 입력으로 한다. 예컨데, 앤드게이트(AND1)의 출력(OUT1)와 앤드게이트(AND2)의 출력(OUTB1)은 오아게이트(OR2)에 입력되고, 앤드게이트(AND3)의 출력(OUT2)와 앤드게이트(AND2)의 출력(OUTB2)은 오아게이트(OR3)에 입력된다.
상기 플립플롭들(TF1~ TF4)의 세트단자(SET)와 플립플롭(TF5)의 리셋단자 (RESET)는 각각 접지에 연결되고, 상기 클록신호(CLK)는 외부 클록을 분주한 클록신호로서 복수의 플립플롭(TF1~TF5)의 클록단자(CLK)에 각각 인가되고, 상기 복수의 플립플롭(TF1~TF5)에서 출력되는 제 1 및 제 2 출력신호는 서로 상보적인 신호이다.
상기 리셋회로부(161)는 상기 전원전압이 제 1 레벨에서 제 2 레벨로 천이할 시 상기 제 1 레벨과 제 2 레벨 사이의 중간 레벨에서 전원전압의 제 2 레벨을 추종하여 초기화를 위한 리셋신호를 발생한다. 상기 리셋신호는 플립플롭들(TF1~TF4)의 리셋단자에 인가되고, 플립플롭(TF5)의 세트단자에 각각 인가된다.
상기 데이터 구동부(180)는 출력 인에이블신호(OE)를 반전하여 출력하는 인버터(181)와, 출력 인에이블신호(OE)를 반전하여 출력하는 인버터(181)와, 출력 인에이블신호(OE)의 상승엣지 응답하여 카운팅부(160)의 카운트 코드(CTQx)를 래치하는 제 1 래치(182)와, 출력 인에이블신호(OE)의 하강엣지에 응답하여 제 1 래치부(182)에 래치된 카운트 코드를 래치하는 제 2 래치부(300)와, 제 2 래치부(184)에서 출력된 코드신호(DZQx)에 응답하여 데이터 라인(DL, DLB)상의 데이터를 래치하고 데이터신호(DOU,DOD)를 출력하는 데이터 출력버퍼(186)와, 데이터신호(DOU,DOD)의 신호레벨을 외부 장치의 신호레벨로 변환한 데이터신호(DQ)를 출력하는 오프칩 드라이버부(188)로 구성된다.
상기와 같이 구성된 바람직한 실시예의 작동 전반을 기술하면 다음과 같다.
도 2 를 참조하여, 코드검출부(110)는 코드발생부(160)로부터 피드백된 카운트 코드(CTQx)를 계속적으로 검출하고, 일정한 전압레벨을 유지하는 기준전압으로서 그 검출된 카운트 코드(CTQx)에 의해 변동되지 않는 제 1 전압(Vref)을 출력한다. 이 제 1 전압(Vref)은 데이터 구동부(180)에 제공되는 전원전압(VDDQ)의 절반값에 해당한다.
또한, 코드검출부(110)는 코드발생부(160)로부터 피드백된 검출된 카운트 코드에 대응하는 가변 가능한 전류신호를 패드(110)에 공급한다. 이에 따라 ZQ패드(21)상에 제 2 전압(VZQ)이 유기된다. 보다 상세하게, 코드검출부(110)는 복수의 트랜지스터 어레이로 구성되고, 카운트 코드(CTQx)에 대응하는 트랜지스터들이 턴온/턴오프되는 바, 카운트 코드(CTQx)가 증가하게 되면, 코드검출부(110)는 복수의 트랜지스터 어레이의 턴오/턴오프 동작에 의해 자체 임피던스가 증가한다. 코드검출부(110)의 임피던스 증가로 인해 임피던스 패드(100)로의 출력전류가 감소되고, 결과적으로 ZQ패드(21)상에 유기되는 제 2 전압(VZQ)이 감소된다. 이에 반해 계수된 카운트 코드(CTQx)가 감소하게 되면, 코드검출부(110)의 자체 임피던스가 감소하게 되므로, 임피던스 패드(100)로의 출력전류가 증가하게 되고, 결과적으로 제 2 전압(VZQ)이 증가하게 된다.
다음으로, 필터링부(120)의 제 1 저역통과필터(121)는 인가된 제 1 전압(Vref)을, 제 2 저역통과필터(120)는 제 2 전압(VZQ)을 필터링하여 외부 노이즈로 인한 고주파 노이즈 성분을 제거하고, 그 결과하는 신호들을 비교부(140)에 각각 제공한다.
상기 제 1 및 제 2 저역통과필터(121,122)는 저항과 커패시터로 구성된 1차 저역통과필터(LFP)로 간이하게 구현될 수 있으며, 입력 노이즈 신호를 만큼 감소시키는 3dB 주파수 fo는 다음의 수학식과 같이 나타낼 수 있다.
여기서, R은 외부 저항(RZQ)의 저항값을, C는 비교부(140)의 앞단에 달아준 커패시터의 커패시턴스을 각각 나타낸다.
만약, 외부 클록이 300 ㎒이고, 본 발명의 반도체 장치가가 이 클록을 4분주해서 사용한다고 할 경우, 그 분주된 동작 주파수는 75㎒라고 할 수 있으며, 외부 노이즈가 300㎒의 주파수일 가능성이 크므로 100㎒정도에서 3dB 주파수 fo를 만들면 충분히 외부 잡음을 제거 할 수 있게 된다. 이와 같은 3dB 주파수에서 외부 저항(RZQ)이 250Ω이라면, 6㎊인 커패시터를 비교부(140)의 입력단에 달아주면 된다.
본 발명의 반도체 장치가 외부 클록을 4분주 이상을 분주해서 사용할 경우 동작 주파수가 75㎒보다 더욱 작아지게 되므로, 외부 노이즈 제거 효과는 더욱 커지게 된다.
도 3 은 본 발명에 적용된 저역통과필터의 주파수 특성도로서, 동작 주파수(fop1,fop2)가 3dB 주파수 fo이하의 주파주 영역에 설정되어야 함을 보이고 있으며, 또한 동작 주파수가 낮은 fop1가 fop2보다 외부 인가 노이즈의 제거 가능성이 크다는 것을 나타낸다.
상기한 바와 같이, 필터링부(120)에 의해 노이즈가 제거된 제 1 및 제 2 전압이 비교부(140)에 인가될 때, 비교부(140)는 이 두 신호의 레벨 값을 비교하고, 그 레벨값의 차에 따른 카운트 인에이블신호(U/D)를 발생하고, 이를 코드발생부(160)에 인가한다.
상기 비교부(140)가 비교동작을 수행한 결과로서, 필터링된 제 1 전압의 레벨 값이 필터링된 제 2 전압의 레벨 값보다 클 경우에, 비교부(140)는 카운트 인에이블신호(U)를 발생하여 코드발생부(160)가 상향으로 카운트하도록 제어하고, 반면에 필터링된 제 1 전압의 레벨값이 필터링된 제 2 전압의 레벨값보다 작을 경우에 비교부(140)는 카운트 인에이블신호(D)를 발생하여 코드발생부(160)가 하향으로 카운트하도록 제어한다. 이렇게 카운트된 코드는 코드검출부(110)으로 피드백되고, 또한 출력 인에이블신호(OE)가 논리레벨 "하이"인 신호구간동안 데이터 구동부(180)의 제 1 래치(182)에 래치된다.
반면에, 필터링된 제 1 전압의 레벨 값이 필터링된 제 2 전압의 레벨 값이 같아질 경우, 비교부(140)는 카운트 인에이블신호(U/D)의 발생을 중지하여 코드발생부(160)를 디스에이블시킨다. 이때, 코드발생부(160)에서 발생되는 카운트 코드(CTQx)가 임피던스 조정을 위한 최종 카운트 코드가 되는 데, 이 최종 카운트 코드는 출력 인에이블신호(OE)가 논리레벨 "하이"인 신호구간동안 데이터 구동부(180)의 제 1 래치(182)에 래치된다.
상술한 바와 같이, 비교부(140)의 앞단에 저역통과필터를 사용할 경우에는 동작 주파수가 커짐에 따라 코드 수렴 시간이 더 길어지게 되는 단점이 발생된다. 이와 같은 문제점를 해결하기 위해 본 발명에서는 카운터의 초기값을 카운터가 카운트 할 수 있는 최대값과 최소값사이의 중간 레벨의 값으로 설정함으로써, 카운트 코드의 수렴시간을 최소화 하고자 한다.
도 4 는 카운트 코드의 수렴시간을 빠르게 하기 위해 구현된 5비트 카운터로서, 동작에 대한 상세한 설명은 다음과 같다. 본 발명의 실시예에서는 코드발생부를 5비트 카운터 구현하였으나 이에 제한되지 않는다.
리셋회로부(161)는 전원전압이 제 1 레벨 즉, 0V에서 천천이 증가하여 제 2 레벨 즉, 풀 VDD가 될 때 처음에는 0V의 리셋신호를 출력하다가 전원전압이 중간레벨에 도달할 때 전원전압 레벨을 추종하는 특성을 가진다.
T형 플립플롭들(TF1~TF5)은 리셋회로부(161)가 리셋신호를 발생할 때"10000"의 코드값으로 초기화 된다.
이와 같은 상태에서 카운트 인에이블신호(U/D)가 코드발생부(160)에 인가되면, 먼저 오아게이트(OR1)는 카운트 인에이블신호(U/D)를 논리합하여 T형 플립플롭(TF1)의 입력단(T)에 인가한다. 그러면, T형 플립플롭(TF1)은 클록신호(CLK)에 동기하여 토글되고(즉, 현재의 상태를 반전하고), 출력신호(Q1/QB1)를 발생한다. 출력신호(Q1)는 직렬로 결합된 인버터쌍(I1/I2)을 통해 지연된 후 카운트 코드(CTQ1)로서 출력된다. 앤드게이트(AND1)는 T형 플립플롭(TF1)의 출력신호(Q1)와 카운트 인에이블신호(U)를 논리곱하여 출력신호(OUT1)을 발생하고, 앤드게이트(AND2)는 출력신호(QB1)와 카운트 인에이블신호(D)를 논리곱하여 출력신호(OUTB1)를 발생한다.
상기 앤드게이트(AND1)와 앤드게이트(AND2)의 출력신호(OUT1, OUTB1)는 오아게이트(OR2)에 입력되고, 이곳에서 논리합 연산된 후 T형 플립플롭(TF2)의 입력단(T)에 인가된다. 그러면, T형 플립플롭(TF2)은 클록신호(CLK)에 동기하여 토글되고(즉, 현재의 상태를 반전하고), 출력신호(Q2/QB2)를 발생한다. 출력신호(Q1)는 직렬로 결합된 인버터쌍(I3/I4)을 통해 지연된 후 카운트 코드(CTQ2)로서 출력된다. 앤드게이트(AND3)는 T형 플립플롭(TF2)의 출력신호(Q2)와 앤드게이트(AND1)의 출력신호를 논리곱하여 출력신호(OUT2)를 발생하고, 앤드게이트(AND4)는 출력신호(QB2)와 앤드게이트(AND2)의 출력신호(OUTB1)을 논리곱하여 출력신호(OUTB2)를 발생한다.
상기한 바와 같은 방식으로 카운트 업/다운 동작이 진행되므로, 나머지 게이트들과 플립플롭들에 대한 동작은 여기에서 생략하기로 한다.
상술한 바와 같이, 코드발생부(160)는 카운트 인에이블(U/D)에 응답하여 상향 또는 하향으로 카운팅 동작을 수행한 후 5비트 카운트 코드(CTQ1~CTQ5)를 발생한다.
상기 코드발생부(160)를 5비트의 카운터를 구현하였을 경우 종래 기술에서는 카운트 코드(CTQx)가 "0"이나 "11111"로 초기화되어 최악의 경우 32번의 코드이동이 필요하지만, 본 발명의 카운터에서는 "10000"으로 16번의 코드이동이면 충분하다.
상술한 바와 같이 코드발생부(160)로부터 전송된 최종 카운터 코드(CTQ1~CTQ5)는 데이터 구동부(180)의 제 1 래치(182)에 래치된다. 이 래치된 카운트 코드는 출력 드라이버를 디스에이블시키는 시점 즉, 출력 인에이블신호(OE)가 "로우"레벨로 천이할 때 제 2 래치(184)에 전송되어 래치된다. 이어서, 제 2 래치(184)는 데이터 출력버퍼(186)를 인에이블시키기 위한 코드신호(DZQx)를 발생하여 데이터 출력부에 인가한다.
데이터 출력버퍼부(186)에서는 복수개의 데이터 출력버퍼중 "하이"레벨의 코드신호(DZQ)를 인가받은 데이터 출력버퍼만이 동작하게 되고, 복수의 데이터 라인(DL,DLB)을 통해 입력되는 데이터를 버퍼링하고, 그 버퍼링한 데이터신호(DOU,DOD)를 오프칩 드라이버부(188)에 전송한다. 그러면, 오프칩 드라이버부(188)는 입력 데이터신호(DOU, DOD)의 신호레벨을 외부 장치의 신호레벨로 변환한 후 최종 데이터신호(DQ)를 출력한다.
본 발명의 실시예에 따라 제 1 및 제 2 전압(Vref,VZQ)에 포함된 노이즈가 제거되었을 때 데이터 구동부(180)를 통해서 출력되는 데이터신호(DQ)의 임피던스 값은 외부장치의 임피던스 값과 거의 같게 되므로, 외부 노이즈로 인한 출력신호의 왜곡이 감소하게 된다.
도 5 는 본 발명에 의한 임피던스 기능을 갖는 반돛 장치의 노이즈 제거 특성을 보인 시믈레이션 파형도로서, 참조부호 1은 외부노이즈, 참조부호 2는 기설정된 제 1 전압를, 참조부호 3은 제 2 전압(V2)가 저역통과필터에 의해 필터링되었을 때의 노이즈를 각각 나타내고, 외부 노이즈의 크기가 0.4VPP에서 0.08VPP로 감소함을 나타낸다. 여기서, VPP는 첨두치 전압이다.
따라서, 본 발명에서는 외부저항으로 인한 노이즈를 제거하여 외부 장치와의 임피던스를 정합시킴으로써, 출력신호의 손실을 줄일수 있는 효과가 있으며, 또한 비교부의 초기값을 중간 레벨로 설정함으로써, 카운트 코드의 수렴속도를 개선할 수 있는 다른 효과가 있다.

Claims (6)

  1. 시스템 임피던스에 대응하는 저항이 결합된 패드;
    피드백된 카운트 코드를 검출하고, 기설정된 제 1 전압을 발생하고, 상기 검출된 카운트 코드에 따라 가변 가능한 전류신호를 상기 패드로 출력하는 코드검출수단;
    상기 기설정된 제 1 전압과 상기 패드상에 유기된 제 2 전압 각각에 포함된 노이즈 성분을 필터링하여 출력하는 필터링수단;
    상기 필터링수단에 의해 필터링된 제 1 및 제 2 전압의 레벨값을 비교하고, 상기 제 1 및 제 2 전압의 레벨값이 상이할 때 카운트 인에이블신호를 출력하는 비교수단;
    상기 비교수단으로부터의 카운트 인에이블신호에 응답하여 초기값부터 상향 또는 하향으로 카운트하여 카운트 코드를 발생하고, 상기 카운트 코드를 상기 코드검출부로 피드백시키는 코드발생수단; 및
    출력 인에이블신호 상승엣지에 응답하여 상기 코트발생수단으로부터의 카운트 코드를 래치하고, 출력 인에이블신호 하강엣지에 응답하여 상기 래치된 카운트 코드에 의해 데이터 라인을 통해 입력되는 데이터를 버퍼링하여 출력하는 데이터 구동수단을 구비하는 것을 특징으로 하는 임피던스 조절 기능을 갖는 반도체 장치.
  2. 제 1 항에 있어서.
    상기 필터링수단은 상기 제 1 전압에 포함된 고주파 노이즈 성분을 필터링하여 출력하는 제 1 저역통과필터와, 상기 제 2 전압에 포함된 고주파 노이즈 성분을 필터링하여 출력하는 제 2 저역통과필터로 구성되는 것을 특징으로 하는 임피던스 조절기능을 갖는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 저역통과필터는 각각이 커패시터로 구성되고, 상기 제 2 저역통과필터는 상기 저항과 결합하여 저역통과필터를 형성하는 것을 특징으로 하는 임피던스 조절기능을 갖는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 코드발생수단은 상기 카운트 인에이블신호에 응답하여 초기값을 카운트할 수 있는 최대값과 최소값사이의 중간값으로 설정하는 것을 특징으로 하는 임피던스 조절기능을 갖는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 코드발생수단은 전원전압에 따라 리셋신호를 출력하는 리셋회로부와, 상기 제 1 및 제 2 입력신호를 논리합연산하여 출력하는 복수의 오아게이트와, 상기 복수의 오아게이트에 대응하여 결합하고, 상기 리셋회로부의 리셋신호에 응답하여 상기 초기값이 설정되고, 상기 복수의 오아게이트로부터의 출력신호가 입력될 때 클록신호에 동기하여 각각이 제 1 및 제 2 출력신호를 발생하는 복수의 플립플롭과, 상기 복수의 플립플롭에 각각이 결합되고, 상기 제 1 입력신호와 상기 제 1 출력신호를 논리곱하여 출력하는 복수의 제 1 앤드게이트와, 상기 복수의 플립플롭에 각각이 결합되고, 상기 제 2 입력신호와 상기 제 2 출력신호를 논리곱하여 출력하는 복수의 제 2 앤드게이트와, 상기 복수의 플립플롭에 각각 결합되고 상기 제 1 출력신호를 지연하여 출력하는 인버터쌍으로 구성되며, 제 1 오아게이트에 인가되는 제 1 및 제 2 입력신호는 상기 비교수단으로부터의 카운트 인에이블신호이고, 상기 제 1 오아게이트를 제외한 나머지 오아게이트 각각은 전단의 제 1 앤드게이트와 제 2 앤드게이트의 출력신호를 입력으로 하는 것을 특징으로 하는 임피던스 조절기능을 갖는 장치.
  6. 제 5 항에 있어서,
    상기 리셋회로부는 상기 전원전압이 제 1 레벨에서 제 2 레벨로 천이할 시 상기 제 1 레벨과 제 2 레벨 사이의 중간 레벨에서 전원전압의 제 2 레벨을 추종하여 초기화를 위한 리셋신호를 발생하는 것을 특징으로 하는 임피던스 조절기능을 갖는 반도체 장치.
KR10-1998-0051193A 1998-11-27 1998-11-27 임피던스 조절기능을 갖는 반도체 장치_ KR100410471B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0051193A KR100410471B1 (ko) 1998-11-27 1998-11-27 임피던스 조절기능을 갖는 반도체 장치_

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0051193A KR100410471B1 (ko) 1998-11-27 1998-11-27 임피던스 조절기능을 갖는 반도체 장치_

Publications (2)

Publication Number Publication Date
KR20000034041A true KR20000034041A (ko) 2000-06-15
KR100410471B1 KR100410471B1 (ko) 2005-05-24

Family

ID=19559991

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0051193A KR100410471B1 (ko) 1998-11-27 1998-11-27 임피던스 조절기능을 갖는 반도체 장치_

Country Status (1)

Country Link
KR (1) KR100410471B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100410978B1 (ko) * 2000-05-24 2003-12-18 삼성전자주식회사 반도체 메모리 장치의 임피이던스 매칭회로
KR100681881B1 (ko) * 2006-04-06 2007-02-15 주식회사 하이닉스반도체 반도체 메모리의 온 다이 터미네이션 장치 및 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950014110B1 (ko) * 1992-10-16 1995-11-21 금성일렉트론주식회사 반도체 조립장치
KR19980054181U (ko) * 1996-12-31 1998-10-07 김영환 임피던스 정합 회로를 가지는 반도체 장치
JPH10242848A (ja) * 1997-02-27 1998-09-11 Nec Corp 半導体集積回路
JPH10284691A (ja) * 1997-04-11 1998-10-23 Seiko Epson Corp 半導体装置、及びノイズフィルター

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100410978B1 (ko) * 2000-05-24 2003-12-18 삼성전자주식회사 반도체 메모리 장치의 임피이던스 매칭회로
KR100681881B1 (ko) * 2006-04-06 2007-02-15 주식회사 하이닉스반도체 반도체 메모리의 온 다이 터미네이션 장치 및 방법
US7812632B2 (en) 2006-04-06 2010-10-12 Hynix Semiconductor Inc. Apparatus for on-die termination of semiconductor memory and method of operating the same

Also Published As

Publication number Publication date
KR100410471B1 (ko) 2005-05-24

Similar Documents

Publication Publication Date Title
US7053660B2 (en) Output buffer circuit and control method therefor
US6980021B1 (en) Output buffer with time varying source impedance for driving capacitively-terminated transmission lines
US6130563A (en) Output driver circuit for high speed digital signal transmission
US5619147A (en) CMOS buffer with controlled slew rate
US5528166A (en) Pulse controlled impedance compensated output buffer
US5159205A (en) Timing generator circuit including adjustable tapped delay line within phase lock loop to control timing of signals in the tapped delay line
KR100295674B1 (ko) 아날로그 혼용 디지탈 디엘엘
US5444406A (en) Self-adjusting variable drive strength buffer circuit and method for controlling the drive strength of a buffer circuit
US6094086A (en) High drive CMOS output buffer with fast and slow speed controls
US10691150B1 (en) Fast response high-speed redriver channel power up in CIO mode
JPH08288813A (ja) 駆動装置及び駆動方法
GB2402824A (en) Feedback slew rate stabilisation for a CMOS output driver subject to PVT variations
US20020084800A1 (en) Dynamic impedance matched driver for improved slew rate and glitch termination
US6417705B1 (en) Output driver with DLL control of output driver strength
KR100266902B1 (ko) 수신 장치 및 통신 장치의 전송 라인 종단 회로
US6154078A (en) Semiconductor buffer circuit with a transition delay circuit
EP3723291A1 (en) Transmitter circuit having a pre-emphasis driver circuit
US6160416A (en) Full CMOS slew rate controlled input/output buffer
US11705892B2 (en) Deglitcher with integrated non-overlap function
US6812761B2 (en) Selectively combining signals to produce desired output signal
US6043682A (en) Predriver logic circuit
US6225819B1 (en) Transmission line impedance matching output buffer
KR100410471B1 (ko) 임피던스 조절기능을 갖는 반도체 장치_
KR100486301B1 (ko) 전력 소비를 감소시키는 종단 회로.
US4550405A (en) Deskew circuit for automatic test equipment

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091113

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee