KR20240059637A - 능동 인터포저를 가진 결합 구조체 - Google Patents

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벨가셈 하바
로라 윌스 미르카리미
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아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드
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Abstract

결합 구조체가 개시된다. 결합 구조체는 제 1 콘택 패드를 가지는 제 1 반도체 소자를 포함할 수 있다. 인터포저는, 상기 인터포저의 제 1 면 상의 제 2 콘택 패드 및 상기 제 1 면의 반대편인 상기 인터포저의 제 2 면 상의 제 3 콘택 패드 및 제 4 콘택 패드를 가질 수 있고, 상기 제 2 콘택 패드는 상기 제 1 콘택 패드에 결합되며, 제 2 반도체 소자는 상기 제 3 콘택 패드에 결합된 제 5 콘택 패드 및 상기 제 4 콘택 패드에 결합된 제 6 콘택 패드를 가진다. 스위칭 회로부는 상기 제 2 콘택 패드와 상기 제 3 콘택 패드 사이의 제 1 전기적 연결 및 상기 제 2 콘택 패드와 상기 제 4 콘택 패드 사이의 제 2 전기적 연결 사이에서 스위칭하도록 구성될 수 있다.

Description

능동 인터포저를 가진 결합 구조체
관련 출원들
본 출원은 2021년 9월 24일에 출원되고 발명의 명칭이 "BONDED STRUCTURE WITH ACTIVE INTERPOSER"인 미국 가출원 번호 제 63/248311에 대한 우선권을 주장하는데, 이러한 문헌은 그 전체 내용이 원용되어 본원에 통합된다.
본 발명의 분야는 능동 인터포저를 가진 결합 구조체에 관한 것이다.
고대역폭 메모리(HBM) 디바이스 또는 수직 집적을 활용하는 다른 디바이스와 같은 다수의 반도체 소자(예컨대, 집적된 디바이스 다이)가 다양한 애플리케이션에서 서로의 위에 적층될 수 있다. 적층된 소자는 콘택 패드들의 어레이를 통해서 서로 전기적으로 통신할 수 있다. 마주보는 반도체 소자들 상의 콘택 패드들이 정렬되는 것 및 두 개의 마주보는 반도체 소자들 상의 콘택 패드들 사이의 전기적 연결이 신뢰가능한 것을 보장하는 것이 중요할 수 있다.
일 실시형태에서, 결합 구조체는 제 1 콘택 패드를 가진 제 1 반도체 소자; 인터포저로서, 상기 인터포저의 제 1 면 상의 제 2 콘택 패드 및 상기 제 1 면의 반대편인 상기 인터포저의 제 2 면 상의 제 3 콘택 패드 및 제 4 콘택 패드를 가진, 인터포저 - 상기 제 2 콘택 패드는 상기 제 1 콘택 패드에 결합됨 -; 상기 제 3 콘택 패드에 결합된 제 5 콘택 패드 및 상기 제 4 콘택 패드에 결합된 제 6 콘택 패드를 가진 제 2 반도체 소자; 및 상기 제 2 콘택 패드와 상기 제 3 콘택 패드 사이의 제 1 전기적 연결 및 상기 제 2 콘택 패드와 상기 제 4 콘택 패드 사이의 제 2 전기적 연결 사이에서 스위칭하도록 구성된 스위칭 회로부를 포함할 수 있다.
일부 실시형태들에서, 스위칭 회로부는 인터포저 내에 배치된다. 일부 실시형태들에서, 스위칭 회로부는 제 1 반도체 소자 및 제 2 반도체 소자 중 적어도 하나 내에 배치된다. 일부 실시형태들에서, 제 2 콘택 패드와 제 3 콘택 패드는 서로 측방향으로 오프셋된다. 일부 실시형태들에서, 상기 제 1 반도체 소자는 상기 제 1 콘택 패드를 포함하는 제 1 복수 개의 콘택 패드를 포함하고, 상기 제 2 반도체 소자는 상기 제 5 콘택 패드와 상기 제 6 콘택 패드를 포함하는 제 2 복수 개의 콘택 패드를 포함하며, 상기 제 1 복수 개의 콘택 패드는 상기 제 2 복수 개의 콘택 패드의 제 2 피치와 매칭되는 제 1 피치를 가진다. 일부 실시형태들에서, 상기 제 1 반도체 소자는 상기 제 1 콘택 패드를 포함하는 제 1 복수 개의 콘택 패드를 포함하고, 상기 제 2 반도체 소자는 상기 제 5 콘택 패드와 상기 제 6 콘택 패드를 포함하는 제 2 복수 개의 콘택 패드를 포함하며, 상기 제 1 복수 개의 콘택 패드는 상기 제 2 복수 개의 콘택 패드의 제 2 피치와 상이한 제 1 피치를 가진다. 일부 실시형태들에서, 상기 인터포저는 상기 제 2 면 상의 제 3 복수 개의 콘택 패드를 포함하고, 상기 제 3 복수 개의 콘택 패드는 상기 스위칭 회로부를 이용하여 상기 제 1 면 상의 제 2 콘택 패드에 각각 연결가능한 콘택 패드들의 세트를 포함하며, 상기 콘택 패드들의 세트는 상기 제 3 콘택 패드, 상기 제 4 콘택 패드, 및 하나 이상의 추가적 콘택 패드를 포함한다.
일부 실시형태들에서, 상기 콘택 패드들의 세트는 100 μm2 이하의 면적 내에 배치된다. 일부 실시형태들에서, 상기 콘택 패드들의 세트는 10 μm2 이하의 면적 내에 배치된다. 일부 실시형태들에서, 상기 콘택 패드들의 세트는 1 μm2 이하의 면적 내에 배치된다.
일부 실시형태들에서, 결합 구조체는 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 결합 오프셋을 결정하도록 구성된 테스팅 회로부를 포함한다. 일부 실시형태들에서, 상기 테스팅 회로부는 상기 결합 오프셋을 표시하는 신호를 상기 스위칭 회로부로 송신하도록 구성된다. 일부 실시형태들에서, 상기 스위칭 회로부는, 결정된 결합 오프셋에 적어도 부분적으로 기반하여 상기 제 1 전기적 연결 또는 상기 제 2 전기적 연결을 형성하도록 프로그래밍된다. 일부 실시형태들에서, 상기 테스팅 회로부는, 상기 제 1 반도체 소자 내의 복수 개의 테스트 패드, 상기 제 1 복수 개의 테스트 패드에 결합된, 상기 인터포저 내의 복수 개의 비아, 및 상기 복수 개의 비아 중 제 1 비아에 결합된, 상기 제 2 반도체 소자 내의 프로브 패드를 포함한다. 일부 실시형태들에서, 상기 복수 개의 테스트 패드는 테스트 패드들의 2-차원 어레이를 포함하고, 상기 복수 개의 비아는 비아들의 2-차원 어레이를 포함한다. 일부 실시형태들에서, 상기 테스팅 회로부는 상기 프로브 패드에 연결된 레퍼런스 패드를 더 포함하고, 상기 신호는 상기 프로브 패드와 상기 레퍼런스 패드 사이의 상기 신호의 연속성을 결정하는 것에 적어도 부분적으로 기반하여 상기 스위칭 회로부로 송신된다. 일부 실시형태들에서, 상기 제 2 패드는 개재된 접착제가 없이 상기 제 1 패드에 직접 결합되고, 상기 제 5 패드는 개재된 접착제가 없이 상기 제 3 패드에 직접 결합된다.
일부 실시형태들에서, 상기 제 1 반도체 소자는, 상기 제 1 콘택 패드가 적어도 부분적으로 임베딩되는 제 1 비도전성 필드 구역을 포함하고, 상기 인터포저의 제 1 면은 내부에 상기 제 2 콘택 패드가 적어도 부분적으로 임베딩되는 제 2 비도전성 필드 구역을 포함하며, 상기 제 1 비도전성 필드 구역과 상기 제 2 비도전성 필드 구역은 개재된 접착제가 없이 서로 직접 결합된다. 일부 실시형태들에서, 상기 인터포저의 제 2 면은 내부에 상기 제 3 콘택 패드와 상기 제 4 콘택 패드가 적어도 부분적으로 임베딩되는 제 3 비도전성 필드 구역을 포함하고, 상기 제 2 반도체 소자는 내부에 상기 제 5 콘택 패드와 상기 제 6 콘택 패드가 적어도 부분적으로 임베딩되는 제 4 비도전성 필드 구역을 포함하며, 상기 제 3 비도전성 필드 구역과 상기 제 4 비도전성 필드 구역은 개재된 접착제가 없이 서로 직접 결합된다.
일부 실시형태들에서, 스위칭 회로부는 멀티-비트 스위치 멀티플렉서를 포함한다. 일부 실시형태들에서, 상기 스위칭 회로부는, 상기 제 2 콘택 패드를 포함하는, 상기 인터포저의 제 1 면 상의 복수 개의 콘택 패드를 상기 인터포저의 제 2 면 상의 상기 제 3 콘택 패드에 전기적으로 연결할 수 있는 복수 개의 스위치를 포함한다. 일부 실시형태들에서, 상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경과 상이하다. 일부 실시형태들에서, 상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경보다 작고, 상기 결합 구조체는 상기 제 1 반도체 소자 내의 복수 개의 콘택 패드를 더 포함하며, 상기 복수 개의 콘택 패드는 제 1 콘택 패드 및 적어도 하나의 추가적 콘택 패드를 포함하고, 상기 복수 개의 콘택 패드는 상기 제 2 콘택 패드에 결합된다. 일부 실시형태들에서, 상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경보다 크고, 상기 결합 구조체는 상기 인터포저의 제 1 면 내의 복수 개의 콘택 패드를 더 포함하며, 상기 복수 개의 콘택 패드는 제 2 콘택 패드 및 적어도 하나의 추가적 콘택 패드를 포함하고, 상기 복수 개의 콘택 패드는 상기 제 1 콘택 패드에 결합된다.
다른 실시형태에서, 결합 구조체는, 제 1 반도체 소자; 인터포저로서, 상기 인터포저의 제 1 면 상의 제 1 복수 개의 콘택 패드 및 상기 제 1 면의 반대편인 상기 인터포저의 제 2 면 상의 제 2 복수 개의 콘택 패드를 가지는, 인터포저 - 상기 인터포저의 제 1 면은 상기 제 1 반도체 소자에 결합되고, 상기 제 1 복수 개의 콘택 패드는 상기 제 1 반도체 소자에 전기적으로 연결됨 -; 상기 인터포저의 제 2 면에 결합된 제 2 반도체 소자 - 상기 제 2 복수 개의 콘택 패드는 상기 제 2 반도체 소자에 전기적으로 연결됨 -; 및 상기 제 1 복수 개의 콘택 패드의 각각의 콘택 패드와 상기 제 2 복수 개의 콘택 패드의 다수의 콘택 패드들의 세트 사이의 전기적 연결을 스위칭하도록 구성된 스위칭 회로부를 포함할 수 있다.
일부 실시형태들에서, 상기 스위칭 회로부는 상기 제 2 복수 개의 콘택 패드의 각각의 콘택 패드와 상기 제 1 복수 개의 콘택 패드의 다수의 콘택 패드들의 제 2 세트 사이의 전기적 연결을 스위칭하도록 구성된다. 일부 실시형태들에서, 스위칭 회로부는 인터포저 내에 배치된다. 일부 실시형태들에서, 스위칭 회로부는 제 1 반도체 소자 및 제 2 반도체 소자 중 적어도 하나 내에 배치된다. 일부 실시형태들에서, 상기 제 1 반도체 소자는 개재된 접착제가 없이 상기 제 1 복수 개의 콘택 패드에 직접 결합된 제 3 복수 개의 콘택 패드를 포함하고, 상기 제 2 반도체 소자는 개재된 접착제가 없이 상기 제 2 복수 개의 콘택 패드에 직접 결합된 제 4 복수 개의 콘택 패드를 포함한다. 일부 실시형태들에서, 상기 제 1 반도체 소자는 상기 제 3 복수 개의 콘택 패드가 적어도 부분적으로 배치된 제 1 비도전성 필드 구역을 포함하고, 상기 인터포저의 제 1 면은 상기 제 1 복수 개의 콘택 패드가 적어도 부분적으로 배치된 제 2 비도전성 필드 구역을 포함하며, 상기 제 1 비도전성 필드 구역과 상기 제 2 비도전성 필드 구역은 접착제가 없이 직접 결합된다. 일부 실시형태들에서, 상기 인터포저의 제 2 면은 상기 제 2 복수 개의 콘택 패드가 적어도 부분적으로 배치된 제 3 비도전성 필드 구역을 포함하고, 상기 제 2 반도체 소자는 상기 제 4 복수 개의 콘택 패드가 적어도 부분적으로 배치된 제 4 비도전성 필드 구역을 포함하며, 상기 제 3 비도전성 필드 구역과 상기 제 4 비도전성 필드 구역은 접착제가 없이 직접 결합된다. 일부 실시형태들에서, 상기 제 1 복수 개의 콘택 패드 중 제 1 콘택 패드는 상기 제 3 복수 개의 콘택 패드 중 제 2 콘택 패드에 직접 결합되고, 상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경과 상이하다. 일부 실시형태들에서, 상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경보다 작고, 상기 제 2 콘택 패드는 상기 제 1 콘택 패드 및 적어도 하나의 추가적 콘택 패드에 직접 결합된다. 일부 실시형태들에서, 상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경보다 크고, 상기 제 1 콘택 패드는 상기 제 2 콘택 패드 및 적어도 하나의 추가적 콘택 패드에 직접 결합된다. 일부 실시형태들에서, 상기 제 1 복수 개의 콘택 패드는 상기 제 2 복수 개의 콘택 패드의 피치와 매칭되는 피치를 가진다. 일부 실시형태들에서, 상기 제 1 복수 개의 콘택 패드는 상기 제 2 복수 개의 콘택 패드의 피치와 상이한 피치를 가진다.
일부 실시형태들에서, 상기 콘택 패드들의 세트는 100 μm2 이하의 면적 내에 배치된다. 일부 실시형태들에서, 상기 콘택 패드들의 세트는 10 μm2 이하의 면적 내에 배치된다. 일부 실시형태들에서, 상기 콘택 패드들의 세트는 1 μm2 이하의 면적 내에 배치된다.
일부 실시형태들에서, 상기 결합 구조체는, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 결합 오프셋을 결정하고, 상기 결합 오프셋을 표시하는 신호를 상기 스위칭 회로부로 송신하도록 구성된 테스팅 회로부를 더 포함한다. 일부 실시형태들에서, 상기 테스팅 회로부는, 상기 제 1 반도체 소자 내의 복수 개의 테스트 패드, 상기 제 1 복수 개의 테스트 패드에 결합된, 상기 인터포저 내의 복수 개의 비아, 및 상기 복수 개의 비아 중 제 1 비아에 결합된, 상기 제 2 반도체 소자 내의 프로브 패드를 포함한다. 일부 실시형태들에서, 상기 복수 개의 테스트 패드는 테스트 패드들의 2-차원 어레이를 포함하고, 상기 복수 개의 비아는 비아들의 2-차원 어레이를 포함한다. 일부 실시형태들에서, 스위칭 회로부는 멀티-비트 스위치 멀티플렉서를 포함한다.
다른 실시형태에서, 인터포저는, 상기 인터포저의 제 1 면 상의 제 1 콘택 패드; 상기 제 1 면의 반대편인 상기 인터포저의 제 2 면 상의 제 2 콘택 패드 및 제 3 콘택 패드; 및 상기 제 1 콘택 패드와 상기 제 2 콘택 패드 사이의 제 1 전기적 연결 및 상기 제 1 콘택 패드와 상기 제 3 콘택 패드 사이의 제 2 전기적 연결 사이에서 스위칭하도록 구성된 스위칭 회로부를 포함한다.
일부 실시형태들에서, 상기 인터포저는 상기 제 2 면 상의 복수 개의 콘택 패드를 포함하고, 상기 복수 개의 콘택 패드는 상기 스위칭 회로부를 이용하여 상기 제 1 면 상의 제 1 콘택 패드에 각각 연결가능한 콘택 패드들의 세트를 포함하며, 상기 콘택 패드들의 세트는 상기 제 2 콘택 패드, 상기 제 3 콘택 패드, 및 하나 이상의 추가적 콘택 패드를 포함한다. 일부 실시형태들에서, 상기 콘택 패드들의 세트는 100 μm2 이하의 면적 내에 배치된다. 일부 실시형태들에서, 상기 콘택 패드들의 세트는 10 μm2 이하의 면적 내에 배치된다. 일부 실시형태들에서, 상기 콘택 패드들의 세트는 1 μm2 이하의 면적 내에 배치된다.
일부 실시형태들에서, 결합 구조체는, 상기 인터포저와 상기 인터포저가 결합된 하나 이상의 반도체 소자 사이의 결합 오프셋을 결정하도록 구성된 테스팅 회로부를 포함할 수 있고, 상기 테스팅 회로부는 상기 결합 오프셋을 표시하는 신호를 상기 스위칭 회로부로 송신하도록 구성된다. 일부 실시형태들에서, 상기 테스팅 회로부는, 상기 하나 이상의 반도체 소자의 대응하는 테스트 패드에 결합되도록 구성된, 상기 인터포저 내의 복수 개의 비아를 포함한다. 일부 실시형태들에서, 상기 복수 개의 비아는 비아들의 2-차원 어레이를 포함한다. 일부 실시형태들에서, 스위칭 회로부는 멀티-비트 스위치 멀티플렉서를 포함한다.
다른 실시형태에서, 결합 구조체를 형성하는 방법은, 제 1 반도체 소자의 제 1 콘택 패드를 인터포저의 제 1 면 상의 제 2 콘택 패드에 결합하는 단계; 상기 인터포저의 제 2 면 상의 제 3 콘택 패드와 제 4 콘택 패드를 제 2 반도체 소자의 각각의 제 5 콘택 패드와 제 6 콘택 패드에 결합하는 단계; 및 상기 제 2 콘택 패드와 상기 제 3 콘택 패드 사이의 제 1 전기적 연결 및 상기 제 2 콘택 패드와 상기 제 4 콘택 패드 사이의 제 2 전기적 연결 사이에서 스위칭하는 단계를 포함한다.
일부 실시형태들에서, 상기 제 1 반도체 소자는 상기 제 1 콘택 패드를 포함하는 제 1 복수 개의 콘택 패드를 포함하고, 상기 제 2 반도체 소자는 상기 제 5 콘택 패드와 상기 제 6 콘택 패드를 포함하는 제 2 복수 개의 콘택 패드를 포함하며, 상기 인터포저는 상기 제 2 면 상의 제 3 복수 개의 콘택 패드를 포함하고, 상기 제 3 복수 개의 콘택 패드는 상기 스위칭 회로부를 이용하여 상기 제 1 면 상의 제 2 콘택 패드에 각각 연결가능한 콘택 패드들의 세트를 포함하며, 상기 콘택 패드들의 세트는 상기 제 3 콘택 패드, 상기 제 4 콘택 패드, 및 하나 이상의 추가적 콘택 패드를 포함한다. 일부 실시형태들에서, 상기 방법은, 상기 제 2 반도체 소자를 오정렬 공차 영역을 가지는 툴을 사용하여 상기 인터포저에 결합하는 단계를 더 포함하고, 상기 콘택 패드들의 세트는 상기 오정렬 공차 영역보다 크지 않은 패드 영역 내에 배치된다.
일부 실시형태들에서, 상기 제 1 콘택 패드를 상기 제 2 콘택 패드에 결합하는 단계는, 상기 제 1 콘택 패드를 개재된 접착제가 없이 상기 제 2 콘택 패드에 직접 결합하는 것을 포함한다. 일부 실시형태들에서, 상기 제 3 콘택 패드와 상기 제 4 콘택 패드를 각각의 상기 제 5 콘택 패드와 상기 제 6 콘택 패드에 결합하는 단계는, 상기 제 3 콘택 패드와 상기 제 4 콘택 패드를 개재된 접착제가 없이 각각의 상기 제 5 콘택 패드와 상기 제 6 콘택 패드에 직접 결합하는 것을 포함한다. 일부 실시형태들에서, 상기 방법은, 상기 제 1 반도체 소자의 제 1 비도전성 필드 구역을 개재된 접착제가 없이 상기 인터포저의 제 1 면 상의 제 2 비도전성 필드 구역에 직접 결합하는 단계를 포함할 수 있다. 일부 실시형태들에서, 상기 방법은, 상기 인터포저의 제 2 면 상의 제 3 비도전성 필드 구역을 개재된 접착제가 없이 상기 제 2 반도체 소자의 제 4 비도전성 필드 구역에 직접 결합하는 단계를 포함할 수 있다. 일부 실시형태들에서, 스위칭 회로부는 인터포저 내에 배치된다. 일부 실시형태들에서, 상기 스위칭 회로부는 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 중 적어도 하나 내에 배치된다.
다른 실시형태에서, 결합 구조체는, 회로 소자, 제 1 콘택 패드, 및 제 2 콘택 패드를 가지는 제 1 반도체 소자; 상기 제 1 콘택 패드에 결합된 제 3 콘택 패드 및 상기 제 2 콘택 패드에 결합된 제 4 콘택 패드를 가지는 제 2 반도체 소자; 상기 회로 소자와 상기 제 1 콘택 패드 사이의 제 1 전기적 연결 및 상기 회로 소자와 상기 제 2 콘택 패드 사이의 제 2 전기적 연결 사이에서 스위칭하도록 구성된 스위칭 회로부; 및 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 결합 오프셋을 결정하도록 구성된 테스팅 회로부를 포함한다.
일부 실시형태들에서, 상기 제 3 패드는 개재된 접착제가 없이 상기 제 1 패드에 직접 결합되고, 상기 제 4 패드는 개재된 접착제가 없이 상기 제 2 패드에 직접 결합된다. 일부 실시형태들에서, 상기 제 1 반도체 소자는, 내부에 상기 제 1 콘택 패드와 상기 제 2 콘택 패드가 적어도 부분적으로 임베딩되는 제 1 비도전성 필드 구역을 포함하고, 상기 제 2 반도체 소자는 내부에 상기 제 3 콘택 패드와 제 4 콘택 패드가 적어도 부분적으로 임베딩되는 제 2 비도전성 필드 구역을 포함하며, 상기 제 1 비도전성 필드 구역과 상기 제 2 비도전성 필드 구역은 개재된 접착제가 없이 서로 직접 결합된다. 일부 실시형태들에서, 상기 테스팅 회로부는 다이싱 레인(dicing lane)을 따라서 배치되고, 상기 테스팅 회로부는 다이싱 단계에 의하여 적어도 부분적으로 파괴된다. 일부 실시형태들에서, 상기 스위칭 회로부는, 결정된 결합 오프셋에 적어도 부분적으로 기반하여 상기 제 1 전기적 연결 또는 상기 제 2 전기적 연결을 형성하도록 프로그래밍된다. 일부 실시형태들에서, 상기 테스팅 회로부는 상기 결합 오프셋을 표시하는 신호를 상기 스위칭 회로부로 송신하도록 구성된다.
도 1a는 직접 하이브리드 결합 이전의 두 개의 소자들의 개략적인 측단면도이다.
도 1b는 직접 하이브리드 결합 이후의 도 1a에 도시된 두 개의 소자의 개략적인 측단면도이다.
도 2a는 결합 이전의 제 1 반도체 소자, 인터포저, 및 제 2 반도체 소자의 개략적인 단면도이다.
도 2b는 일 실시형태에 따르는, 도 2a의 컴포넌트들을 포함하는 결합 구조체의 개략적인 단면도이다.
도 3a는 일 실시형태에 따르는, 결합 이전의 제 1 반도체 소자, 인터포저, 및 제 2 반도체 소자의 다른 실시형태이다.
도 3b는 일 실시형태에 따르는, 도 3a의 컴포넌트들을 포함하는 결합 구조체의 개략적인 단면도이다.
도 4a는 다른 실시형태에 따르는, 결합 이전의 제 1 반도체 소자, 인터포저, 및 제 2 반도체 소자의 개략적인 단면도이다.
도 4b는 일 실시형태에 따르는, 도 4a의 컴포넌트들을 포함하는 결합 구조체의 개략적인 단면도이다.
도 5a는 제 1 반도체 소자와 제 2 반도체 소자 사이의 결합 오프셋을 결정하고, 결합 오프셋을 표시하는 신호를 스위칭 회로부로 송신하도록 구성된 테스팅 회로부를 가지는 결합 구조체의 개략적인 측단면도(schematic side-sectional view)이다.
도 5b는 일 실시형태에 따르는, 도 5a의 컴포넌트들을 포함하는 결합 구조체의 개략적인 상단면도(schematic top-sectional view)이다.
도 5c는 2D 오정렬을 수용하기 위하여 2-차원(2D) 어레이 내에 배치된 테스트 패드 및 비아를 포함하는 반도체 소자의 개략적인 상단면도이다.
도 6은 배치 정확도를 개선하기 위한 상이한 직경의 마주보는 콘택 패드들의 개략적인 상단면도이다.
도 7은 회로 소자를 가지는 결합 구조체의 개략적인 측단면도이다.
개관
상호연결 밀도를 높이고 개선된 전기적 성능을 제공하기 위해서, 미세 피치로 배열된 콘택 패드를 가지는 직접 결합 반도체 소자에 대한 수요가 증가한다. 그러나, 픽-앤-플레이스 및/또는 결합 툴이 오정렬 공차를 가지기 때문에 미세-피치된 콘택 패드를 정확하게 정렬하는 것은 어려울 수 있다. 결합될 패드들의 피치가 오정렬 공차보다 작거나 거의 같다면, 하나의 소자 상의 패드들이 마주보는 소자 상의 부정확한 패드에 결합될 가능성이 생기고, 결과적으로 전기적 성능이 감소된다. 본 명세서에 개시된 다양한 실시형태는, 패드들이 서로 정확하게 연결되는 것을 보장하기 위해서 마주보는 패드들 사이의 전기적 연결을 스위칭하도록 구성되는 스위칭 회로부를 제공함으로써 결합 도중에 오정렬을 보상한다.
직접 결합 및 직접 결합 구조체의 예
본 명세서에서 개시된 다양한 실시형태는 두 개의 소자가 개재된 접착제가 없이 서로에 직접 결합될 수 있는 직접 결합 구조체에 관한 것이다. 도 1a 및 도 1b는 일부 실시형태에 따른, 개재된 접착제가 없이 직접 결합 구조체를 형성하기 위한 프로세스를 개략적으로 도시한다. 도 1a 및 도 1b에서는, 결합 구조체(100)가 개재된 접착제가 없이 서로 직접 결합될 수 있는 두 개의 소자(102 및 104)를 포함한다. 두 개 이상의 반도체 소자(예컨대 집적된 디바이스 다이, 웨이퍼 등)(102 및 104)은 서로 적층되거나 결합되어 결합 구조체(100)를 형성할 수 있다. 제 1 소자(102)의 도전성 피쳐(106a)(예를 들어, 콘택 패드, 비아(예를 들어, TSV)의 노광된 단부, 또는 기판 관통 전극)는 제 2 소자(104)의 대응하는 도전성 피쳐(106b)에 전기적으로 연결될 수 있다. 도전성 피쳐는 비도전성 결합 구역 내에 형성된 금속성 패드를 포함할 수 있고, 하지의(underlying) 금속 피복, 예컨대 재배분 층(redistribution layer; RDL)에 연결될 수 있다. 임의의 적절한 개수의 소자가 결합 구조체(100) 내에 적층될 수 있다. 예를 들어, 제 3 소자(미도시)가 제 2 소자(104) 상에 적층될 수 있고, 제 4 소자(미도시)가 제 3 소자 상에 적층될 수 있는 등이다. 추가적으로 또는 대안적으로, 하나 이상의 추가적인 소자(미도시)는 제 1 소자(102)를 따라서 서로 측방향으로 인접하게 적층될 수 있다. 일부 실시형태들에서, 측방향으로 적층된 추가적 소자는 제 2 소자보다 작을 수 있다. 일부 실시형태들에서, 측방향으로 적층된 추가적 소자는 제 2 소자보다 두 배 작을 수 있다.
일부 실시형태들에서, 소자들(102 및 104)은 접착제가 없이 서로 직접 결합된다. 다양한 실시형태들에서, 비도전성 또는 유전체 재료를 포함하는 비도전성 필드 구역은, 제 2 소자(104)의 제 2 결합층(108b)으로서의 역할을 하는 비도전성 또는 유전체 재료를 포함하는 대응하는 비도전성 필드 구역에 접착제가 없이 직접 결합될 수 있는 제 1 소자(102)의 제 1 결합층(108a)으로서의 역할을 할 수 있다. 비도전성 결합층(108a 및 108b)은 디바이스 부분(110a 및 110b)의 개별적인 전면(114a 및 114b), 예컨대 소자(102 및 104)의 반도체(예를 들어, 실리콘) 부분 상에 배치될 수 있다. 능동 디바이스 및/또는 회로부는 디바이스 부분(110a 및 110b) 안에 또는 위에 패터닝되고 및/또는 그렇지 않으면 배치될 수 있다. 능동 디바이스 및/또는 회로부는 디바이스 부분(110a 및 110b)의 전면(114a 및 114b)에 또는 근처에, 및/또는 디바이스 부분(110a 및 110b)의 반대편의 후면(116a 및 116b)에 또는 근처에 배치될 수 있다. 비도전성 재료는 제 1 소자(102)의 비도전성 결합 구역 또는 결합층(108a)이라고 불릴 수 있다. 일부 실시형태들에서, 제 1 소자(102)의 비도전성 결합층(108a)은 유전체-유전체 결합 기법을 사용하여 제 2 소자(104)의 대응하는 비도전성 결합층(108b)에 직접 결합될 수 있다. 예를 들어, 비도전성 또는 유전체-유전체 결합은 적어도 미국 특허 번호 제 9,564,414, 제 9,391,143 및 제 10,434,749에 개시된 직접 결합 기법을 사용하여 접착제가 없이 형성될 수 있는데, 아들 각각의 전체 내용은 그 전체로서 모든 점에서 원용에 의해 본 명세서에 통합된다. 다양한 실시형태에서, 결합층(108a 및/또는 108b)은 비도전성 재료, 예컨대 유전체 재료, 예컨대 실리콘 산화물, 또는 비도핑 반도체 재료, 예컨대 비도핑 실리콘을 포함할 수 있다. 적절한 유전체 결합면 또는 직접 결합을 위한 재료는 무기물 유전체, 예컨대 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물을 포함하지만 이것으로 한정되는 것은 아니거나, 또는 탄소, 예컨대 실리콘 카바이드, 실리콘 산화탄질물, 저 K 유전체 재료, SICOH 유전체, 실리콘 탄질물 또는 다이아몬드-형 탄소 또는 다이아몬드 표면을 포함하는 재료를 포함할 수 있다. 이러한 탄소-보유 세라믹 재료는 탄소를 포함함에도 불구하고 무기물이라고 여겨질 수 있다. 일부 실시형태들에서, 유전체 재료는 폴리머 재료, 예컨대 에폭시, 수지 또는 몰딩 재료를 포함하지 않는다.
다양한 실시형태들에서, 직접 하이브리드 결합은 개재된 접착제가 없이 형성될 수 있다. 예를 들어, 비도전성 결합면(112a 및 112b)은 높은 평활도가 되도록 연마될 수 있다. 결합면(112a 및 112b)은 세정되고 플라즈마 및/또는 에천트에 노출되어 표면(112a 및 112b)을 활성화시킬 수 있다. 일부 실시형태들에서, 표면(112a 및 112b)은 활성화 이후에 또는 활성화 도중에(예를 들어, 플라즈마 및/또는 에칭 프로세스 도중에) 종들(species)로 종단될 수 있다. 이론적으로는 한정되지 않으면서, 일부 실시형태들에서는 활성화 프로세스가 결합면(112a 및 112b)에서의 화학적 결합을 깨기 위해서 수행될 수 있고, 종단 프로세스는 직접 결합 도중에 결합 에너지를 개선하는 추가적인 화학 종을 결합면(112a 및 112b)에 제공할 수 있다. 일부 실시형태들에서, 활성화 및 종단은 동일한 단계에서, 예를 들어 표면(112a 및 112b)을 활성화 및 종단하기 위한 플라즈마에서 제공된다. 다른 실시형태들에서, 결합면(112a 및 112b)은 별개의 처리에서 종단되어 직접 결합을 위한 추가적인 종을 제공할 수 있다. 다양한 실시형태들에서, 종단하는 종들은 질소를 포함할 수 있다. 예를 들어, 일부 실시형태들에서, 결합면(들)(112a 및 112b)은 질소-함유 플라스마에 노출될 수 있다. 더 나아가, 일부 실시형태들에서, 결합면(112a 및 112b)은 불소에 노출될 수 있다. 예를 들어, 제 1 및 제 2 소자(102, 104) 사이의 결합 계면(118)에 또는 근처에 하나 또는 다수의 불소 피크가 존재할 수 있다. 따라서, 직접 결합 구조체(100)에서는, 두 유전체 재료들(예를 들어, 결합 층(108a 및 108b) 사이의 결합 계면(118)이 높은 질소 함량 및/또는 불소 피크를 가지는 매우 부드러운 계면을 결합 계면(118)에 포함할 수 있다. 활성화 및/또는 종단 처리의 추가적인 예는 미국 특허 번호 제 9,564,414; 제 9,391,143; 및 제 10,434,749 전체에서 발견될 수 있는데, 이들 각각의 전체 콘텐츠는 그 전체로서 그리고 모든 점에서 본 명세서에서 원용에 의해 통합된다.
다양한 실시형태들에서, 제 1 소자(102)의 도전성 콘택 피쳐(106a)는 제 2 소자(104)의 대응하는 도전성 피쳐(106b)에 직접 결합될 수도 있다. 예를 들어, 전술된 바와 같이 형성된 직접 공유 결합된 비도전성-비도전성(예를 들어, 유전체-유전체) 표면들을 포함하는 결합 계면(118)을 따라서 도체-도체 직접 결합을 제공하기 위하여 하이브리드 결합 기법이 사용될 수 있다. 다양한 실시형태들에서, 도체-도체(예를 들어, 도전성 피쳐(106a)-도전성 피쳐(106b)) 직접 결합 및 유전체-유전체 결합은 적어도 미국 특허 번호 제 9,716,033 및 제 9,852,988에 개시된 직접 하이브리드 결합 기법을 사용하여 형성될 수 있고, 이들 각각의 전체 내용은 본 명세서에서 그 전체로서 그리고 모든 점에서 통합된다.
예를 들어, 전술된 바와 같이, 비도전성(예를 들어, 유전체) 결합면들(112a 및 112b)(예를 들어, 무기물 유전체 면)이 형성되고 개재된 접착제가 없이 서로 직접 결합될 수 있다. 도전성 콘택 피쳐들(예를 들어, 결합층(108a 및 108b) 내의 비도전성 유전체 필드 구역에 의해 적어도 부분적으로 둘러싸일 수 있는 도전성 피쳐(106a 및 106b))도 개재된 접착제가 없이 서로 직접 결합될 수 있다. 다양한 실시형태들에서, 도전성 피쳐(106a, 106b)는 비도전성 필드 구역 내에 적어도 부분적으로 임베딩된 이산 패드를 포함할 수 있다. 일부 실시형태들에서, 도전성 콘택 피쳐는 기판 관통 비아(through substrate via; TSV)의 노출된 콘택 표면을 포함할 수 있다. 일부 실시형태들에서, 각각의 도전성 피쳐(106a 및 106b)는 유전체 필드 구역 또는 비도전성 결합층(108a 및 108b)의 외면(예를 들어, 상면)(비도전성 결합면(112a 및 112b)) 아래로 함몰될 수 있고, 예를 들어 30 nm 미만, 20 nm 미만, 15 nm 미만, 또는 10 nm 미만으로 함몰되고, 예를 들어 2 nm 내지 20 nm의 범위 내로, 또는 4 nm 내지 10 nm의 범위 내로 함몰된다. 다양한 실시형태들에서, 직접 결합 이전에, 마주보는 소자들 내의 리세스는 마주보는 콘택 패드들 사이의 총 갭이 15 nm 미만, 또는 10 nm 미만이 되도록 크기결정될 수 있다. 일부 실시형태들에서, 비도전성 결합층(108a 및 108b)은 실온에서 접착제가 없이 서로 직접 결합되고, 그 후에 결합 구조체(100)가 어닐링될 수 있다. 어닐링 시에, 콘택 패드(106a 및 106b)는 확장되고 서로 접촉해서 금속-금속 직접 결합을 형성할 수 있다. 유용하게도, San Jose, CA의 Adeia 사로부터 상업적으로 입수가능한 직접 결합 상호연결, 또는 DBI(Direct Bond Interconnect)® 기법을 사용하면, 높은 밀도의 비도전성 피쳐들(106a 및 106b)이 직접 결합 계면(118)을 통하여 연결되게 할 수 있다(예를 들어, 규칙적 어레이에 대한 작거나 미세한 피치가 가능해지게 함). 일부 실시형태들에서, 도전성 피쳐들(106a 및 106b), 예컨대 결합된 소자들 중 하나의 결합면 내에 임베딩된 도전성 트레이스들의 피치는 40 마이크론 미만 또는 10 마이크론 미만 또는 심지어 2 마이크론 미만일 수 있다. 일부 애플리케이션의 경우, 도전성 패드의 치수들 중 하나(예를 들어, 직경)에 대한 도전성 피쳐(106a 및 106b)의 피치의 비율은 5 미만 또는 3 미만이고, 바람직하게는 가끔 2 미만이다. 다른 애플리케이션에서는, 결합된 소자들 중 하나의 결합면 내에 임베딩된 도전성 트레이스의 폭은 0.3 내지 20 마이크론의 범위를 가지고, 예를 들어 0.3 내지 3 마이크론의 범위를 가질 수 있다. 다양한 실시형태들에서, 도전성 피쳐(106a 및 106b) 및/또는 트레이스는 구리를 포함할 수 있지만, 다른 금속들도 적합할 수 있다.
따라서, 직접 결합 프로세스에서, 제 1 소자(102)는 제 2 소자(104)에 개재된 접착제가 없이 직접 결합될 수 있다. 일부 구성에서, 제 1 소자(102)는 싱귤레이션된 집적된 디바이스 다이와 같은 싱귤레이션된 소자를 포함할 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 다른 구성에서는 제 1 소자(102)가 싱귤레이션되면 복수 개의 통합된 디바이스 다이를 형성하는 복수 개의(예를 들어, 수 십 개, 수 백 개, 또는 그 이상) 디바이스 구역을 포함하는 캐리어 또는 기판(예를 들어, 웨이퍼)을 포함할 수 있다. 이와 유사하게, 제 2 요소(104)는 도 1a 및 도 1b에 도시된 바와 같이 싱귤레이션된 집적 디바이스 다이와 같은 싱귤레이션된 소자를 포함할 수 있다. 다른 구성에서, 제 2 소자(104)는 캐리어 또는 기판(예를 들어, 웨이퍼)을 포함할 수 있다. 본원에 개시된 실시형태는 웨이퍼-웨이퍼, 다이-다이, 또는 다이-웨이퍼 결합 프로세스에 이에 상응하도록 적용될 수 있다. 웨이퍼-웨이퍼(W2W) 프로세스에서는, 두 개 이상의 웨이퍼들이 서로 직접 결합되고(예를 들어, 직접 하이브리드 결합됨) 적절한 싱귤레이션 프로세스를 사용하여 싱귤레이션될 수 있다. 싱귤레이션 이후에, 싱귤레이션된 구조체의 측면 에지들(예를 들어, 두 개의 결합된 소자들의 측면 에지들)은 실질적으로 동일한 높이일 수 있고, 싱귤레이션 프로세스를 표시하는 마킹(예를 들어, 톱 싱귤레이션 프로세스(saw singulation process)가 사용된다면 톱 마크)을 포함할 수 있다.
본 명세서에서 설명되는 바와 같이, 제 1 및 제 2 요소(102 및 104)는 접착제가 없이 서로에 직접 결합될 수 있는데, 이것은 증착 프로세스와 다른 것이다. 하나의 애플리케이션에서, 결합 구조체 내의 제 1 소자(102)의 폭은 제 2 소자(104)의 폭과 유사하다. 일부 다른 실시형태들에서, 결합 구조체(100) 내의 제 1 소자(102)의 폭은 제 2 소자(104)의 폭과 다르다. 이와 유사하게, 결합 구조체 내의 더 큰 소자의 폭이나 면적은 더 작은 소자의 폭이나 면적보다 적어도 10% 더 클 수 있다. 따라서, 제 1 및 제 2 소자(102 및 104)는 증착되지 않은 소자들을 포함할 수 있다. 더 나아가, 증착된 층들과 달리, 직접 결합 구조체(100)는 내부에 나노미터-스케일(나노보이드(nanovoid))가 존재하는 결합 계면(118)을 따라서 결함 구역(defect region)을 포함할 수 있다. 나노보이드는 결합면(112a 및 112b)의 활성화(예를 들어, 플라즈마에 노출됨)에 기인하여 형성될 수 있다. 전술된 바와 같이, 결합 계면(118)은 활성화 및/또는 마지막 화학적 처치 프로세스로부터 유발된 재료들의 농축물(concentration)을 포함할 수 있다. 예를 들어, 활성화를 위해서 질소 플라즈마를 활용하는 실시형태들에서, 질소 피크가 결합 계면(118)에 형성될 수 있다. 질소 피크는 이차 이온 질량분광분석학(secondary ion mass spectroscopy; SIMS) 기법을 사용하여 검출가능할 수 있다. 다양한 실시형태들에서, 예를 들어 질소 종단 처치(예를 들어, 결합 표면을 질소-보유 플라즈마에 노출시킴)가 수산화(hydrolized)(OH-종단) 표면을 NH2 분자로 치환하여, 질소-종단 표면을 제공할 수 있다. 활성화를 위해서 산소 플라즈마를 활용하는 실시형태들에서는 산소 피크가 결합 계면(118)에 형성될 수 있다. 일부 실시형태들에서, 결합 계면(118)은 실리콘 산화질화물, 실리콘 산화탄질물(oxycarbonitride), 또는 실리콘 탄질물(carbonitride)을 포함할 수 있다. 본 명세서에서 설명되는 바와 같이, 직접 결합은 공유 결합을 포함할 수 있고, 이것은 반데르 발스 결합보다 더 강하다. 결합층(108a 및 108b)은 높은 평활도로 평탄화된 연마된 표면을 더 포함할 수 있다.
다양한 실시형태들에서, 콘택 패드들(106a 및 106b) 사이의 금속-금속 결합들은 구리 알갱이들이 결합 계면(118)을 가로질러 서로의 내부로 성장하도록 결합될 수 있다. 일부 실시형태들에서, 구리(118)는 결합 계면을 통과하는 개선된 구리 확산을 위한 111 결정면(crystal plane)을 따라서 배향된 알갱이들을 가질 수 있다. 결합된 도전성 피쳐(106a 및 106b)에 또는 그 근처에서 비도전성 결합층들(108a 및 108b) 사이에 실질적으로 갭이 존재하지 않도록, 결합 계면(118)은 결합된 도전성 피쳐(106a 및 106b)의 적어도 일부를 향해 실질적으로 전체적으로 연장될 수 있다. 일부 실시형태들에서는, 베리어층이 도전성 피쳐(106a 및 106b)(예를 들어, 구리를 포함할 수 있음) 아래에 제공될 수 있다. 그러나, 다른 실시형태들에서는, 예를 들어 미국 특허 번호 제 11,195,748에 설명된 바와 같이 도전성 피쳐(106a 및 106b) 아래에 베리어층이 존재하지 않을 수도 있는데, 이것은 본 명세서에서 그 전체로서 그리고 모든 점에서 통합된다.
유용하게도, 본 명세서에서 설명된 하이브리드 결합 기법들을 사용하면 인접한 콘택 패드(106a 또는 106b) 사이에 극히 미세한 피치, 및/또는 작은 패드 크기가 가능해질 수 있다. 예를 들어, 다양한 실시형태들에서, 인접한 도전성 피쳐(106a)(또는 106b) 사이의 피치 p(도 1a에 도시된 바와 같이 에지-에지 또는 중심-중심 사이의 거리)는 0.5 마이크론 내지 50 마이크론의 범위, 0.75 마이크론 내지 25 마이크론의 범위, 1 마이크론 내지 25 마이크론의 범위, 1 마이크론 내지 10 마이크론의 범위, 또는 1 마이크론 내지 5 마이크론의 범위에 속할 수 있다. 예를 들어, 주된 측방향 치수(예를 들어, 패드 직경)도 역시 작을 수 있고, 예를 들어 0.25 마이크론 내지 30 마이크론의 범위 내, 0.25 마이크론 내지 5 마이크론의 범위 내, 또는 0.5 마이크론 내지 5 마이크론의 범위 내에 있을 수 있다.
결합 구조체의 예시적인 실시형태
도 2a는 결합 이전의 디바이스 부분(210a) 상의 제 1 결합층(208a)을 가지는 제 1 반도체 소자(202), 인터포저(220), 및 디바이스 부분(210b) 상의 제 2 결합층(208b)을 가지는 제 2 반도체 소자(204)를 예시한다. 디바이스 부분(210a, 210b)은 하나 이상의 디바이스(예를 들어, 하나 이상의 능동 디바이스, 예컨대 트랜지스터, 및/또는 하나 이상의 수동 디바이스)로 패터닝된 반도체 재료를 포함할 수 있다. 후속하는 도면에서, 제 1 및 제 2 반도체 소자(202, 204)의 디바이스 부분(210a, 210b)은 예시의 용이성을 위하여 생략된다. 능동 스위칭 회로부(222)가 인터포저(220) 내에 제공될 수 있다. 스위칭 회로부(222)는 하나 또는 다수의 트랜지스터를 포함하는 능동 회로부를 포함할 수 있고, 임의의 적절한 타입의 스위치, 예컨대 멀티-비트 스위치 멀티플렉서, 멀티-비트 버스 스위치 등을 포함할 수 있다. 제 1 반도체 소자(202), 인터포저(220), 및 제 2 반도체 소자(204) 각각은 다른 소자로의 전기적 연결을 제공하도록 구성되는 대응하는 도전성 콘택 패드(206)를 가질 수 있다. 콘택 패드(206)는 비도전성 필드 구역(208)(예를 들어, 비도전성 결합층) 내에 배치된 이산 도전성 패드를 포함할 수 있다. 다른 실시형태들에서, 콘택 패드(206)는 다른 소자에 연결되도록 구성된 기판 관통 비아(TSV)의 단부를 포함할 수 있다. 도 2a에서, 제 1 반도체 소자(202), 인터포저의 제 1 면(220a), 인터포저의 제 2 면(220b), 및 제 2 반도체 소자(204) 상의 콘택 패드들은 매칭되는, 예를 들어 거의 동일한 각각의 피치 p를 가질 수 있다. 전술된 바와 같이, 픽-앤-플레이스 또는 결합 툴은 소자의 오정렬 공차 영역에 걸쳐 있는 최대 배치 오차(maximum placement error; MPE)를 가질 수 있다. 적당한 보상이 없다면, 마주보는 콘택 패드들을 정렬시키기 위해서 픽-앤-플레이스 또는 결합 툴을 사용하면 결과적으로 마주보는 패드들의 부정확한 연결이 초래될 수 있다. 잠재적인 배치 오차에 대한 솔루션을 제공하기 위하여, 적합한 도전성 패드들 사이에서 전기적 연결 및/또는 신호가 형성되게끔 할 수 있는 잠재적 연결(potential connection; 207)이 오정렬 공차 영역에 걸쳐서 연장하도록 포함될 수 있다. 일부 실례들에서, 콘택 패드 피치는 픽-앤-플레이스 또는 결합 툴의 최대 배치 오차 보다 작을 수 있다.
도 2b는 제 2 반도체 소자(204)가 제 1 반도체 소자(201) 및 인터포저(220)로부터 배치 오차(PE)만큼 오프셋된, 일 실시형태에 따른 결합 구조체(200)를 도시한다. 도 2b에 도시된 바와 같이, 인터포저(220)는 인터포저의 제 1 면(220a) 상의 제 1 복수 개의 콘택 패드(206a) 및 제 1 면과 반대인 인터포저의 제 2 면(220b) 상의 제 2 복수 개의 콘택 패드(206b)를 가질 수 있다. 제 1 복수 개의 콘택 패드(206a)가 제 1 반도체 소자(202)에 전기적으로 연결되면서, 인터포저의 제 1 면(220a)은 제 1 반도체 소자(202)에 결합될 수 있다(예를 들어, 개재된 접착제가 없이 직접 결합됨). 제 2 복수 개의 콘택 패드(206b)가 제 2 반도체 소자(204)에 전기적으로 연결되면서, 제 2 반도체 소자(204)는 인터포저의 제 2 면(220b)에 결합될 수 있다(예를 들어, 개재된 접착제가 없이 직접 결합됨). 스위칭 회로부(222)는 제 1 복수 개의 콘택 패드의 각각의 콘택 패드(206a)와 제 2 복수 개의 콘택 패드(206b) 중 다수의 콘택 패드들의 세트 사이의 전기적 연결들을 스위칭하도록 구성될 수 있다. 일부 실시형태들에서, 스위칭 회로부가 전기적 연결들을 한 번 스위칭하면 해당 연결이 반전되거나 다른 패드로 스위칭될 수 없도록, 스위칭은 영구적이거나 부가역적일 수 있다(예를 들어, 스위치는 퓨즈 또는 안티퓨즈(antifuse)를 포함할 수 있음). 다른 실시형태들에서, 스위치가 최초 스위칭을 한 이후에 패드들 사이의 전기적 연결을 반전시키거나 변경할 수 있도록, 스위칭은 가역적일 수도 있다. 예를 들어, 이러한 실시형태에서는, 능동 회로부가 복수 개의 상태 또는 패드들 사이에서 스위칭할 수 있도록 가역적 스위칭이 프로그래밍가능할 수도 있다.
예를 들어, 도 2b에 도시된 바와 같이, 제 1 반도체 소자(202)는 제 1 콘택 패드(206(1))를 가질 수 있고, 인터포저는 상기 인터포저의 제 1 면(220) 상의 제 2 콘택 패드(206(2))를 가질 수 있다. 제 2 콘택 패드(206(2))는 제 1 콘택 패드(206(1))에 결합될 수 있다(예를 들어, 개재된 접착제가 없이 직접 결합됨). 인터포저(220)는 제 1 면(220a)의 반대편인 인터포저의 제 2 면(220b) 상의 제 3 콘택 패드(206(3)) 및 제 4 콘택 패드(206(4))를 가질 수 있다. 제 2 반도체 소자(204)는 제 3 콘택 패드(206(3))에 결합된(예를 들어, 개재된 접착제가 없이 직접 결합됨) 제 5 콘택 패드(206(5)) 및 제 4 콘택 패드(206(4))에 결합된(예를 들어, 개재된 접착제가 없이 직접 결합됨) 제 6 콘택 패드(206(6))를 가질 수 있다. 스위칭 회로부(222)는 제 2 콘택 패드와 제 3 콘택 패드(206(2), 206(3)) 사이의 제 1 전기적 연결 및 제 2 콘택 패드와 제 4 콘택 패드(206(2), 206(4)) 사이의 제 2 전기적 연결 사이에서 스위칭하여, 구축된 연결(209)을 제공하도록 구성될 수 있다. 도시된 바와 같이, 제 2 및 제 4 패드(206(2), 206(4))는 서로 측방향으로 오프셋될 수 있다. 따라서, 각각의 전기적 연결이 콘택 패드들의 하나의 세트 사이에서만 이루어질 수 있도록 전기적 연결 및/또는 신호들이 1-대-1로 연결된다. 추가적으로, 제 1 반도체 소자, 제 2 반도체 소자, 및 인터포저가 결합된 이후에 파워 및/또는 접지가 재구성될 필요가 없다.
도 2a 및 도 2b에서, 제 2 콘택 패드(206(2))는 제 3 및 제 4 패드(206(3), 206(4)) 및 하나 이상의 추가적 콘택 패드를 포함하는 세트들의 세트에 연결가능할 수 있다. 다양한 실시형태들에서, 제 2 패드(206(2))에 연결가능한 다수의 콘택 패드들의 세트는 오정렬 공차 영역(M)보다 크지 않은 패드 영역 내에 배치될 수 있다. 다양한 실시형태들에서, 콘택 패드들의 세트는 100 μm2 미만의 패드 영역 내에, 25 μm2 미만의 패드 영역 내에, 10 μm2 미만의 패드 영역 내에, 5 μm2 미만의 패드 영역 내에, 또는 1 μm2 미만의 패드 영역 내에 배치될 수 있다. 그러므로, 유용하게도, 제 2 패드(206(2))가 해당 세트 내의 패드들 중 하나에 결합되도록(그리고 해당 세트 내에 포함되지 않는 패드에 결합되지 않도록), 제 2 패드(206(2))에 연결가능한 다수의 패드들의 세트는 결합 툴의 오정렬 공차 안에 속할 수 있다.
도 3a 및 도 3b는 도 2a 및 도 2b의 실시형태와 개괄적으로 유사하다. 그러나, 도 2a 내지 도 2b의 실시형태와 다르게, 인터포저(320)는 상이한 피치들 p 1 , p 2 를 가지는 반도체 소자들을 연결하도록 구성될 수 있다. 예를 들어, 제 1 반도체 소자(302)의 패드는 제 2 반도체 소자(304)의 패드보다 큰 피치를 가질 수 있다. 인터포저의 제 1 면(320a) 상의 패드는 제 1 반도체 소자(302)의 패드와 매칭되도록 더 큰 피치를 가질 수 있고, 인터포저의 제 2 면(320b) 상의 패드는 제 2 소자의 패드와 매칭되도록 더 작은 피치를 가질 수 있다. 유용하게도, 도 3a 내지 도 3b의 실시형태는 상이한 피치를 가지는 반도체 소자(302, 304)의 연결을 가능하게 할 수 있다.
도 4a 및 도 4b는 도 2a 내지 도 3b의 실시형태와 개괄적으로 유사하다. 그러나, 능동 스위칭 회로부가 인터포저 내에 배치되는 도 2a 내지 도 3b의 실시형태와 다르게, 도 4a 및 도 4b에서는 능동 스위칭 회로부(422)가 제 1 반도체 소자와 제 2 반도체 소자(402, 404) 중 적어도 하나 안에 배치될 수 있다. 도 4a 및 도 4b에서는, 예를 들어 스위칭 회로부(422)가 제 2 반도체 소자(404) 내에 배치될 수 있다. 다른 실시형태들에서는, 스위칭 회로부(422)가 제 1 반도체 소자(402) 내에 추가적으로 또는 대안적으로 배치될 수 있다. 비록 도 2a 내지 도 4b가 제 1 반도체 소자의 패드와 제 2 반도체 소자의 패드들 사이의 1-대-다(one-to-many) 연결을 보여주지만, 다양한 실시형태들에서는 제 2 반도체 소자의 패드들과 제 1 반도체 소자의 패드들 사이에 1-대-다 연결이 추가적으로 또는 대안적으로 존재할 수 있다는 것이 이해되어야 한다.
도 5a 및 도 5b는, 제 1 및 제 2 반도체 소자(502, 504) 사이의 결합 오프셋을 결정하고, 결합 구조체(500)의 결합 오프셋을 표시하는 신호를 스위칭 회로부(522)로 송신하도록 구성된 테스트 회로부(550)를 예시한다. 테스팅 회로부(550)는 제 1 반도체 소자(502) 내의 복수 개의 테스트 패드(526), 제 1 복수 개의 테스트 패드(526)에 연결된 인터포저(520) 내의 복수 개의 비아(524), 및 복수 개의 비아(524) 중 제 1 비아에 결합된 제 2 반도체 소자(504) 내의 프로브 패드(528)를 포함할 수 있다. 테스팅 회로부(550)는 프로브 패드(528)에 연결된 레퍼런스 패드(530)를 더 포함한다. 테스팅 회로부(550)는 프로브 패드(528)와 레퍼런스 패드(530) 사이의 신호의 연속성을 모니터링하여 프로브 패드(528)가 연결될 테스트 패드(526)를 결정하도록 구성될 수 있다. 도 5a 및 도 5b에 도시된 바와 같이, 오정렬에 기인한 결합 오프셋이 프로브 패드가 어떤 테스트 패드 및 비아에 연결되는지에 적어도 부분적으로 기반하여 결정될 수 있다. 도 5a에서는, 예를 들어 프로브 패드(528)가 정확한 정렬(0)에 상대적으로 한 자리(+1) 오프셋된 테스트 패드(526) 및 비아에 결합된다. 일부 실시형태들에서, 테스팅 회로부(550)는 능동 회로부(522)에 전기적으로 연결될 수 있고, 신호를 능동 회로부로 전송할 수 있으며, 이것이 전기적 연결을 +1 위치에 위치된 마주보는 패드로 스위칭할 수 있다. 다른 실시형태들에서, 테스팅 회로부(550)는 능동 회로부(522)에 전기적으로 연결될 수 있다. 그 대신에, 이러한 실시형태에서는 스위칭 회로부(522)가 결합 오프셋에 적어도 부분적으로 기반하여 결정된 제 1 전기적 연결 또는 제 2 전기적 연결을 형성하도록 프로그래밍될 수 있다.
도 5c에 도시된 바와 같이, 다양한 실시형태들에서, 테스트 패드(526) 및 비아(524)는 2D 오정렬을 수용하도록 2-차원(2D) 어레이 내에 배치될 수 있다. 그러므로, 도 5c에서 테스트 패드(526) 및 비아(524)는(x,y) 좌표에 의해서 표시되는 두 개의 차원 내의 결합 오프셋에서 배치될 수 있다. 테스트 패드는 제 1 반도체 소자의 임의의 적절한 위치에 배치될 수 있다. 예를 들어, 다양한 실시형태들에서, 테스트 패드는 다이싱 레인 내에, 웨이퍼의 에지를 따라, 또는 싱귤레이션된 다이의 점유공간 내에 배치될 수 있다. 그러므로, 일부 실시형태들에서 테스팅 회로부는 다이싱 프로세스 도중에 손상될 수 있다.
도 6으로 가면, 일부 실시형태들에서는 배치 정확도를 개선하기 위하여, 마주보는 콘택 패드들의 직경이 다를 수 있다. 예를 들어, 제 1 반도체 소자(602) 상의 패드(606a)는 인터포저(620) 상의 패드(606b)보다 작을 수 있고, 또는 그 반대의 경우도 마찬가지이다. 더 큰 패드는 마주보는 면 상의 패드들의 세트와 같거나 더 클 수 있고, 이것은 더 작은 패드들 중 적어도 일부가 더 큰 마주보는 패드에 접촉하고 전기적으로 연결하는 것을 보장하여, 배치 수율을 개선할 수 있다.
도 7은 결합 구조체(700)의 다른 실시형태를 예시한다. 도 7에서, 결합 구조체(700)는 회로 소자(703), 제 1 콘택 패드(706(1)), 및 제 2 콘택 패드(706(2))를 가진 제 1 반도체 소자(702)를 포함한다. 회로 소자(703)는 능동 회로의 적어도 일부, 능동 회로에 연결된 트레이스, 또는 다른 신호-운반 회로부를 포함할 수 있다. 결합 구조체(700)는 제 1 콘택 패드(706(1))에 결합된 제 3 콘택 패드(706(3)) 및 제 2 콘택 패드(706(2))에 결합된 제 4 콘택 패드(706(4))를 가진 제 2 반도체 소자(704)를 포함할 수 있다. 일부 실시형태들에서는, 본 명세서에서 설명된 바와 같이, 제 1 및 제 2 반도체 소자(702, 704)가 서로 직접 하이브리드 결합될 수 있다. 결합 구조체(700)는 회로 소자(703)와 제 1 콘택 패드(706(1)) 사이의 제 1 전기적 연결, 및 회로 소자(703)와 제 2 콘택 패드(706(2)) 사이의 전기적 연결 사이에서 스위칭하도록 구성되는 스위칭 회로부(722)를 포함할 수 있다. 도 5a 내지 도 5c에서와 같이, 테스팅 회로부(750)는 제 1 및 제 2 반도체 소자(702, 704) 사이의 결합 오프셋을 결정하고, 결합 오프셋을 표시하는 신호를 스위칭 회로부(722)로 송신하도록 구성될 수 있다. 전술된 바와 같이, 테스팅 회로부(750)는 소자 내의 임의의 적절한 위치에 배치될 수 있다.
따라서, 도 7의 실시형태에서는 결합 구조체(700)가 제 1 및 제 2 반도체 소자(702, 704) 사이에 개재된 인터포저를 포함하지 않을 수 있다. 오히려, 제 1 및 제 2 반도체 소자(702, 704)는 서로 직접 결합될 수 있다. 스위칭 회로부(722)는 일부 실시형태들에서 제 1 반도체 소자(702) 내에 전체적으로 배치될 수 있다(또는, 대안적으로는 제 2 반도체 소자 내에 전체적으로 배치될 수 있음). 다른 실시형태들에서는, 스위칭 회로부(722)의 제 1 부분이 제 1 반도체 소자(702) 내에 배치되고 스위칭 회로부(722)의 제 2 부분이 제 2 반도체 소자(704) 내에 배치하도록, 스위칭 회로부(720)는 결합 계면에 걸쳐서 확장될 수 있다.
용어
콘텍스트가 그렇지 않다고 명백하게 요구하지 않는 한, 상세한 설명 및 청구 범위 전체에서, "포함(comprise)", "포함(comprising)", "포함(include)", "포함(inluding)" 등의 용어는, 배타적이거나 망라적인 의미와 반대인 포함하는 의미로, 다시 말해서, "포함하지만 이들로 한정되는 것은 아닌(including, but not limited to)"이라는 의미로 해석되어야 한다. "커플링된(coupled)"이라는 단어는 본 명세서에서 일반적으로 사용될 때, 직접적으로 연결되거나 하나 이상의 중간 소자를 이용하여 연결될 수 있는 두 개 이상의 소자를 가리킨다. 이와 유사하게, "연결된(connected)"이라는 단어는 본 명세서에서 일반적으로 사용될 때, 직접적으로 연결되거나 하나 이상의 중간 소자를 이용하여 연결될 수 있는 두 개 이상의 소자를 가리킨다. 추가로, "여기에서", "위에서", "아래에서"의 단어들 그리고 유사한 의미의 단어들은 본원에서 사용될 때에 본원을 전체적으로 언급하는 것이며 본원의 어떤 특별한 부분들을 언급하는 것이 아니다. 더욱이, 본 명세서에서 사용될 때, 제 1 소자가 제 2 소자 "상에(on)" 또는 "위에(over)" 존재하는 것으로 설명되면, 제 1 및 제 2 소자가 직접적으로 접촉하도록 제 1 소자는 직접적으로 제 2 소자 상에 또는 그 위에 존재할 수 있고, 또는 제 1 소자는 하나 이상의 소자가 제 1 및 제 2 소자 사이에 개재하도록 간접적으로 제 2 소자 상에 또는 그 위에 존재할 수 있다. 맥락상 허용되는 경우에는, 단수의 또는 복수 개수를 이용한 상기 상세한 설명에서의 단어들은 각각 복수 또는 단수의 개수를 또한 포함할 수 있을 것이다. 둘 또는 그 이상의 아이템들의 목록을 참조할 때의 "또는(or)"이란 단어는, 그 단어의 다음의 해석들을 모두 커버한다: 목록 내 아이템들 중 어느 하나, 목록 내의 모든 아이템들, 그리고 목록 내의 아이템들의 어떤 조합.
더욱이, 본 명세서에서 사용되는 조건부 언어, 여러 가지 중에서 예컨대 "-할 수 있다(can)", (할 수 있다(could)", "-할 수도 있다(might)", "-일 수 있다(may)", "예를 들어", "예컨대" 등은, 그렇지 않다고 구체적으로 언급되거나 사용된 문맥과 다르게 이해되지 않는 한, 특정한 구현형태들이(비록 다른 구현형태들은 그렇지 않지만) 어떤 피쳐, 소자 및/또는 상태를 포함한다는 의미를 전달하도록 개괄적으로 의도된다. 따라서, 이러한 조건부 언어는 일반적으로, 피쳐, 소자 및/또는 상태가 어느 경우에도 하나 이상의 실시형태에 대해서 요구된다는 것을 암시하려고 의도되지 않는다.
특정 실시예들이 설명되었지만, 이러한 실시예는 단지 예시를 통해 제공된 것이고, 본 발명의 범위를 한정하려는 것이 아니다. 사실상, 본 명세서에서 설명되는 신규한 장치, 방법, 및 시스템은 다양한 다른 형태로 구현될 수 있다; 더욱이, 본 명세서에서 설명되는 방법 및 시스템의 다양한 생략, 치환 및 형태 변경이 본 발명의 범위에서 벗어나지 않고서 이루어질 수 있다. 예를 들어, 블록들이 주어진 배치구성에 제시되지만, 대안적인 실시형태는 상이한 컴포넌트 및/또는 회로 토폴로지를 사용하여 유사한 기능성을 수행할 수 있고, 일부 블록은 삭제, 이동, 추가, 하위분할, 결합, 및/또는 수정될 수 있다. 이러한 블록들 각각은 다양한 상이한 방식으로 구현될 수 있다. 전술된 여러 가지 실시형태들의 소자 및 동작의 임의의 적절한 조합이 추가적인 실시형태를 제공하도록 조합될 수 있다. 첨부된 청구범위와 그 균등물들은 본 발명의 범위와 사상에 포함되는 이러한 형태 또는 변형예를 망라하도록 의도된다.

Claims (67)

  1. 결합 구조체로서,
    제 1 콘택 패드를 가진 제 1 반도체 소자;
    인터포저로서, 상기 인터포저의 제 1 면 상의 제 2 콘택 패드 및 상기 제 1 면의 반대편인 상기 인터포저의 제 2 면 상의 제 3 콘택 패드 및 제 4 콘택 패드를 가진, 인터포저 - 상기 제 2 콘택 패드는 상기 제 1 콘택 패드에 결합됨 -;
    상기 제 3 콘택 패드에 결합된 제 5 콘택 패드 및 상기 제 4 콘택 패드에 결합된 제 6 콘택 패드를 가진 제 2 반도체 소자; 및
    상기 제 2 콘택 패드와 상기 제 3 콘택 패드 사이의 제 1 전기적 연결 및 상기 제 2 콘택 패드와 상기 제 4 콘택 패드 사이의 제 2 전기적 연결 사이에서 스위칭하도록 구성된 스위칭 회로부를 포함하는, 결합 구조체.
  2. 제 1 항에 있어서,
    상기 스위칭 회로부는 상기 인터포저 내에 배치된, 결합 구조체.
  3. 제 1 항에 있어서,
    상기 스위칭 회로부는 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 중 적어도 하나 내에 배치된, 결합 구조체.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 콘택 패드와 상기 제 3 콘택 패드는 서로 측방향으로 오프셋된, 결합 구조체.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 소자는 상기 제 1 콘택 패드를 포함하는 제 1 복수 개의 콘택 패드를 포함하고,
    상기 제 2 반도체 소자는 상기 제 5 콘택 패드와 상기 제 6 콘택 패드를 포함하는 제 2 복수 개의 콘택 패드를 포함하며,
    상기 제 1 복수 개의 콘택 패드는 상기 제 2 복수 개의 콘택 패드의 제 2 피치와 매칭되는 제 1 피치를 가진, 결합 구조체.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 소자는 상기 제 1 콘택 패드를 포함하는 제 1 복수 개의 콘택 패드를 포함하고,
    상기 제 2 반도체 소자는 상기 제 5 콘택 패드와 상기 제 6 콘택 패드를 포함하는 제 2 복수 개의 콘택 패드를 포함하며,
    상기 제 1 복수 개의 콘택 패드는 상기 제 2 복수 개의 콘택 패드의 제 2 피치와 상이한 제 1 피치를 가진, 결합 구조체.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 인터포저는 상기 제 2 면 상의 제 3 복수 개의 콘택 패드를 포함하고,
    상기 제 3 복수 개의 콘택 패드는 상기 스위칭 회로부를 이용하여 상기 제 1 면 상의 제 2 콘택 패드에 각각 연결가능한 콘택 패드들의 세트를 포함하며,
    상기 콘택 패드들의 세트는 상기 제 3 콘택 패드, 상기 제 4 콘택 패드, 및 하나 이상의 추가적 콘택 패드를 포함하는, 결합 구조체.
  8. 제 7 항에 있어서,
    상기 콘택 패드들의 세트는 100 μm2 이하의 면적 내에 배치된, 결합 구조체.
  9. 제 8 항에 있어서,
    상기 콘택 패드들의 세트는 10 μm2 이하의 면적 내에 배치된, 결합 구조체.
  10. 제 8 항에 있어서,
    상기 콘택 패드들의 세트는 1 μm2 이하의 면적 내에 배치된, 결합 구조체.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 결합 구조체는,
    상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 결합 오프셋을 결정하도록 구성된 테스팅 회로부를 더 포함하는, 결합 구조체.
  12. 제 11 항에 있어서,
    상기 테스팅 회로부는 상기 결합 오프셋을 표시하는 신호를 상기 스위칭 회로부로 송신하도록 구성된, 결합 구조체.
  13. 제 11 항에 있어서,
    상기 스위칭 회로부는, 결정된 결합 오프셋에 적어도 부분적으로 기반하여 상기 제 1 전기적 연결 또는 상기 제 2 전기적 연결을 형성하도록 프로그래밍된, 결합 구조체.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 테스팅 회로부는,
    상기 제 1 반도체 소자 내의 복수 개의 테스트 패드, 상기 제 1 복수 개의 테스트 패드에 결합된, 상기 인터포저 내의 복수 개의 비아, 및 상기 복수 개의 비아 중 제 1 비아에 결합된, 상기 제 2 반도체 소자 내의 프로브 패드를 포함하는, 결합 구조체.
  15. 제 14 항에 있어서,
    상기 복수 개의 테스트 패드는 테스트 패드들의 2-차원 어레이를 포함하고,
    상기 복수 개의 비아는 비아들의 2-차원 어레이를 포함하는, 결합 구조체.
  16. 제 12 항에 있어서,
    상기 테스팅 회로부는 프로브 패드에 연결된 레퍼런스 패드를 더 포함하고,
    상기 신호는 상기 프로브 패드와 상기 레퍼런스 패드 사이의 상기 신호의 연속성을 결정하는 것에 적어도 부분적으로 기반하여 상기 스위칭 회로부로 송신된, 결합 구조체.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 패드는 개재된 접착제가 없이 상기 제 1 패드에 직접 결합되고,
    상기 제 5 패드는 개재된 접착제가 없이 상기 제 3 패드에 직접 결합된, 결합 구조체.
  18. 제 17 항에 있어서,
    상기 제 1 반도체 소자는, 내부에 상기 제 1 콘택 패드가 적어도 부분적으로 임베딩되는 제 1 비도전성 필드 구역을 포함하고,
    상기 인터포저의 제 1 면은 내부에 상기 제 2 콘택 패드가 적어도 부분적으로 임베딩되는 제 2 비도전성 필드 구역을 포함하며,
    상기 제 1 비도전성 필드 구역과 상기 제 2 비도전성 필드 구역은 개재된 접착제가 없이 서로 직접 결합된, 결합 구조체.
  19. 제 18 항에 있어서,
    상기 인터포저의 제 2 면은 내부에 상기 제 3 콘택 패드와 상기 제 4 콘택 패드가 적어도 부분적으로 임베딩되는 제 3 비도전성 필드 구역을 포함하고,
    상기 제 2 반도체 소자는 내부에 상기 제 5 콘택 패드와 상기 제 6 콘택 패드가 적어도 부분적으로 임베딩되는 제 4 비도전성 필드 구역을 포함하며,
    상기 제 3 비도전성 필드 구역과 상기 제 4 비도전성 필드 구역은 개재된 접착제가 없이 서로 직접 결합된, 결합 구조체.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 스위칭 회로부는 멀티-비트 스위치 멀티플렉서를 포함하는, 결합 구조체.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 스위칭 회로부는 복수 개의 스위치를 포함하고, 상기 복수 개의 스위치는 상기 제 2 콘택 패드를 포함하는, 상기 인터포저의 제 1 면 상의 복수 개의 콘택 패드를 상기 인터포저의 제 2 면 상의 상기 제 3 콘택 패드에 전기적으로 연결할 수 있는, 결합 구조체.
  22. 제 1 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경과 상이한, 결합 구조체.
  23. 제 22 항에 있어서,
    상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경보다 작고,
    상기 결합 구조체는 상기 제 1 반도체 소자 내의 복수 개의 콘택 패드를 더 포함하며,
    상기 복수 개의 콘택 패드는 제 1 콘택 패드 및 적어도 하나의 추가적 콘택 패드를 포함하고,
    상기 복수 개의 콘택 패드는 상기 제 2 콘택 패드에 결합된, 결합 구조체.
  24. 제 22 항에 있어서,
    상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경보다 크고,
    상기 결합 구조체는 상기 인터포저의 제 1 면 내의 복수 개의 콘택 패드를 더 포함하며,
    상기 복수 개의 콘택 패드는 제 2 콘택 패드 및 적어도 하나의 추가적 콘택 패드를 포함하고,
    상기 복수 개의 콘택 패드는 상기 제 1 콘택 패드에 결합된, 결합 구조체.
  25. 결합 구조체로서,
    제 1 반도체 소자;
    인터포저로서, 상기 인터포저의 제 1 면 상의 제 1 복수 개의 콘택 패드 및 상기 제 1 면의 반대편인 상기 인터포저의 제 2 면 상의 제 2 복수 개의 콘택 패드를 가지는, 인터포저 - 상기 인터포저의 제 1 면은 상기 제 1 반도체 소자에 결합되고, 상기 제 1 복수 개의 콘택 패드는 상기 제 1 반도체 소자에 전기적으로 연결됨 -;
    상기 인터포저의 제 2 면에 결합된 제 2 반도체 소자 - 상기 제 2 복수 개의 콘택 패드는 상기 제 2 반도체 소자에 전기적으로 연결됨 -; 및
    상기 제 1 복수 개의 콘택 패드의 각각의 콘택 패드와 상기 제 2 복수 개의 콘택 패드의 다수의 콘택 패드들의 세트 사이의 전기적 연결을 스위칭하도록 구성된 스위칭 회로부를 포함하는, 결합 구조체.
  26. 제 25 항에 있어서,
    상기 스위칭 회로부는 상기 제 2 복수 개의 콘택 패드의 각각의 콘택 패드와 상기 제 1 복수 개의 콘택 패드의 다수의 콘택 패드들의 제 2 세트 사이의 전기적 연결을 스위칭하도록 구성된, 결합 구조체.
  27. 제 25 항 또는 제 26 항에 있어서,
    상기 스위칭 회로부는 상기 인터포저 내에 배치된, 결합 구조체.
  28. 제 25 항 또는 제 26 항에 있어서,
    상기 스위칭 회로부는 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 중 적어도 하나 내에 배치된, 결합 구조체.
  29. 제 25 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 소자는 개재된 접착제가 없이 상기 제 1 복수 개의 콘택 패드에 직접 결합된 제 3 복수 개의 콘택 패드를 포함하고,
    상기 제 2 반도체 소자는 개재된 접착제가 없이 상기 제 2 복수 개의 콘택 패드에 직접 결합된 제 4 복수 개의 콘택 패드를 포함하는, 결합 구조체.
  30. 제 29 항에 있어서,
    상기 제 1 반도체 소자는 상기 제 3 복수 개의 콘택 패드가 적어도 부분적으로 배치된 제 1 비도전성 필드 구역을 포함하고,
    상기 인터포저의 제 1 면은 상기 제 1 복수 개의 콘택 패드가 적어도 부분적으로 배치된 제 2 비도전성 필드 구역을 포함하며,
    상기 제 1 비도전성 필드 구역과 상기 제 2 비도전성 필드 구역은 접착제가 없이 직접 결합된, 결합 구조체.
  31. 제 30 항에 있어서,
    상기 인터포저의 제 2 면은 상기 제 2 복수 개의 콘택 패드가 적어도 부분적으로 배치된 제 3 비도전성 필드 구역을 포함하고,
    상기 제 2 반도체 소자는 상기 제 4 복수 개의 콘택 패드가 적어도 부분적으로 배치된 제 4 비도전성 필드 구역을 포함하며,
    상기 제 3 비도전성 필드 구역과 상기 제 4 비도전성 필드 구역은 접착제가 없이 직접 결합된, 결합 구조체.
  32. 제 29 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 제 1 복수 개의 콘택 패드 중 제 1 콘택 패드는 상기 제 3 복수 개의 콘택 패드 중 제 2 콘택 패드에 직접 결합되고,
    상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경과 상이한, 결합 구조체.
  33. 제 32 항에 있어서,
    상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경보다 작고,
    상기 제 2 콘택 패드는 상기 제 1 콘택 패드 및 적어도 하나의 추가적 콘택 패드에 직접 결합된, 결합 구조체.
  34. 제 32 항에 있어서,
    상기 제 1 콘택 패드의 직경은 상기 제 2 콘택 패드의 직경보다 크고,
    상기 제 1 콘택 패드는 상기 제 2 콘택 패드 및 적어도 하나의 추가적 콘택 패드에 직접 결합된, 결합 구조체.
  35. 제 25 항 내지 제 34 항 중 어느 한 항에 있어서,
    상기 제 1 복수 개의 콘택 패드는 상기 제 2 복수 개의 콘택 패드의 피치와 매칭되는 피치를 가진, 결합 구조체.
  36. 제 25 항 내지 제 34 항 중 어느 한 항에 있어서,
    상기 제 1 복수 개의 콘택 패드는 상기 제 2 복수 개의 콘택 패드의 피치와 상이한 피치를 가진, 결합 구조체.
  37. 제 25 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 콘택 패드들의 세트는 100 μm2 이하의 면적 내에 배치된, 결합 구조체.
  38. 제 37 항에 있어서,
    상기 콘택 패드들의 세트는 10 μm2 이하의 면적 내에 배치된, 결합 구조체.
  39. 제 37 항에 있어서,
    상기 콘택 패드들의 세트는 1 μm2 이하의 면적 내에 배치된, 결합 구조체.
  40. 제 25 항 내지 제 39 항 중 어느 한 항에 있어서,
    상기 결합 구조체는,
    상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 결합 오프셋을 결정하고, 상기 결합 오프셋을 표시하는 신호를 상기 스위칭 회로부로 송신하도록 구성된 테스팅 회로부를 더 포함하는, 결합 구조체.
  41. 제 40 항에 있어서,
    상기 테스팅 회로부는,
    상기 제 1 반도체 소자 내의 복수 개의 테스트 패드, 상기 제 1 복수 개의 테스트 패드에 결합된, 상기 인터포저 내의 복수 개의 비아, 및 상기 복수 개의 비아 중 제 1 비아에 결합된, 상기 제 2 반도체 소자 내의 프로브 패드를 포함하는, 결합 구조체.
  42. 제 41 항에 있어서,
    상기 복수 개의 테스트 패드는 테스트 패드들의 2-차원 어레이를 포함하고,
    상기 복수 개의 비아는 비아들의 2-차원 어레이를 포함하는, 결합 구조체.
  43. 제 25 항 내지 제 42 항 중 어느 한 항에 있어서,
    상기 스위칭 회로부는 멀티-비트 스위치 멀티플렉서를 포함하는, 결합 구조체.
  44. 인터포저로서,
    상기 인터포저의 제 1 면 상의 제 1 콘택 패드;
    상기 제 1 면의 반대편인 상기 인터포저의 제 2 면 상의 제 2 콘택 패드 및 제 3 콘택 패드; 및
    상기 제 1 콘택 패드와 상기 제 2 콘택 패드 사이의 제 1 전기적 연결 및 상기 제 1 콘택 패드와 상기 제 3 콘택 패드 사이의 제 2 전기적 연결 사이에서 스위칭하도록 구성된 스위칭 회로부를 포함하는, 인터포저.
  45. 제 44 항에 있어서,
    상기 인터포저는 상기 제 2 면 상의 복수 개의 콘택 패드를 포함하고,
    상기 복수 개의 콘택 패드는 상기 스위칭 회로부를 이용하여 상기 제 1 면 상의 제 1 콘택 패드에 각각 연결가능한 콘택 패드들의 세트를 포함하며,
    상기 콘택 패드들의 세트는 상기 제 2 콘택 패드, 상기 제 3 콘택 패드, 및 하나 이상의 추가적 콘택 패드를 포함하는, 인터포저.
  46. 제 45 항에 있어서,
    상기 콘택 패드들의 세트는 100 μm2 이하의 면적 내에 배치된, 결합 구조체.
  47. 제 46 항에 있어서,
    상기 콘택 패드들의 세트는 10 μm2 이하의 면적 내에 배치된, 결합 구조체.
  48. 제 46 항에 있어서,
    상기 콘택 패드들의 세트는 1 μm2 이하의 면적 내에 배치된, 결합 구조체.
  49. 제 44 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 인터포저와 상기 인터포저가 결합된 하나 이상의 반도체 소자 사이의 결합 오프셋을 결정하도록 구성된 테스팅 회로부를 더 포함하고,
    상기 테스팅 회로부는 상기 결합 오프셋을 표시하는 신호를 상기 스위칭 회로부로 송신하도록 구성된, 결합 구조체.
  50. 제 49 항에 있어서,
    상기 테스팅 회로부는, 상기 하나 이상의 반도체 소자의 대응하는 테스트 패드에 결합되도록 구성된, 상기 인터포저 내의 복수 개의 비아를 포함하는, 결합 구조체.
  51. 제 50 항에 있어서,
    상기 복수 개의 비아는 비아들의 2-차원 어레이를 포함하는, 결합 구조체.
  52. 제 44 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 스위칭 회로부는 멀티-비트 스위치 멀티플렉서를 포함하는, 인터포저.
  53. 결합 구조체를 형성하는 방법으로서,
    제 1 반도체 소자의 제 1 콘택 패드를 인터포저의 제 1 면 상의 제 2 콘택 패드에 결합하는 단계;
    상기 인터포저의 제 2 면 상의 제 3 콘택 패드와 제 4 콘택 패드를 제 2 반도체 소자의 각각의 제 5 콘택 패드와 제 6 콘택 패드에 결합하는 단계; 및
    상기 제 2 콘택 패드와 상기 제 3 콘택 패드 사이의 제 1 전기적 연결 및 상기 제 2 콘택 패드와 상기 제 4 콘택 패드 사이의 제 2 전기적 연결 사이에서 스위칭하는 단계
    를 포함하는, 결합 구조체 형성 방법.
  54. 제 53 항에 있어서,
    상기 제 1 반도체 소자는 상기 제 1 콘택 패드를 포함하는 제 1 복수 개의 콘택 패드를 포함하고,
    상기 제 2 반도체 소자는 상기 제 5 콘택 패드와 상기 제 6 콘택 패드를 포함하는 제 2 복수 개의 콘택 패드를 포함하며,
    상기 인터포저는 상기 제 2 면 상의 제 3 복수 개의 콘택 패드를 포함하고,
    상기 제 3 복수 개의 콘택 패드는 상기 스위칭 회로부를 이용하여 상기 제 1 면 상의 제 2 콘택 패드에 각각 연결가능한 콘택 패드들의 세트를 포함하며,
    상기 콘택 패드들의 세트는 상기 제 3 콘택 패드, 상기 제 4 콘택 패드, 및 하나 이상의 추가적 콘택 패드를 포함하는, 결합 구조체 형성 방법.
  55. 제 54 항에 있어서,
    상기 방법은,
    상기 제 2 반도체 소자를 오정렬 공차 영역을 가지는 툴을 사용하여 상기 인터포저에 결합하는 단계를 더 포함하고,
    상기 콘택 패드들의 세트는 상기 오정렬 공차 영역보다 크지 않은 패드 영역 내에 배치된, 결합 구조체 형성 방법.
  56. 제 53 항 내지 제 55 항 중 어느 한 항에 있어서,
    상기 제 1 콘택 패드를 상기 제 2 콘택 패드에 결합하는 단계는,
    상기 제 1 콘택 패드를 개재된 접착제가 없이 상기 제 2 콘택 패드에 직접 결합하는 것을 포함하는, 결합 구조체 형성 방법.
  57. 제 56 항에 있어서,
    상기 제 3 콘택 패드와 상기 제 4 콘택 패드를 각각의 상기 제 5 콘택 패드와 상기 제 6 콘택 패드에 결합하는 단계는,
    상기 제 3 콘택 패드와 상기 제 4 콘택 패드를 개재된 접착제가 없이 각각의 상기 제 5 콘택 패드와 상기 제 6 콘택 패드에 직접 결합하는 것을 포함하는, 결합 구조체 형성 방법.
  58. 제 57 항에 있어서,
    상기 방법은,
    상기 제 1 반도체 소자의 제 1 비도전성 필드 구역을 개재된 접착제가 없이 상기 인터포저의 제 1 면 상의 제 2 비도전성 필드 구역에 직접 결합하는 단계를 더 포함하는, 결합 구조체 형성 방법.
  59. 제 58 항에 있어서,
    상기 방법은,
    상기 인터포저의 제 2 면 상의 제 3 비도전성 필드 구역을 개재된 접착제가 없이 상기 제 2 반도체 소자의 제 4 비도전성 필드 구역에 직접 결합하는 단계를 더 포함하는, 결합 구조체 형성 방법.
  60. 제 53 항 내지 제 59 항 중 어느 한 항에 있어서,
    상기 스위칭 회로부는 상기 인터포저 내에 배치된, 결합 구조체 형성 방법.
  61. 제 53 항 내지 제 59 항 중 어느 한 항에 있어서,
    상기 스위칭 회로부는 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 중 적어도 하나 내에 배치된, 결합 구조체 형성 방법.
  62. 결합 구조체로서,
    회로 소자, 제 1 콘택 패드, 및 제 2 콘택 패드를 가지는 제 1 반도체 소자;
    상기 제 1 콘택 패드에 결합된 제 3 콘택 패드 및 상기 제 2 콘택 패드에 결합된 제 4 콘택 패드를 가지는 제 2 반도체 소자;
    상기 회로 소자와 상기 제 1 콘택 패드 사이의 제 1 전기적 연결 및 상기 회로 소자와 상기 제 2 콘택 패드 사이의 제 2 전기적 연결 사이에서 스위칭하도록 구성된 스위칭 회로부; 및
    상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 결합 오프셋을 결정하도록 구성된 테스팅 회로부
    를 포함하는, 결합 구조체.
  63. 제 62 항에 있어서,
    상기 제 3 패드는 개재된 접착제가 없이 상기 제 1 패드에 직접 결합되고,
    상기 제 4 패드는 개재된 접착제가 없이 상기 제 2 패드에 직접 결합된, 결합 구조체.
  64. 제 63 항에 있어서,
    상기 제 1 반도체 소자는, 내부에 상기 제 1 콘택 패드와 상기 제 2 콘택 패드가 적어도 부분적으로 임베딩되는 제 1 비도전성 필드 구역을 포함하고,
    상기 제 2 반도체 소자는 내부에 상기 제 3 콘택 패드와 제 4 콘택 패드가 적어도 부분적으로 임베딩되는 제 2 비도전성 필드 구역을 포함하며,
    상기 제 1 비도전성 필드 구역과 상기 제 2 비도전성 필드 구역은 개재된 접착제가 없이 서로 직접 결합된, 결합 구조체.
  65. 제 63 항 또는 제 64 항에 있어서,
    상기 테스팅 회로부는 다이싱 레인(dicing lane)을 따라서 배치되고,
    상기 테스팅 회로부는 다이싱 단계에 의하여 적어도 부분적으로 파괴되는, 결합 구조체.
  66. 제 62 항에 있어서,
    상기 스위칭 회로부는, 결정된 결합 오프셋에 적어도 부분적으로 기반하여 상기 제 1 전기적 연결 또는 상기 제 2 전기적 연결을 형성하도록 프로그래밍된, 결합 구조체.
  67. 제 62 항에 있어서,
    상기 테스팅 회로부는 상기 결합 오프셋을 표시하는 신호를 상기 스위칭 회로부로 송신하도록 구성된, 결합 구조체.
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