CN103221834A - 用于晶粒对晶粒接合的积体电路以及测试晶粒对晶粒接合的方法 - Google Patents

用于晶粒对晶粒接合的积体电路以及测试晶粒对晶粒接合的方法 Download PDF

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Abstract

一种积体电路(100)包括：第一晶粒(105，110)；第二晶粒(115)，其中，该第一晶粒可配置于其上；多个晶粒间连线(205，205A，205B)，其耦接该第一晶粒至该第二晶粒；以及多个探针垫片(120，120A，120B，120C，120D，120E)，其中每个探针垫片系耦接(305，310，405，410)至至少一个晶粒间连线。该第一晶粒可被架构以建立将该第一探针垫片耦接至该第二探针垫片的内连线(315，415，420，515)。在一些实施例中，每个探针垫片系耦接微凸块(210)，并且内连线将微凸块彼此耦接。一些实施例利用了透过第二晶粒延伸的直通硅晶穿孔。也揭露了测试所描述的积体电路的方法。

Description

用于晶粒对晶粒接合的积体电路以及测试晶粒对晶粒接合的方法
发明领域
本说明书内所揭示的一或更多实施例关于积体电路(IC)。更特别地，一或更多实施例关于测试包含多个晶粒的积体电路。
背景
在制造积体电路(IC)时，瑕疵会发生于晶粒内的可能性大体上随着使用于配置该积体电路的晶粒尺寸增加而增加。在积体电路内发生也称之为“缺陷”的制造瑕疵可导致该积体电路操作能力降低或完全不作用。基于这个理由，相对于单一块晶粒，以多晶粒积体电路形式配置积体电路可更具有成本效益。
大体上，多晶粒积体电路系使用耦接在一起的多个晶粒而成并放置于单一封装内。发生于一多晶粒积体电路的晶粒中的任一者内的制造缺陷只使得那个晶粒无法操作。因此，在多晶粒积体电路内，相较于在由单一较大晶粒所构成的积体电路内发生缺陷时，制造缺陷使得较少晶粒区域无法使用。
尽管多晶粒积体电路的使用可增加该最终产品的良率，多晶粒积体电路仍必须进行彻底地测试。例如，被结合以形成该多晶粒积体电路结构的不同晶粒间的连接性必须坚固可靠。否则，涉及每一个构成晶粒的整个多晶粒积体电路变得无法使用。
发明内容
本说明书内所揭示的一或更多实施例关于积体电路(IC)，且更特别地，关于测试包含多个晶粒的积体电路。根据一实施例，积体电路包含第一晶粒；第二晶粒，其中，该第一晶粒系堆迭于该第二晶粒顶上；多个晶粒间连线；放置于该第二晶粒顶上的第一探针垫片；及放置于该第二晶粒顶上的第二探针垫片。每一个晶粒间连线包括放置于该第一晶粒及该第二晶粒间以耦接该第一晶粒至该第二晶粒的微凸块。该第一探针垫片系耦接至第一微凸块，该第二探针垫片系耦接至第二微凸块，以及该第一晶粒被架构以建立将该第一微凸块耦接至该第二微凸块的内连线。
在一些实施例中，该内连线为固定的。在其它的实施例中，该内连线系借由载入组态资料至该第一晶粒中以使用该第一晶粒的可程式电路而形成。
在一些实施例中，该第二晶粒是主要由至少一个被动金属层所构成的中介层，其将该第一晶粒耦接到该第一或第二探针垫片的至少一者。在其它的实施例中，该第二晶粒是包括该将第一晶粒选择性地耦接至该第一或第二探针垫片的至少一者的一或更多开关的主动结构。
在一些实施例中，该多个晶粒间连线中的至少一者在该第二晶粒内包括直通硅晶穿孔(TSV)；该直通硅晶穿孔的第一末端系耦接至该第一微凸块且该直通硅晶穿孔的第二末端透过该第二晶粒延伸至与其上放置该第一及第二探针垫片的表面相对的第二晶粒表面。该第一探针垫片使用该直通硅晶穿孔来耦接至该第一微凸块。
进一步描述了一种测试这些积体电路之方法，包括：测试多个晶粒间连线中的一者；侦测在该晶粒间连线的测试期间是否发生缺陷；及回应于侦测到该缺陷的发生，标示多晶粒积体电路为包含缺陷晶粒间连线。该第一晶粒可以使用半固定接合技术来最初地接合至该第二晶粒，该方法进一步包括：当该多晶粒积体电路被标示为包含缺陷晶粒间连线时，再处理该晶粒间连线。测试这些积体电路之另一种方法包括：测试多个晶粒间连线中的每一者；侦测在该晶粒间连线的测试期间是否发生缺陷；及回应于侦测到没有该缺陷的发生，将该第一晶粒固定接合至该第二晶粒。侦测缺陷是否发生包括例如决定测试讯号是否自该第一探针垫片传送至该直通硅晶穿孔。
在一些实施例中，该第二晶粒包括透过该第二晶粒延伸的第一直通硅晶穿孔(TSV)，该第一直通硅晶穿孔的第一末端耦接到该第一微凸块并且第二末端耦接到第一封装凸块。该第二晶粒进一步包括透过该第二晶粒延伸的第二直通硅晶穿孔，该第二直通硅晶穿孔的第一末端耦接到该第二微凸块并且第二末端耦接到第二封装凸块。
这些积体电路可以借由以下来测试：测试多个晶粒间连线的一者来；侦测在该晶粒间连线的测试期间是否发生缺陷；及回应于侦测到该缺陷的发生，标示多晶粒积体电路为包含缺陷晶粒间连线。在一些实施例中，该第一晶粒系使用半固定接合技术来最初地接合至该第二晶粒，该方法进一步包括：当该多晶粒积体电路被标示为包含缺陷晶粒间连线时，再处理该晶粒间连线。另一种方法包含测试多个晶粒间连线中的每一者；侦测在该晶粒间连线的测试期间是否发生缺陷；及回应于侦测到没有该缺陷的发生，将该第一晶粒固定接合至该第二晶粒。侦测缺陷是否发生可包括决定提供至该第一封装凸块的测试讯号是否传送至该第二封装凸块。
一或更多其它实施例可包含一种测试多晶粒积体电路的方法。该方法可包含测试该多晶粒积体电路中的晶粒间连线，其中，该晶粒间连线包含耦接第一晶粒至第二晶粒的微凸块。该方法也可包含侦测在该晶粒间连线测试期间是否发生缺陷。回应于侦测到该缺陷，该多晶粒积体电路可被标示为包含缺陷晶粒间连线。
该方法可包含选择该第二晶粒做为主要由至少一个被动金属层所构成的中介层。
测试该晶粒间连线可包含提供放置于该第二晶粒顶上的第一探针垫片，其中，该第一探针垫片系耦接至将该第一晶粒耦接至该第二晶粒的第一微凸块。第二探针垫片可被提供并放置于该第二晶粒的顶上。该第二探针垫片可被耦接至将该第一晶粒耦接至该第二晶粒的第二微凸块。该方法可包含在该第一晶粒内建立将该第一微凸块耦接至该第二微凸块的内连线。
侦测缺陷是否发生可包含决定测试讯号是否自该第一探针垫片传送至该第二探针垫片。
测试该晶粒间连线也可包含将该第一晶粒置于该第二晶粒顶上，其中，该第二晶粒包含透过第一微凸块耦接至该第一晶粒的第一直通硅晶穿孔(TSV)及透过第二微凸块耦接至该第一晶粒的第二直通硅晶穿孔。在该第一晶粒内，内连线可被建立以将该第一微凸块耦接至该第二微凸块。
侦测缺陷是否发生可包含决定提供至该第一直通硅晶穿孔的测试讯号是否传送至该第二直通硅晶穿孔。
在一或更多观点中，该第一直通硅晶穿孔可以该第一直通硅晶穿孔的第一末端来耦接至该第一微凸块且可以该第一直通硅晶穿孔的第二末端来耦接至该第一封装凸块。该第二直通硅晶穿孔可以该第二直通硅晶穿孔的第一末端来耦接至该第二微凸块且可以该第二直通硅晶穿孔的第二末端来耦接至该第二封装凸块。据此，侦测缺陷是否发生可包含决定提供至该第一封装凸块的测试讯号是否传送至该第二封装凸块。
测试该晶粒间连线可进一步包含提供放置于该第二晶粒顶上的第一探针垫片及第二探针垫片。该第一探针垫片可被耦接至该第一直通硅晶穿孔。该第二探针垫片可被耦接至该第二直通硅晶穿孔。
测试该晶粒间连线也可包含提供放置于该第二晶粒顶上的第一探针垫片。该第一探针垫片可被耦接至一第一微凸块。直通硅晶穿孔可被提供于该第二晶粒内。该直通硅晶穿孔的第一末端可被耦接至第二微凸块。在该第一晶粒内，内连线可被建立以将该第一微凸块耦接至该第二微凸块。
侦测缺陷是否发生可进一步包含决定测试讯号是否自该第一探针垫片传送至该直通硅晶穿孔。
可使用半固定接合技术将该第一晶粒接合至该第二晶粒。在那个例子中，当该多晶粒积体电路被标示为包含缺陷晶粒间连线，该晶粒间连线可被再处理。
一或更多其它实施例可包含积体电路。该积体电路可包含第一晶粒、第二晶粒及耦接该第一晶粒至该第二晶粒的多个晶粒间连线。该积体电路也包含多个探针垫片，其中，每一个探针垫片系耦接至晶粒间连线。
在一或更多观点中，该多个探针垫片可沿着该第二晶粒的至少一边缘来分布。在一或更多观点中，该多个探针垫片可沿着该第二晶粒的每一个边缘来分布且包括该第一晶粒。
该第一晶粒可被放置于该第二晶粒顶上。据此，该积体电路可包含放置于该第二晶粒顶上的第三晶粒。该第一晶粒及该第三晶粒可实际上位于同一水平面。该些探针垫片的至少一者可位于该第一晶粒及该第三晶粒之间。
一或更多其它实施例可包含具有第一晶粒及第二晶粒的积体电路，其中，该第一晶粒系堆迭于该第二晶粒顶上。该积体电路可包含多个晶粒间连线，其中，每一个晶粒间连线包含放置于该第一晶粒及该第二晶粒间以耦接该第一晶粒至该第二晶粒的微凸块。该积体电路可包含放置于该第二晶粒顶上的第一探针垫片，其中，该第一探针垫片可被耦接至第一微凸块。该积体电路可包含放置于该第二晶粒顶上的第二探针垫片，其中，该第二探针垫片可被耦接至第二微凸块。该第一晶粒可被架构以建立将该第一微凸块耦接至该第二微凸块的内连线。
在一或更多观点中，该内连线可被固定。在一或更多观点中，该内连线可借由载入组态资料至该第一晶粒中以使用该第二晶粒的可程式电路而形成。
该第一晶粒可使用半固定接合技术来接合于该第二晶粒顶上。例如，该第一晶粒可在决定该多个晶粒间连线系无缺陷后才被永久地接合至该第二晶粒。
该多个晶粒间连线中的一者或更多可在该第二晶粒内包含直通硅晶穿孔。该直通硅晶穿孔的第一末端可被耦接至该第一微凸块。该直通硅晶穿孔的第二末端可延伸经过该第二晶粒到达与其上放置该第一及第二探针垫片的表面相对的第二晶粒表面。该第一探针垫片可使用该直通硅晶穿孔来耦接至该第一微凸块。
图式简单说明
图1系根据本发明书内所揭示的一或更多实施例说明一种多晶粒积体电路(IC)的第一方块图。
图2系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第一剖面侧视图。
图3系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第二剖面侧视图。
图4系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第三剖面侧视图。
图5系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第四剖面侧视图。
图6系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第五剖面侧视图。
图7系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第六剖面侧视图。
图8系根据本发明书内所揭示的一或更多实施例说明一种测试多晶粒积体电路内的晶粒间连线的方法流程图。
详细说明
尽管本说明书以定义视为新型的一或更多实施例的特征的申请专利范围做总结，但是相信该一或更多实施例会自结合该些图式的说明回报中而更加了解。如有需要，一或更多详细实施例可被揭示于本说明书内。然而，应理解到该一或更多实施例只是本发明安排的示范，其可以各种形式来具体实现。因此，本说明书内所揭示的特定结构和功能细节不是要解释成限定用，而只是做为该些申请专利范围的权利要求项的基础并做为教示熟知此项技术之人士各种运用该一或更多实施例于事实上任何适当详细结构中的代表基础。进一步，在此所使用的用语和片语不是要限定用，而只是提供在此所揭示的一或更多实施例的可理解说明。
在本说明书内所揭示的一或更多实施例有关积体电路(IC)，且更特别地，有关测试包含多个晶粒的积体电路(在此称之为“多晶粒积体电路”)。根据本说明书内所揭示的一或更多实施例，协助多晶粒积体电路的晶粒间进行通讯的实体连线可被测试。协助测试晶粒间连线及辨识缺陷晶粒间连线的各种测试技术被揭示。协助测试该些晶粒间连线的电路结构也被揭示。
传统多晶粒积体电路通常系使用小尺寸晶粒来形成。结果，在该些晶粒被接合在一起时所形成的晶粒间连线数量典型地系少到并未测试该些晶粒间连线。例如，传统多晶粒积体电路系使用只透过有限的晶粒间连线数量进行连结的小晶粒尺寸来建构。在这类例子中，因为每一个个别晶粒的成本如此小，使得即使整个多晶粒积体电路的成本也小，一旦该些晶粒间连线内有缺陷，则该多晶粒积体电路会被丢弃，故独立测试该些晶粒间连线及用以建立该些晶粒间连线所使用的结构并未执行。
然而，当使用较大、更贵晶粒尺寸来建立多晶粒积体电路时，即使由于一缺陷晶粒间连线而丢弃单一晶粒也是昂贵的，因为已知良好或无缺陷的二或更多较大且更贵晶粒实际上也被丢弃。甚至，在接合二或更多较大晶粒在一起以形成多晶粒积体电路时所形成的晶粒间连线数量显然地系较大。较大晶粒间连线数量值得增加测试时间和费用。例如，配合较大晶粒尺寸，该晶粒间连线数量大约为典型建立于较小、传统多晶粒积体电路中的100倍。
图1系根据本发明书内所揭示的一或更多实施例说明一种多晶粒积体电路100的第一方块图。如所示，多晶粒积体电路100包含放置于一中介层115的顶部表面上的晶粒105及晶粒110。例如，晶粒105及晶粒110可与中介层115直接实体接触或透过包含一或更多电路结构的一或更多中介积体电路制程层来耦接。
晶粒105及晶粒110中的每一个可配置各种不同类型的电路或晶片中的任一者。例如，晶粒105及晶粒110中的每一个可被配置成记忆体、处理器或可程式积体电路。在另一范例中，晶粒105可配置记忆体且晶粒115可配置处理器或可程式积体电路。在再一范例中，晶粒105及晶粒110中的一者或两者可配置特殊用途积体电路或混合讯号积体电路。所示范例系基于说明目的并非要限制在本说明书内所揭示的一或更多实施例。
可程式积体电路系可被程式化以执行特定逻辑功能的熟知积体电路类型。可程式积体电路类型，即该场式可程式闸阵列(FPGA)，典型地包含可程式单元阵列。这些可程式单元可包含例如输入/输出方块(IOB)、可组态逻辑方块(CLB)、专用随机存取记忆体(BRAM)、乘法器、数位讯号处理方块(DSP)、处理器、时钟管理器、延迟锁定回路(DLL)等等。
每一个可程式单元典型地包含可程式内连线及可程式逻辑电路。该可程式内连线电路典型地包含由可程式连接点(PIP)所互相连接各种长度的大量内连线。该可程式逻辑电路使用可包含例如函数产生器、暂存器、算术逻辑电路等等可程式构件来执行一使用者设计逻辑。
该些可程式内连线电路及可程式逻辑电路典型地系借由将一组态资料流载入定义着如何架构该些可程式构件的内部组态记忆体单元中进行程式化。该组态资料可由外部装置自记忆体(例如，自外部可程式唯读记忆体)中读取或写入该场式可程式闸阵列中。个别记忆体单元的全体状态接着决定该场式可程式闸阵列的功能。
另一可程式积体电路类型系该复杂可程式逻辑装置或CPLD。该复杂可程式逻辑装置包含由内连线切换矩阵连接在一起并连接至输入/输出(I/O)资源的二或更多“函数方块”。该复杂可程式逻辑装置的每一个函数方块包含类似在可程式逻辑阵列(PLA)及可程式阵列逻辑(PAL)装置中所使用那些的二阶及闸/或闸结构。在复杂可程式逻辑装置中，组态资料典型地系储存于非挥发性记忆体内的晶片上。在一些复杂可程式逻辑装置中，组态资料储存于非挥发性记忆体内的晶片上，接着下载至挥发性记忆体做为初始组态(程式化)序列的一部分。
对于所有这些可程式积体电路而言，装置功能系受到基于那个目的而提供至该装置的资料位元所控制。该些资料位元可被储存于挥发性记忆体(例如，如在场式可程式闸阵列及一些复杂可程式逻辑装置中的静态记忆体单元)、非挥发性记忆体(例如，如在一些复杂可程式逻辑装置中的快闪记忆体)或任何其它类型记忆体单元中。
其它可程式积体电路系借由施加例如金属层的处理层，其可程式地互相连接该装置上的各种构件。这些可程式积体电路系熟知的光罩可程式装置。可程式积体电路也可例如使用熔合或抗熔合技术的其它方式来配置之。
该片语“可程式积体电路”可包含但不限于这些装置且可进一步包括只可部分程式化的装置。例如，可程式积体电路类型包含硬编码电晶体逻辑及可程式互相连接该硬编码电晶体逻辑的可程式切换结构的结合。参考图1，例如晶粒105、晶粒110或晶粒105及晶粒110两者可被配置成可程式积体电路。
继续图1，中介层115可借由耦接晶粒105的所选垫片和晶粒110的所选垫片来连通性地连结晶粒105及晶粒110。在由中介层115所促成的本例中，晶粒105及晶粒110间的连线可被称之为晶粒间连线。晶粒间连线指示始于第一晶粒并往返于该第一晶粒及第二晶粒间的界面的讯号路径。不管是否继续进入第三晶粒或自该第二晶粒绕回该第一晶粒，该晶粒间连线可往返于晶粒间的较远界面。在往返于二晶粒间的界面时，不管该界面系形成于晶粒105及晶粒110之间、于晶粒105及中介层115之间、于晶粒110及中介层115之间或其任何其它结合，该晶粒间连线包含连通性地互相连接该二晶粒所使用的特定电路结构。
基于说明目的，只有二晶粒示于中介层115的顶上。然而，本说明书内所述的一或更多实施例并不要限制放置于中介层115上的晶粒数量。例如，三或更多晶粒可被放置于中介层115的顶上。进一步，其它多晶粒架构可如本说明书内将更加详述般地来使用。
多晶粒积体电路100可进一步包含多个探针垫片120。探针垫片120中的每一个可被放置于中介层115上。不同探针垫片120的连接性将参考其余图式来更加详述。探针垫片120可被分布于中介层115的顶部表面上。如所述地，探针垫片120被放置于其上放置晶粒105及晶粒110的相同表面上。据此，晶粒105、晶粒110及探针垫片120可实际上配置于与中介层115的顶部表面平行的同一水平面内。可以各种不同架构来安排探针垫片120，包含例如放置于中介层115的外部边缘四周以例如环绕晶粒105及110中的每一个，和放置于晶粒105及110之间。
应理解到在所示探针垫片120系为跨越中介层115的顶部表面进行分布时，探针垫片120可以更有限方式进行分布。例如，探针垫片120可只沿着中介层115的一边缘、只沿着中介层115的两边缘、只沿着中介层115的三边缘或沿着中介层115的全部四边缘进行分布。在这些范例中的每一个，探针垫片120可位于晶粒105及晶粒110间或不位于晶粒105及晶粒110间。
在中介层115上存在探针垫片120不妨碍在晶粒105及/或晶粒110上使用额外探针垫片(未显示)或专用于测试例如非晶粒间连线特征的只属于中介层115内所选特征，的额外探针垫片120。然而，这类探针垫片被视为独立探针垫片类型，因而与协助更直接测试晶粒间连线的探针垫片120无关。
在一或更多实施例中，跨越中介层115的探针垫片120的分布可改善多晶粒积体电路100内的功率分布。例如，在较大晶粒内，当由该晶粒周边设备供应电力时，可看到自该晶粒周边设备至该晶粒中心的压降。探针垫片120的分布可减少例如跨越晶粒105及/晶粒110的跨越该些晶粒中的每一个所看到的压降大小。利用电力及接地网耦接至探针垫片120而在该中介层115的周边上增加探针垫片120可减少多晶粒积体电路内自垫片至电晶体的有效电阻。有效电阻减少转换成自垫片至电晶体的压降较少。
图2系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第一剖面侧视图。图2说明在沿着图1切线2所取剖面中的图1多晶粒积体电路100。据此，遍及本说明书中的类似编号会系使用于参考相同元件项。
中介层115可被配置成由积体电路制程的一或更多层形成的晶粒。中介层115可包含至少一个金属层，但也可包含由适当绝缘或非导电层所分隔的多个金属层。本例的金属层或多个金属层可配置耦接晶粒105的所选垫片至晶粒110的所选垫片的晶粒间接线205。
在一或更多实施例中，可被架构成其内配置晶粒间接线205的完全被动结构。在一或更多其它实施例中，中介层115可包含一或更多主动装置，因而被视为主动结构。本说明书内所述的一或更多实施例并不是要限定为不是被动就是主动中介层。在一或更多实施例中，中介层115可被视为用于配置晶粒105及110间所需讯号而保留的第三晶粒。
晶粒105及晶粒110可透过多个微凸块210来耦接至中介层115。微凸块大体上系电性耦接晶粒105及110中的每一个的垫片(未显示)至中介层115的垫片(未显示)的锡球。耦接至微凸块210的中介层115的垫片可耦接至晶粒间接线205或直通硅晶穿孔(TSV)215。晶粒间接线205系中介层115内耦接不同晶粒的作用性长内连线。例如，晶粒间接线205可耦接晶粒105的一或更多垫片与晶粒110的一或更多垫片。如所示，晶粒间接线205可被放置于例如中介层115内的顶部表面下方。
对比于每一晶粒间接线205的垂直部分，每一个直通硅晶穿孔可完全延伸穿透中介层115，该中介层自紧接在中介层115的顶部表面下方放置的垫片延伸至透过中介层115的底部表面而露出的垫片。每一个直通硅晶穿孔215可例如透过一微凸块210耦接晶粒105及110中的每一个的垫片至该多个封装凸块220中的一者。也称之为“C4凸块”的封装凸块220大体上系耦接中介层115的底部表面上的垫片至多晶粒积体电路100的封装并因此接至该封装外部接脚的锡球。可借由耦接该些垫片至微凸块210、至直通硅晶穿孔215、至封装凸块220并至外部封装接脚而将晶粒105的一或更多垫片及晶粒110的一或更多垫片耦接至多晶粒积体电路100的封装的外部接脚。
晶粒105、晶粒110及中介层115每一个可被分开制造成例如它自己特有晶圆的一部分。晶粒105、晶粒110及中介层115可在仍是晶圆形式时，例如在切割成单粒前及在接合晶粒105和晶粒110至中介层115的顶部表面前，先进行测试。在仍是晶圆形式时进行测试确保已知不良晶粒未被使用于配置多晶粒积体电路100。因此，晶粒105和晶粒110每一个系“已知良好晶粒”。只有透过测试所决定为已知良好晶粒的晶粒可被接合至中介层。
图3系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第二剖面侧视图。图3说明多晶粒积体电路100的一或更多探针垫片120被耦接至晶粒间接线205以协助晶粒间连线测试的测试范例。图3说明晶粒105、晶粒110及中介层115每一个系已知良好晶粒或无缺陷的测试例。晶粒105及晶粒110可被切割成单粒并安装于中介层115上。中介层115可以晶圆形成存在。替代性地，中介层115可被切割成单粒。
如所示，探针垫片120A可透过垫片耦接电路305来耦接至晶粒间接线205A。探针垫片120B可透过垫片耦接电路310来耦接至晶粒间接线205B。依据中介层115是被配置成被动结构或主动结构而定，垫片耦接电路305及垫片耦接电路310可被配置成例如接线、电容器及/或雷同的被动结构，或例如选择性地耦接探针垫片至该目标晶粒间接线的一或更多开关的被动和主动结构的结合。
图3说明测试接合并连通性地连结晶粒110至中介层115的微凸块210的测试例。晶粒110可被架构以在晶粒间接线205A及晶粒间接线205B间形成内连线315。
在一或更多实施例中，例如在晶粒110系配置成可程式积体电路的例子中，组态资料可被载入晶粒110中以使用该可程式积体电路内可取得的可程式电路来举例说明或形成连线315。使用可程式电路来配置连线315可限制重要实体接线、电晶体及微凸块的利用。不同组态记忆体会致能不同可程式连线组。
虽是说明内连线，但应理解到晶粒105及110中的一者或两者内的组态资料载入可配置多个内连线以利用例如二个的最少探针垫片120来协助许多晶粒间连线测试。例如极大化该些连线且极小化探针垫片120的使用的这类方法需要较少测试图案，此因针对给予组态资料组及所建立的相对应可程式网路来测试的微凸块数量增加之故。然而，在一或更多其它实施例中，相对于使用需要载入组态资料的可程式电路来配置者，内连线315可被固定。
探针320可输出例如测试向量的测试讯号至探针垫片120A。探针320可监视探针垫片120B以决定是否收到该测试讯号。当透过探针垫片120B接收到该测试讯号时，至少对应至耦接晶粒间接线205A及晶粒间接线205B至晶粒110的特定微凸块，在晶粒110及中介层115间的晶粒间连线可被决定为无缺陷。该程序可被重复以测试晶粒105及中介层115间和晶粒110及中介层115间更远的晶粒间连线。在一或更多实施例中，不同微凸块对可依序进行测试，直到耦接晶粒105及晶粒110至中介层115的全部或实际上全部微凸块被测试为止。
在本说明书内，参考至可提供测试讯号并监视在该特定待测装置输出时所提供测试讯号的接收的探针。应理解到该探针可为较大积体电路测试系统的一部分。该积体电路测试系统可包含可控制探针320以配置在此所述各种测试功能的处理系统300。在一或更多实施例中，该处理系桶可被配置成电脑系统或可执行计划性指令的任何其它资料处理系统。使用探针320结合该处理系统及该积体电路测试系统中例如积体电路处理子系统的任何其它元件，缺陷晶粒间连线可被辨识，且具有缺陷晶粒间连线的多晶粒积体电路可被贴标或在其它方面被辨识。
图4系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第三剖面侧视图。图4说明多晶粒积体电路100的一或更多探针垫片120被耦接至晶粒间接线205以协助晶粒间连线测试的另一测试范例。图4说明晶粒105、晶粒110及中介层115每一个系一已知良好晶粒的测试例。晶粒105及晶粒110可被切割成单粒并安装于中介层115上。中介层115可以晶圆形成存在或可被切割成单粒。
如所示，探针垫片120A可透过垫片耦接电路305来耦接至晶粒间接线205A。探针垫片120B可透过垫片耦接电路310来耦接至晶粒间接线205B。依据中介层115是被配置成被动结构或主动结构而定，耦接电路305及310可被配置成被动结构或被动和主动结构的结合。探针垫片120C可透过垫片耦接电路405来耦接至晶粒间接线205C。探针垫片120D可透过垫片耦接电路410来耦接至晶粒间接线205D。
晶粒105可被架构以配置内连线415及420。内连线415在晶粒105内耦接晶粒间接线205B至晶粒间接线205C。内连线420在晶粒105内耦接晶粒间接线205A至晶粒间接线205D。据此，探针320可输出测试讯号至探针垫片120A。该测试讯号可传送至耦接电路305至晶粒间接线205A的探针、至耦接晶粒间接线205A至晶粒105的微凸块、至内连线420、透过耦接晶粒110至晶粒间接线205D的微凸块、至耦接电路410至探针垫片120D的探针。当探针320侦测到探针垫片120D上的测试讯号时，所述讯号路径可被决定为无缺陷。如此，耦接晶粒间接线205A及205D至晶粒105的微凸块210可被决定为无缺陷。
类似地，探针320可输出测试讯号至探针垫片120B。该测试讯号可传送至耦接电路310至晶粒间接线205B的探针、至耦接晶粒间接线205B至晶粒105的微凸块、至内连线415及耦接晶粒105至晶粒间接线205C、至垫片耦接电路405、至探针垫片120C的微凸块。当探针320侦测到探针垫片120C上的测试讯号时，所述讯号路径可被决定为无缺陷。如此，耦接晶粒间接线205B及205C至晶粒105的微凸块210可被决定为无缺陷。
图5系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第四剖面侧视图。图5说明多晶粒积体电路100的一或更多探针垫片120被耦接至直通硅晶穿孔215以协助晶粒间连线测试的另一测试范例。第5图说明晶粒105、晶粒110及中介层115每一个系已知良好晶粒的测试例。晶粒105及晶粒110可被切割成单粒并安装于中介层115上。中介层115可以晶圆形成存在或可被切割成单粒。
如所示，探针垫片120A可透过垫片耦接电路505来耦接至直通硅晶穿孔215A。探针垫片120E可透过垫片耦接电路510来耦接至直通硅晶穿孔215B。依据中介层115是被配置成一被动结构或一主动结构而定，垫片耦接电路505及510可被配置成一被动结构或被动和主动结构的结合。
晶粒110可被架构以配置内连线515。内连线515透过微凸块210来耦接直通硅晶穿孔215A至直通硅晶穿孔215B。据此，探针320可输出测试讯号至探针垫片120A。该测试讯号可传送至接至直通硅晶穿孔215A的垫片耦接电路505、至耦接直通硅晶穿孔215A至晶粒110的微凸块、至内连线515及耦接晶粒110至直通硅晶穿孔215B的微凸块210及至接至探针垫片120E的垫片耦接电路510。当探针320侦测到探针垫片120E上的测试讯号时，所述讯号路径可被决定为无缺陷。应理解到成功地测试前述讯号路径需要耦接晶粒110至直通硅晶穿孔215A和215B的微凸块系无缺陷。
图6系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第五剖面侧视图。图6说明借由探测多晶粒积体电路100的封装凸块220来测试晶粒间连线的另一测试范例。图6说明晶粒105、晶粒110及中介层115每一个系已知良好晶粒的测试例。晶粒105及晶粒110可被切割成单粒并安装于中介层115上。中介层115可以晶圆形成存在或可被切割成单粒。
为了易于说明，该探针未示于图6内。在任何例子中，晶粒110可被架构以配置内连线515。内连线515可透过微凸块210来耦接直通硅晶穿孔215A至直通硅晶穿孔215B。据此，一测试讯号可被输出至封装凸块220A，或替代性地在封装凸块尚未形成的情况中输出至封装凸块220A下方的中介层115的垫片。该测试讯号可传送至直通硅晶穿孔215A、耦接晶粒110至直通硅晶穿孔215A的微凸块210及内连线515，并透过耦接晶粒110至直通硅晶穿孔215B的微凸块210及透过直通硅晶穿孔215B而送出。该探针可借由不是探测封装凸块220B下方垫片就是若有形成时的装凸块220B来决定是否已收到该测试讯号。当该探针侦测到透过直通硅晶穿孔215B自多晶粒积体电路100输出的测试讯号时，所述讯号路径可被决定为无缺陷。
图7系根据本发明书内所揭示的一或更多其它实施例的多晶粒积体电路的第六剖面侧视图。图7说明例如晶粒705、晶粒710及晶粒715的三或更多晶粒可被垂直堆迭的堆迭式晶粒架构。不是使用晶粒做为例如中介层的专用运送机制以在二或更多晶粒间传送讯号，而是该些晶粒可如所示地垂直堆迭，使得没有一对晶粒系与具有多晶粒积体电路100例子位在同一水平面上。反之，晶粒705-715中的每一个系位在独一无二水平面上。
在多晶粒积体电路700内，晶粒间讯号可透过多个直通硅晶穿孔的使用来传送。除了例如晶粒705的顶部晶粒例外，每一个晶粒可包含一或更多直通硅晶穿孔720。晶粒710可包含直通硅晶穿孔720A及直通硅晶穿孔720B。晶粒715可包含直通硅晶穿孔720C、720D、720E及720F。多晶粒积体电路700可包含多个封装凸块725A-725D。晶粒705、710及715可透过实际上如本说明书内所述的多个微凸块730来耦接。
利用本架构，晶粒705与晶粒710可透过耦接晶粒705及晶粒710的一或更多微凸块730来进行通讯。类似地，晶粒710与晶粒715可透过耦接晶粒710至晶粒715的一或更多微凸块730来进行通讯。晶粒705与晶粒715可透过耦接晶粒705至直通硅晶穿孔720A及/或直通硅晶穿孔720B的微凸块所传送的讯号并透过耦接直通硅晶穿孔720A及/或直通硅晶穿孔720B的微凸块来直接进行通讯。
在一或更多实施例中，晶粒705可透过耦接晶粒705至直通硅晶穿孔720A及/或直通硅晶穿孔720B的微凸块730、耦接直通硅晶穿孔720A至直通硅晶穿孔720D的微凸块730及/或耦接直通硅晶穿孔720B至直通硅晶穿孔720E的微凸块730来耦接至封装凸块725B及/或725C。类似地，晶粒710可透过耦接晶粒710至直通硅晶穿孔720C-720F的微凸块730来分别耦接至封装凸块725A-725D。
应理解到图1至图7内所示的微凸块、直通硅晶穿孔及封装凸块数量只是基于说明目的而提供，并非要限制或建议特定数目的上述电路结构。例如，关于图7，晶粒705可使用所述不同连接方式的任意结合来耦接至封装凸块、至晶粒710及至晶粒715。随着晶粒705-715中每一个尺寸变大，例如成千上万的微凸块可被使用以形成晶粒间连线。
在测试多晶粒积体电路700的晶粒间连线中，封装凸块725（或封装凸块725下方的垫片）可如所述地参考第6图来进行探测。晶粒715、晶粒710及/或晶粒705可被架构以形成一或更多内连线以安排任何接收测试讯号退出路线，使得探针可决定是否包含任何中介微凸块730及/或直通硅晶穿孔720的讯号路径系无缺陷。
在一或更多实施例中，探测垫片735可放置于晶粒705的顶上。每一个探测垫片735可被耦接至例如晶粒705的内部节点以透过正确架构晶粒705来耦接至放置于晶粒705及晶粒710间的微凸块730中的任一者。据此，探测封装凸块725（或在该些封装凸块725未形成时放置于该些封装凸块725下方的垫片）及探针垫片735的结合可被配置以测试不同晶粒间连线。举例来说，自封装凸块725Ｄ至直通硅晶穿孔720Ｆ，透过晶粒710内的内连线至接至封装凸块725Ｃ的直通硅晶穿孔720Ｅ的讯号路径可被测试。在另一范例中，自探针垫片735开始，透过晶粒705至直通硅晶穿孔720Ａ及720Ｄ、至封装凸块725Ｂ的讯号路径可被测试。注意，每一个相对应封装凸块下方的垫片可在该封装凸块尚未形成的情况中进行探测。
图8系根据本发明书内所揭示的一或更多实施例说明一种测试多晶粒积体电路内的晶粒间连线的方法800的流程图。方法800可使用可执行本说明书内所述各种功能的积体电路测试系统来执行之。例如，该积体电路测试系统可探测放置于测试中的多晶粒积体电路的晶粒及/或中介层上的各种探针垫片，根据该待测装置外所提供及接收的测试向量来决定导电路径是否无缺陷，以及追踪缺陷已被辨识的那些特定晶粒及/或多晶粒积体电路。
在步骤805中，该系统可辨识已知良好晶粒及中介层。仍为晶圆形式的晶粒及中介层可被测试。例如，晶粒及中介层可在不同操作条件下进行测试以侦测开放电路、封闭电路或雷同者。例如，的测试电路设计可被举例说明于该些晶粒内。测试讯号可被提供至该些晶粒。每一个晶粒的输出可与期待输出进行比较以决定该实际输出是否满足指示无缺陷状态的期待输出。由本测试类型中，已知良好晶粒及已知良好中介层可被辨识。
在步骤810中，该些晶粒晶圆及中介层晶圆可为微凸块式。该些晶粒及中介层可进行凸块形成程序，其中，微凸块系形成于该些晶粒的露出垫片及该些中介层的露出垫片上。应理解到在一些例子中，晶粒及/或中介层测试可接着微凸块程序后进行。在步骤815中，中介层晶圆可被处理以提供晶粒接合。例如，可使中介层晶圆变薄成为该制程的一部分以露出在该顶部及底部表面上的直通硅晶穿孔。据此，该些中介层晶圆可被安装至载体以协助晶粒接合。在步骤820中，该些晶粒可被切割成单粒，例如分开成为个别晶粒。该些中介层可维持晶圆形式。
在步骤825中，已知良好晶粒可被接合至已知良好中介层。在一或更多实施例中，半固定接合程序可被使用于借由将该些晶粒底部上的微凸块对准着该些中介层顶部上的微凸块来接合晶粒的地方。可使用该校正配向将每一个晶粒底部放置于该中介层顶部表面的顶上，也就是，该晶粒的每一个微凸块系对准着该中介层中所要或校正微凸块。半固定接合程序引起该些微凸块回焊。该回焊程序有效地让每一对微凸块形成单一微凸块，藉此将该些晶粒接合至该些中介层。
在步骤830中，该系统可测试晶粒间连线。可使用本说明书内所述各种测试技术中的任一者来测试晶粒间连线。该些晶粒间连线可测试缺陷。例如，可测试只包含微凸块的晶粒间连线。包含微凸块及直通硅晶穿孔两者的晶粒间连线可被测试。各种晶粒间连线结合可被测试。在步骤835中，该系统可辨识具有缺陷的晶粒间连线。该系统可决定该些晶粒间连线中的那一个在该测试期间遇到缺陷。在步骤840中，回应至一在晶粒间连线内的缺陷，决定为包含缺陷晶粒间连线的每一个多晶粒积体电路可被辨识或在其它方面标示为包含缺线晶粒间连线。
在步骤845中，具有缺陷晶粒间连线的多晶粒积体电路可被再处理。再处理法可于例如参考步骤825中所述的半固定程序技术的所选积体电路制造技术取得。例如，缺陷晶粒间连线，也就示微凸块可被回焊。在步骤850中，再处理的多晶粒积体电路可被重新测试。在步骤855中，不管再处理与否，积体电路处理步骤可被执行以将那些已决定为无缺陷的多晶粒积体电路的晶粒及中介层间的任何半固定接合变成永久固定。例如，例如热压缩接合的程序可被执行以使半固定晶粒间连线变成永久固定。
在步骤860中，不管再加工与否，那些不具有缺陷晶粒间连线的多晶粒积体电路可进行底部封胶程序。该底部封胶程序将无缺陷多晶粒积体电路的晶圆上晶粒介面底部填胶。该底部封胶程序可增加透过该些微凸块所得晶圆上晶粒接合强度。在步骤865中，中介层晶圆可被切割成单粒以形成多个独立多晶粒积体电路。例如，在步骤865之前，在形成该些多晶粒积体电路时，既然该些中介层仍是处于晶圆形式，该些多晶粒积体电路并未分开而有所区别。
在步骤870中，该些多晶粒积体电路的封装及组合可被执行。应理解到只有由已辨识为不具晶粒间连线缺陷的已知良好晶粒及已知良好中介层所构成的那些多晶粒积体电路被封装。在步骤875中，封装形式的每一个多晶粒积体电路的进一步测试可被执行。
在本说明书中，相同参考字被使用以参考终端、讯号线、接线及它们的对应讯号。据此，在本说明书内的该些用语“讯号”、“接线”、“连线”、“终端”及“接脚”可随时交互使用。也应理解到该些用语“讯号”、“接线”或雷同者可代表一或更多讯号，例如，透过单一接线传送传送单一位元或透过多个并行接线传送多个并行位元。进一步，每一个接线或讯号可代表如该例子所有的讯号或接线所连接的二或更多元件间的双向通讯。
该些图形中的流程图说明根据本说明书内所揭示一或更多实施例的可行系统、方法及电脑程式产品配置的架构、功能及操作。与此相关地，该流程图中的每一个方块可代表一程式码模组、片段或部分，其包括执行特定逻辑功能的可执行程式码的一或更多部分。
应注意在一些替代性配置中，该些方块中所指功能可能会发生于该些图形所指顺序外。例如，事实上，连续显示的二方块可实际上同时被执行，或有时，该些方块可以相反顺序来执行，依据涉入功能而定。也应注意到该些流程图示的每一个方块及该些流程图示内方块的结合可由用以执行该些特定功能或动作的以特殊用途硬体为主系统或结合特殊用途硬体及可执行指令来配置之。
一或更多实施例可以硬体或硬体及软体结合来实现。一或更多实施例可以集中方式实现于系统中或以散置不同构件于一些互相连接系统中的分散方式来实现。用于实现在此所述方法中的至少一部分的任何类型资料处理系统或其它设备系合适。
一或更多实施例可进一步具体实现于例如电脑程式产品的装置中，其包括能执行在此所述方法的所有特征。该装置可包含储存程式码的资料储存媒体，例如电脑可使用或电脑可读取媒体，当具有记忆体及处理器的电脑载入并执行程式码时，程式码引发该系统执行本说明书内所述功能中的至少一部分。资料储存媒体范例可包含光学媒体、磁性媒体、磁性光学媒体、例如随机存取记忆体或硬碟的电脑记忆体或雷同者，但不限于此。
在本文内，该些用语及/或片语“电脑程式”、“软体”、“应用程式”、“电脑可使用程式码”、“程式码”、“可执行码”、其变形及/或结合意谓着以任何语言、代码或标记想要使具有资讯处理能力的系统可直接或在下列情形中的任一者或两者之后执行特定功能的一组指令的任何表示式，下列情形为：a)转换成另一语言、代码或标记；b)以不同材料形式重现。例如，程式码可包含子程式、函数、程序、物件函数、物件实作、可执行应用程式、应用小程式、伺服器端内嵌程式、原始码、目的码、分享式程式库/动态载入程式库及/或用于在电脑系统上执行所设计的其它指令顺序，但不限于此。
如在此所使用般地，该些用语“a”及“an”系定义为一或更多，并非一。如在此所使用般地，该用语“多个”系定义为二或更多，并非二。如在此所使用般地，该用语“另一”系定义为至少第二或更多。如在此所使用般地，该些用语“包含”及/或“具有”系定义为包括，也就是开放式语言。除非另有指示，否则如在此所使用般地，该用语“耦接”系定义为连接，不管是直接地，没有任何中介构件，或间接地，具有一或更多中介构件。二构件也可被耦接，透过通讯通道、路径、网路或系统而机械性、电性或连通性地连结。
本说明书内所揭示的一或更多实施例可以其它形式具体实施而不偏离其精神或主要属性。据此，应参考做为指示该一或更多实施例范围的下列申请专利范围而非前面说明。

Claims (15)

1.一种积体电路，包括：
第一晶粒；
第二晶粒，其中，该第一晶粒系堆迭于该第二晶粒顶上；
多个晶粒间连线，其中，每一个晶粒间连线包括放置于该第一晶粒及该第二晶粒间以耦接该第一晶粒至该第二晶粒的微凸块；
放置于该第二晶粒顶上的第一探针垫片，其中，该第一探针垫片系耦接至第一微凸块；及
放置于该第二晶粒顶上的第二探针垫片，其中，该第二探针垫片系耦接至第二微凸块，
其中，该第一晶粒被架构以建立将该第一微凸块耦接至该第二微凸块的内连线。
2.如申请专利范围第1项之积体电路，其中，该内连线为固定的。
3.如申请专利范围第1项之积体电路，其中，该内连线系借由载入组态资料至该第一晶粒中以使用该第一晶粒的可程式电路而形成。
4.如申请专利范围第1-3项中任一项之积体电路，其中，该第二晶粒是主要由至少一个被动金属层所构成的中介层，其将该第一晶粒耦接到该第一或第二探针垫片的至少一者。
5.如申请专利范围第1-3项中任一项之积体电路，其中，该第二晶粒是包括该将第一晶粒选择性地耦接至该第一或第二探针垫片的至少一者的一或更多开关的主动结构。
6.如申请专利范围第1-5项中任一项之积体电路，其中：
该多个晶粒间连线中的至少一者在该第二晶粒内包括直通硅晶穿孔(TSV)；
该直通硅晶穿孔的第一末端系耦接至该第一微凸块且该直通硅晶穿孔的第二末端透过该第二晶粒延伸至与其上放置该第一及第二探针垫片的表面相对的第二晶粒表面；及
该第一探针垫片使用该直通硅晶穿孔来耦接至该第一微凸块。
7.一种测试申请专利范围第1-6项中任一项的积体电路之方法，包括：
测试多个晶粒间连线中的一者；
侦测在该晶粒间连线的测试期间是否发生缺陷；及
回应于侦测到该缺陷的发生，标示多晶粒积体电路为包含缺陷晶粒间连线。
8.如申请专利范围第7项之方法，其中，该第一晶粒系使用半固定接合技术来最初地接合至该第二晶粒，该方法进一步包括：
当该多晶粒积体电路被标示为包含缺陷晶粒间连线时，再处理该晶粒间连线。
9.一种测试申请专利范围第1-6项中任一项的积体电路之方法，包括：
测试多个晶粒间连线中的每一者；
侦测在该晶粒间连线的测试期间是否发生缺陷；及
回应于侦测到没有该缺陷的发生，将该第一晶粒固定接合至该第二晶粒。
10.如申请专利范围第7-9项中任一项之方法，其中，侦测缺陷是否发生包括：
决定测试讯号是否自该第一探针垫片传送至该直通硅晶穿孔。
11.如申请专利范围第1-5项中任一项之积体电路，其中：
该第二晶粒包括透过该第二晶粒延伸的第一直通硅晶穿孔(TSV)，该第一直通硅晶穿孔的第一末端耦接到该第一微凸块并且第二末端耦接到第一封装凸块；及
该第二晶粒进一步包括透过该第二晶粒延伸的第二直通硅晶穿孔，该第二直通硅晶穿孔的第一末端耦接到该第二微凸块并且第二末端耦接到第二封装凸块。
12.一种测试申请专利范围第11项的积体电路之方法，包括：
测试多个晶粒间连线中的一者；
侦测在该晶粒间连线的测试期间是否发生缺陷；及
回应于侦测到该缺陷的发生，标示多晶粒积体电路为包含缺陷晶粒间连线。
13.如申请专利范围第12项之方法，其中，该第一晶粒系使用半固定接合技术来最初地接合至该第二晶粒，该方法进一步包括：
当该多晶粒积体电路被标示为包含缺陷晶粒间连线时，再处理该晶粒间连线。
14.一种测试申请专利范围第11项的积体电路之方法，包括：
测试多个晶粒间连线中的每一者；
侦测在该晶粒间连线的测试期间是否发生缺陷；及
回应于侦测到没有该缺陷的发生，将该第一晶粒固定接合至该第二晶粒。
15.如申请专利范围第12-14项中任一项之方法，其中，侦测缺陷是否发生包括：
决定提供至该第一封装凸块的测试讯号是否传送至该第二封装凸块。
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