TWI415542B - A printed wiring board, and a printed wiring board - Google Patents

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TWI415542B
TWI415542B TW95137904A TW95137904A TWI415542B TW I415542 B TWI415542 B TW I415542B TW 95137904 A TW95137904 A TW 95137904A TW 95137904 A TW95137904 A TW 95137904A TW I415542 B TWI415542 B TW I415542B
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formed
electrode
semiconductor device
layer
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TW95137904A
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Masahiro Okamoto
Shouji Itou
Osamu Nakao
Takanao Suzuki
Satoshi Okude
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Fujikura Ltd
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    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • HELECTRICITY
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    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01018Argon [Ar]
    • HELECTRICITY
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
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    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
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    • H01L2924/01Chemical elements
    • H01L2924/01041Niobium [Nb]
    • HELECTRICITY
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    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01049Indium [In]
    • HELECTRICITY
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/0781Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811Extrinsic, i.e. with electrical conductive fillers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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Description

印刷配線基板及印刷配線基板之製造方法

本發明係有關一種具有二層以下的配線層,內包IC或感測器等零件的多層配線板,特別是有關一種能顯著提昇配線層之生產性的印刷配線基板及印刷配線基板的製造方法。

以往,為了電性連接在晶圓製程所製造的元件與外部電路或機器,由外部進行來自該元件的訊號及對元件的供電,使用封裝基板。在以往的封裝基板,係如第1圖所示,使用在比形成有再配線層102的IC晶片還大的基板103上搭載個片化的IC晶片101,以金線104等來連接再配線層102與IC晶片101。

又,以往,如第2圖所示,也採用在裸晶的IC101形成金屬銲墊105,且使用異向性導電接著劑106,在形成有再配線層102之基板的封裝方法。

但是,隨著近年的攜帶式電子機器的多功能化,連半導體裝置也要求更進一步的小型化,其多數焦點是觸及到封裝比IC的高積體化還要小型化。

近年開發一種僅以增層法所構成的晶圓級芯片規模封裝技術(以下稱「WLCSP」。),作為究極的小型封裝。該WLCSP,係如第3圖所示,以矽晶圓101作為底部,在IC101上以增層法來形成直接配線(再配線層102),封裝尺寸是與晶片尺寸相等的最小封裝。

而且,由於藉由安裝基板的端子間距的規則,限制配置在封裝上的端子數,因此,WLCSP的適用被限定在針腳數少的元件。

提案一種內裝晶片基板,作為擴大此種WLCSP之限制的技術。該晶片內裝基板,係將載置在基板上的IC晶片,只以增層技術來建構再配線層。

如前述的晶片內裝基板,沒有核心,只用增層法所形成的配線板,係用以連接具有以晶圓製程技術所製作的微細配線的元件,作為基板很適合。而且,該製作程製的成本相較於一般的印刷基板,即蝕刻銅箔而製作電路,且利用接著形成多層化者,成本極高。又,由於晶片內裝基板的加工,係僅必要的配線層之數量進行必要的串聯,因此製作需要的期間相當長,且由於良品率也僅工程數的部份被累積,因此相當低。

又,在以聚醯亞胺作為基層而層積該些配線形成多層化的多層基板中,雖可將同一層內的配線高精細化,但層間的連接則依賴機械性的定位精度。因此,在此種的多層基板中,在層間連接部需要考慮層間之對準誤差的設計,導孔(貫通電極)的間距發生限制。

本發明係提供一種能利用簡易的工程製作,且不會招致成本上昇或良品率下降,可安裝高精細零件的多層印刷配線基板,並提供一種像這樣的印刷配線基板的製造方法。

如前述,僅以如晶片內裝基板之構造的增層法所形成的配線板,工程多數為高價。一方面,可晶片安裝的印刷基板,雖能在同一層內微細化,但在多層化之際,由於依賴對準的精度,因此高精細者很困難。

於是,有關本發明的印刷配線基板,係提供一種藉由具有以下之構成的任一個,以簡易的工程,安裝高精細零件的多層印刷配線基板。

〔構成1〕

本發明係為一種印刷配線基板,其特徵為:具備:由具有接著性的絕緣基材及形成在該絕緣基材之一方的面的導電層所形成的至少一個附配線基材;和由連接在該附配線基材的導電層,且貫通絕緣基材而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半導體裝置;半導體裝置,係使再配線部連接在再配線部貫通電極,埋入附配線基材的絕緣基材中;半導體裝置的再配線部與附配線基材,係構成再配線層。

藉由具有本構件,就能以簡易的工程,提供安裝高精細零件的多層配線板。

〔構成2〕

本發明係為一種印刷配線基板,其特徵為:具備:由絕緣基材及形成在該絕緣基材之一方的面的導電層所形成的至少一個附配線基材;和形成在該絕緣基材之另一方的面的接著層;和由連接在附配線基材的導電層且貫通的絕緣基材及接著層而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半導體裝置,半導體裝置係使再配線部連接於貫通電極,埋入接著層中,半導體裝置的再配線部與附配線基材,係構成再配線層。

藉由具有本構件,就能以簡易的工程,提供安裝高精細零件的多層配線板。

〔構成3〕

在具有上述〔構成1〕或上述〔構成2〕的印刷配線基板中,其特徵為:具備介設半導體裝置而相對向於附配線基材的支撐基板,在附配線基材與支撐基板之間,在半導體裝置之設置區域以外的區域,配置有間隔件。

因藉由具有本構成,配置有間隔件及支撐基板,故能抑制絕緣基材或接著層的流動,且能減少翹曲。

又,有關本發明的印刷配線基板的製造方法,也能藉由具有以下的構成,以簡易的工程,製造安裝高精細零件的多層印刷配線基板。

〔構成4〕

本發明係為一種印刷配線基板,其特徵為:具備:由具有接著性的絕緣基材及形成在該絕緣基材之一方的面的導電層所形成的至少一個附配線基材;和由連接在該附配線基材的導電層且貫通絕緣基材而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和具有連接在形成於半導體基板的電極,且埋入附配線基材的絕緣基材中,在半導體裝置的再配線部的相反側的面介設接著層而配置有支撐基板,半導體裝置的再配線部與附配線基材,係構成再配線層。

藉由具有本構件,就能以簡易的工程,提供安裝高精細零件的多層配線板。又,藉由配置有支撐基板,就能抑制絕緣基材或接著層的流動,且能減少翹曲。

〔構成5〕

本發明係為一種印刷配線基板,其特徵為:具備:由絕緣基材及形成在該絕緣基材之一方的面的導電層所形成的至少一個附配線基材;和形成在該絕緣基材之另一方的面的接著層;和由連接在附配線基材的導電層且貫通絕緣基材及接著層而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半導體裝置,半導體裝置係使再配線部連接於貫通電極,埋入接著層中,在前述半導體裝置的前述再配線部之相反側的面,透過接著層而配置有支撐基板;半導體裝置的再配線部與附配線基材,係構成再配線層。

藉由具有本構件,就能以簡易的工程,提供安裝高精細零件的多層配線板。又,藉由配置有支撐基板,就能抑制絕緣基材或接著層的流動,且能減少翹曲。

〔構成6〕

本發明係為一種印刷配線基板,其特徵為:具備:由具有接著性的絕緣基材及形成在該絕緣基材之一方的面的導電層所形成的至少一個附配線基材;和由連接在該附配線基材的導電層且貫通絕緣基材而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半導體裝置,半導體裝置係使再配線部連接於貫通電極,埋入附配線基材的絕緣基材中,在半導體裝置的再配線部的相反側的面至少在一部分介設含有熱傳導率為0.4W/m.K以上的導熱性材料的接著層而配置有支撐基板,半導體裝置的再配線部與附配線基材,係構成再配線層。

藉由具有本構件,就能提供以簡易的工程,安裝高精細零件的多層配線板。又,藉由配置有支撐基板,就能抑制絕緣基材或接著層的流動,且能減少翹曲。

〔構成7〕

本發明係為一種印刷配線基板,其特徵為:具備:由絕緣基材及形成在該絕緣基材之一方的面的導電層所形成的至少一個附配線基材;和形成在該絕緣基材之另一方的面的接著層;和由連接在附配線基材的導電層且貫通絕緣基材及接著層而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半導體裝置,半導體裝置係使再配線部連接於貫通電極,埋入接著層中,在半導體裝置的再配線部的相反側的面至少在一部分介設含有熱傳導率為0.4W/m.K以上的導熱性材料的接著層而配置有支撐基板,半導體裝置的再配線部與附配線基材,係構成再配線層。

藉由具有本構件,就能提供以簡易的工程,安裝高精細零件的多層配線板。又,藉由配置有支撐基板,就能抑制絕緣基材或接著層的流動,且能減少翹曲。

〔構成8〕

在具有上述〔構成4〕至上述〔構成7〕的任一構成的印刷配線基板中,其特徵為:在附配線基材與支撐基板之間,在半導體裝置之設置區域以外的區域,配置有間隔件。

藉由具有本構成,就能抑制絕緣基材或接著層的流動,且能減少翹曲。

〔構成9〕

在具有上述〔構成1〕至上述〔構成8〕的任一構成的印刷配線基板中,其特徵為:具有複數枚附配線基材,且備具該些附配線基材之導電層彼此間連接的貫通電極,該些附配線基材之導電層彼此間連接的貫通電極;和一附配線基材的導電層及半導體裝置的再配線部間予以連接的貫通電極,係由同一材料所形成。

藉由具有本構成,因在附配線基材彼此之層間連接所使用的貫通電極和進行與半導體裝置之連接的貫通電極是由同一材料所形成,故製造變得很容易。

〔構成10〕

本發明係為一種印刷配線基板,其特徵為:具備:由絕緣基材及形成在該絕緣基材之一方的面的導電層所形成的至少一個第1附配線基材;和連接在前述第1附配線基材的前述導電層,且貫通前述絕緣基材而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的第1貫通電極;和由絕緣基材及形成在該絕緣基材之另一方的面的導電層所形成的至少一個第2附配線基材;和連接在前述第2附配線基材的前述導電層,且貫通該第2附配線基材的絕緣基材,而電性連接在前述第1附配線基材的前述導電層的第2貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半導體裝置,前述半導體裝置,係置在前述第1附配線基材及前述第2附配線基材之間,且使前述再配線部連接於前述第1貫通電極,前述半導體裝置的再配線部與前述第1附配線基材,係構成再配線層。

藉由具有本構成,就能在夾住半導體裝置的第1與第2附配線基材配置端子,還可提高安裝密度。

又,有關本發明的印刷配線基板的製造方法,係可藉由具有以下的構成,以簡易的工程,來製造安裝高精細零件的多層印刷配線基板。

〔構成11〕

本發明係為一種印刷配線基板的製造方法,其特徵為具有:在一方的面形成有導電層,且在由具有熱可塑性的樹脂或半硬化狀態的熱硬化樹脂所形成的絕緣基材形成導孔,且在該導孔印刷填充導電性銲膏而成貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於貫通電極而定位,且將該半導體裝置相對於絕緣基材的接著層,藉由熱壓著做暫時固定的工程;和藉由成為單一工程的加熱壓力機,來進行絕緣基材彼此之接著、以及絕緣基材與半導體裝置之接著、以及形成貫通電極的導電性銲膏之硬化的工程。

〔構成12〕

本發明係為一種印刷配線基板的製造方法,其特徵為具有:在一方的面形成有導電層,且在另一方的面為接著層的絕緣基材形成導孔,在該導孔印刷填充導電性銲膏而貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於貫通電極而定位,且將該半導體裝置相對於絕緣基材的接著層,藉由熱壓著做暫時固定的工程;和藉由成為單一工程的加熱壓力機,來進行絕緣基材彼此之接著、以及絕緣基材與半導體裝置之接著、以及形成貫通電極的導電性銲膏之硬化的工程。

〔構成13〕

本發明係為一種印刷配線基板的製造方法,其特徵為具有:在一方的面形成有導電層,且在由具有熱可塑性的樹脂或半硬化狀態的熱硬化樹脂所形成的絕緣基材形成導孔,且在該導孔印刷填充導電性銲膏而成貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於貫通電極而定位,且使該接著層接觸於半導體裝置的再配線部之相反側的面來配置形成有接著層的支撐基板,且將該半導體裝置相對於絕緣基材的接著層,藉由熱壓著做暫時固定的工程;和藉由成為單一工程之加熱壓力機,來進行絕緣基材彼此之接著、以及絕緣基材與半導體裝置之接著、以及形成貫通電極的導電性銲膏之硬化的工程。

〔構成14〕

本發明係為一種印刷配線基板的製造方法,其特徵為具有:在一方的面形成有導電層,且在另一方的面具有接著層的絕緣基材形成導孔,在該導孔印刷填充導電性銲膏而貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於貫通電極而定位,且使該接著層接觸於半導體裝置的再配線部之相反側的面來配置形成有接著層的支撐基板,且將該半導體裝置相對於絕緣基材的接著層,藉由熱壓著做暫時固定的工程;和藉由成為單一工程之加熱壓力機,來進行絕緣基材彼此之接著、以及絕緣基材與半導體裝置之接著、以及形成貫通電極的導電性銲膏之硬化的工程。

〔構成15〕

本發明係為一種印刷配線基板的製造方法,其特徵為具有:在一方的面形成有導電層,且在由具有熱可塑性的樹脂或半硬化狀態的熱硬化樹脂所形成的絕緣基材形成導孔,且在該導孔印刷填充導電性銲膏而成貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於貫通電極而定位,且使該接著層接觸於半導體裝置的再配線部之相反側的面來配置,至少在一部分形成含有熱傳導率為0.4W/m.K以上的導熱性材料的接著層的支撐基板,且將該半導體裝置相對於絕緣基材的接著層,藉由熱壓著做暫時固定的工程;和藉由成為單一工程之加熱壓力機,來進行絕緣基材彼此之接著、以及絕緣基材與半導體裝置之接著、以及形成貫通電極的導電性銲膏之硬化的工程。

〔構成16〕

本發明係為一種印刷配線基板的製造方法,其特徵為具有:在一方的面形成有導電層,且在另一方的面為接著層的絕緣基材形成導孔,且在該導孔印刷填充導電性銲膏而成貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於貫通電極而定位,且使該接著層接觸於半導體裝置的再配線部之相反側的面來配置,在至少一部分形成含有熱傳導率為0.4W/m.K以上的導熱性材料的接著層的支撐基板,且將該半導體裝置相對於絕緣基材的接著層,藉由熱壓著做暫時固定的工程;和藉由成為單一工程之加熱壓力機,來進行絕緣基材彼此之接著、以及絕緣基材與半導體裝置之接著、以及形成貫通電極的導電性銲膏之硬化的工程。

〔構成17〕

本發明係為一種印刷配線基板的製造方法,其特徵為具有:在一方的面形成有導電層的第1絕緣基材形成導孔,且在該導孔印刷填充導電性銲膏而成貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於前述貫通電極而定位,且將該半導體裝置介設層間接著材而相對於前述第1絕緣基材藉由熱壓著做暫時固定的工程;和在另一方的面形成有導電層的第2絕緣基材形成導孔,且在該導孔印刷填充導電性銲膏而成貫通電極的工程;和使前述第2絕緣基材相對於前述第1絕緣基材而介設著層間接著材來層積,且在該些各絕緣基材間夾入前述半導體裝置,並且使該些各絕緣基材的貫通電極彼此抵接的工程;和藉由成為單一工程之加熱壓力機,同時來進行利用前述層間接著材之接著、以及形成前述貫通電極的導電性銲膏之硬化的工程。

〔以實施發明的最佳形態〕

以下,針對用以實施本發明的最佳形態,參照圖面做說明。

〔第1實施形態〕

第4圖是表示有關本發明的第1實施形態的印刷配線基板1A的構成的剖面圖。

有關本發明的印刷配線基板(多層配線板)1A,係如第4圖所示,形成有構成成為再配線層之一部分的再配線部的導體層(IC再配線層)15,在設置於支撐基板2上的半導體裝置的IC晶片3上,事先層積個別製作的附配線基材4A、4B,在總括予以多層化,藉此所大略構成。

形成在IC晶片3的導體層15和附配線基材4A,是藉由以導電性銲膏所形成的貫通電極5A而連接有各個層間導通用銲墊,以構成再配線部。又,IC晶片3係埋入包含於附配線基材4A的絕緣基材中。

第5圖(a)~(f)是表示有關本施形態的印刷配線基板1A的製造方法的各工程(前半的工程)的剖面圖。

以下,使用第5圖,針對該印刷配線基板的製造方法做說明。

〔1〕如第5圖樣(a)所示,在由聚醯亞胺樹脂薄膜所形成的絕緣層7A的單面設有成為導電層之銅箔8的單面銅張板(以下稱為CCL(Copper Clad Laminate)。),藉由微影形成圖未表示的防蝕塗層之後,使用以氯化鐵為主成份的蝕刻劑,並藉由化學蝕刻,如第5圖中的(b)所示,形成電路圖案8A。

在本實施形態中,使用絕緣層7A的厚度為25μm、銅箔8的厚度為12μm的CCL。再者,也可使用在銅箔8塗佈聚醯亞胺漆,使漆硬化,藉由所謂的鑄造法製作,作為CCL。又,除此之外,可使用在聚醯亞胺樹脂薄膜上濺鍍種晶層,藉由電鍍銅生長的CCL,或利用接著劑張貼壓延或電解銅箔與聚醯亞胺樹脂薄膜的CCL,作為CCL。

又,絕緣層7A,未必是聚醯亞胺樹脂薄膜,也可使用液晶聚合物等的塑膠薄膜。又,銅的蝕刻劑不限於以氯化鐵為主成份,也可使用以氯化銅為主成份的蝕刻劑。

〔2〕如第5圖(c)所示,在與經過上述〔1〕之工程的CCL之電路圖案8A相反側的面,利用加熱壓著貼合層間接著材9A及樹脂薄膜10。使用25μm厚的環氧系熱硬化性薄膜接著材作為層間接著材9A,且樹脂薄膜10係使用25μm厚的聚醯亞胺薄膜。在加熱壓著,係使用真空層壓機,在減壓下的環境中,以層間接著材9之硬化溫度以下的溫度,在0.3MPa的壓力進行壓力機而貼合。

絕緣層7A及層間接著材9A,係構成具有接著性的絕緣基材。再者,如果絕緣層7A使用具有其本身具有熱可塑性的樹脂或以半硬化狀態的熱硬化樹脂所形成之具有接著性者,就不必貼合層間接著材9。

在此所使用的層間接著材9A,並不限於環氧系的熱硬化性薄膜接著材,也可使用丙烯酸系等的接著材,也可為以熱可塑性聚醯亞胺等為代表的熱可塑性接著材。又,層間接著材9A未必是薄膜狀,也可使用塗佈漆狀的樹脂。樹脂薄膜10,除了聚醯亞胺以外,也可使用PET(聚對苯二甲酸乙二酯:poly ethylene terephthalate)、PEN(聚奈二甲酸乙二醇酯:polyethylene naphthalate)等的塑膠薄片,還有也可使用能利用UV(紫外線)照射而接著、剝離的薄膜。

〔3〕其次,如第5(d)圖所示,在前述的絕緣層7A、層間接著材9A及樹脂薄膜10,使用YAG雷射,形成直徑100μm的導孔11,並且在銅箔8係開口直徑30μm左右的小孔12。而且,在施以利用CF4 及O2 混合氣體的電漿去渣處理之後,如第5(e)圖所示,藉由網版印刷法,在導孔11及小孔12填充導電性銲膏而形成貫通電極5A之後,剝離樹脂薄膜10。此時,由印刷填充的導電性銲膏所形成的貫通電極5A的前端,係僅剝離的樹脂薄膜10的厚度份,自層間接著材9A的表面突出,形成突起。

再者,使用於為了形成導孔11及小孔12的雷射,除了YAG雷射以外,也可使用二氧化碳雷射、準分子雷射等。此外,也可藉由鑽孔加工、化學式的蝕刻,而形成導孔11及小孔12。電漿去渣處理,係所使用的氣體之種類並不限於CF4 及O2 的混合氣體,也可使用Ar等其他的不活性氣體。此外,不是此種的乾式處理,也可為使用藥液的濕式去渣處理。做成貫通電極5的導電性銲膏,係包含:由鎳、銀、銅所選擇出的至少一種低電阻的金屬粒子、和由錫、鉍、銦、鉛所選擇出的至少一種低融點金屬粒子,雖是使用混合以環氧樹脂為主成份的黏合劑成份的塗料,但並不限於此。

〔4〕第6圖係表示IC晶片之製作例的剖面圖。

其次,使用第6圖表示IC晶片的製作例。如第6圖(a)所示,例如在各晶片區域內,形成有銲墊13A,且將液狀的感光性聚醯亞胺前驅體旋塗在矽晶圖的半導體基板13的表面,使用微影技術,在銲墊13A上形成接觸孔14A。而且,如第6圖中的(b)所示,進行燒成,形成絕緣層14。

其次,如第6圖(c)所示,使用半加色法,在接觸孔內及絕緣層14上,形成再配線部的導體層15。藉由針探進行檢查之後,如第6圖(d)所示,藉由切割將IC晶片3個片化。

再者,在本實施形態中,雖是使用感光性聚醯亞胺前驅體,作為絕緣層14的材料,可使用苯環丁烯(BCB)、聚對苯撐苯並雙噁唑纖維(PBO)等,作為其他的材料。此外,感光性樹脂未必是藉由旋塗而塗佈,也可進行垂簾式塗佈、網版印刷、噴塗等。進而,感光性樹脂並不限於液狀者,也可也為將薄膜狀的樹脂層壓在半導體基板13。此外,一般也可在被覆、保護IC晶片之表面的氧化矽,或氮化矽等的無機絕緣皮膜上,直接形成導體層15。在像這樣所製作的IC晶片3的電路,通常除了導電用電路以外,也可賦予感應體、電容、電阻等的功能。

〔5〕而且,如第5圖(f)所示,利用半導體體片用安裝器將上述〔4〕之工程所製作的IC晶片3,定位在上述〔3〕之工程所製作的基材,並以完成層間接著材9A及貫通電極5A之導電性銲膏的硬化溫度以下來加熱,進行暫時固定。

〔6〕第7圖(a)~(c)是表示有關本發明的第1實施形態的印刷配線基板1A的製造方法的各工程(後半的工程)的剖面圖。

其次,如第7圖(a)所示,在形成有上述〔5〕之工程所形成的配線基材4A的電路圖案8A之側,將藉由與前述〔1〕至〔3〕之工程同樣的工程所製作的附配基材4B,利用圖未表示的圖案而定位。附配線基材4B,係與上述〔5〕之工程所形成的附配線基材4A同樣地,具有:絕緣層7B、層間接著劑9B、貫通電極5B、電路圖案8B。再者,設在附配線基材4B的電路圖案8B及貫通電極5B,當與附配線基材4A組裝時,設定成構成所希望的再配線(設成可從IC晶片上的銲墊安裝至安裝基板的配線層)。

又,在形成有附配線基材4A的電路圖案8A之側的相反側,係在避開IC晶片3的區域,配置在40μm厚的樹脂薄膜16的單面張貼有25μm厚之接著材17的間隔件18。進而,在IC晶片3的下層側,係介設著IC晶片3而配置100μm厚的銅箔來層積作為對向於附配線基材4A的支撐基板2。

間隔件18係當層積時,在與IC晶片3重疊的部位,事先形成比IC晶片3之面積略大的開口19。再者,間隔件18的材料,雖然希望關於樹脂薄膜16是使用與上述〔1〕之工程所製作的附配線基材4A的絕緣層7A相同的樹脂,但也可使用其他的樹脂和金屬等。接著材17,雖然希望使用與上述〔2〕之工程所製作的附配線基材4A的絕緣層9A相同的樹脂,但也可使用其他的材料。又,對晶片尺寸而言,在最上層的基板上的配線間隔沒有那麼寬的情形下,也可省略該間隔件18。

支撐基板2並不限於銅箔,雖然可使用其他的金屬板和樹脂板,但希望為膨脹係數與IC晶片3之主構成物的矽相近,且散熱特性優的物質,例如也可使用將鉬、銦鋼合金藉由銅從兩側夾入的金屬板等。

〔7〕而且,將上述〔6〕之工程所製作的積層體,使用真空硫化壓力機,在1kPa以下的減壓環境中進行加熱壓著,如第7圖(b)所示,整個多層化。此時,與層間接著材9A、9B之硬化(絕緣基材彼此的接著及絕緣基材與IC晶片3的接著)同時地,進行完成貫通電極5A、5B的導電性銲膏之硬化。再者,在此「硬化」不光是熱硬化(架橋反應),也包含經加熱已軟化的材料被冷卻而硬化的情形。

如第7圖(a)、(b)所示,層間接著材9A或具有接著性的絕緣層7A,在加熱壓著時流動,來填充在IC晶片3與絕緣層7A、支撐基板2、間隔件18之相互間所產生的間隙。藉此,IC晶片3係被固定、封入到配線基板內。此外,藉由接觸到IC晶片3之接著材的適度彈性,對IC晶片3產生用以緩和受到周圍之材料波及的熱應力等之作用。

在此,使用事先完成形成電路的單面CCL,作為再配線層之一部分的附配線基材4A、4B,此外,使用利用層間連接地印刷充填的導電性銲膏之貫通電極5A、5B,藉此就能在所有的工程中,排除電鍍工程,與以往的增層方式相比,能大幅地縮短生產時間。進而,由於構成各層的基材是事先製作,因此每次都能排除在各工程所發生的不良品,避免良品的累積。在層間連接用的導電性銲膏,係例如日本特開第2000-49460號公報所記載,應用以層間接著材之硬化溫度左右的低溫而合金化的組成,導電性銲膏內之金屬粒子彼此擴散接合,還有銅的連接終點區域與導電性銲膏內的金屬粒子擴散接合,就能確保與散粒物的金屬和利用電鍍之層間連接同等的連接可靠性。

〔8〕而且,如第7圖(c)所示,在上述〔7〕之工程所製作的多層板,形成抗焊劑20及銲錫凸塊21。抗焊劑20,係網版印刷液狀的感光性樹脂,且在圖案曝光後,予以顯影所形成。

銲錫凸塊21,係圖案印刷銲錫膏,進行回銲,藉此形成球狀。藉由以上的工程,就可得到有關本實施形態之印刷配線基板(多層配線板)1A。

〔第2實施形態〕

第8圖是表示有關本發明的第2實施形態的印刷配線基板1B的構成的剖面圖。

再者,在以下的各實施形態中,在與有關上述之第一實施形態的印刷配線基板1A相同的構件,附上相同的符號而省略其說明。

有關本實施形態的印刷配線基板1B,係如第8圖所示,貼合於絕緣層7A的層間接著材9A之厚度,為充分地埋入IC晶片3之厚度的情形下,在第一實施形態之上述〔5〕的工程中,可省略記述的間隔件18。

〔第3實施形態〕

第9圖是表示有關本發明的第3實施形態的印刷配線基板1C的構成的剖面圖。

又,在有關本實施形態的印刷配線基板1C中,如第9圖所示,在IC晶片3的上方,只層積一層附配線基材4A,而構成再配線層。在本實施形態中,在附配線基材4A的配線圖案8A之上形成凸塊21。再者,雖然本實施形態,附配線基材4A是一層,但也可為三層以上的複數層。再者,支撐基板2是在第一實施形態之〔7〕的工程中,也可在整個層積後,予以除去。

〔第4實施形態〕

第10圖是表示有關本發明的第4實施形態的印刷配線基板1D的構成的剖面圖。

有關本實施形態的印刷配線基板(多層配線板)1D,係如第10圖所示,藉由形成有再配線部之一部分的導體層15,在透過接著材2a搭載在支撐基板2上的半導體裝置的IC晶片3上,事先層積個別製作的附配線基材4A,整個多層化所構成。

形成在IC晶片3的導體層15和附配線基材4A,是與上述的第1實施形態同樣地,藉由以導電性銲膏所形的貫通電極5A而連接有各個層間導通用銲墊,以構成再配線部。又,IC晶片3係埋入包含於附配線基材4A的絕緣基材(接著材)中。

該印刷配線基板1D的製造方法的前半工程,是與第5圖所示的第一實施形態的前半工程相同。

該印刷配線基板3D的製造方法的前半工程,是與第6圖所示的第一實施形態的前半工程相同。該IC晶片3,如第5圖(f)所示,利用半導體體片用安裝器定位,並以完成層間接著材9A及貫通電極5A之導電性銲膏的硬化溫度以下來加熱,進行暫時固定。

第11圖(a)~(c)是表示有關本發明的第4實施形態的印刷配線基板1D的製造方法的各工程(後半的工程)的剖面圖。

在該實施形態中,如第11圖(a)所示,在形成有結束前半工程的附配線基材4A的電路圖案8A之側,將藉由與前述之工程同樣的工程所製作的附配基材4A,利用圖未表示的圖案而定位。又,在形成有附配線基材4A的電路圖案8A之側的相反側,係在40μm厚的樹脂薄膜16的單面張貼有25μm厚之接著材17的間隔件18。進而,在IC晶片3的下層側,係在25μm厚的聚醯亞胺薄膜配置貼合25μm厚的接著材2a的基材而層積,作為透過接著層而配置在IC晶片3之導體層15的相反側之面的支撐基板2。

在間隔件18中,當層積時,在與IC晶片3重疊的部位,事先形成有比IC晶片3之面積略大的開口19。再者,間隔件18的材料,關於樹脂薄膜16雖然希望使用與絕緣層7A相同的樹脂,但也可使用其他的樹脂和金屬等。接著材17,雖然希望使用與絕緣層9A相同的樹脂,但也可使用其他的材料。又,對晶片尺寸而言,在基板上的配線沒有那麼寬的情形下,並不需要該間隔件18。

支撐基板2並不限於在25μm厚的聚醯亞胺薄膜貼合25μm厚的接著材2a的基材,雖然可使用其他的樹脂板和金屬板,但希望為膨脹係數與IC晶片3之主構成物的矽相近,且散熱特性優的物質,例如也可使用將鉬、銦鋼合金藉由銅從兩側夾入的金屬板等貼合接著材的基材。

其次,如第11圖(b)所示,將至目前為止的工程所製作的積層體,使用真空硫化壓力機,在1kPa以下的減壓環境中進行加熱壓著,整個多層化。此時,與層間接著材9A、2a之硬化(絕緣基材彼此的接著及絕緣基材與IC晶片3的接著)同時地,進行完成貫通電極5A、5B的導電性銲膏之硬化。再者,在此「硬化」不光是熱硬化(架橋反應),也包含經加熱已軟化的材料被冷卻而硬化的情形。

層間接著材9A及接著材2a,或具有接著性的絕緣層7A,在加熱壓著時流動,來填充在IC晶片3與絕緣層7A、支撐基板2或間隔件18之間所產生的間隙(第11圖(a)及(b))藉此,IC晶片3係被固定、封入到配線基板內。此外,藉由接觸到IC晶片3之接著材2a的適度彈性,對IC晶片3產生用以緩和受到周圍之材料波及的熱應力等之作用。

在此,使用事先完成形成電路的單面CCL,作為再配線層之一部分的附配線基材4A、4B,此外,使用利用層間連接地印刷充填的導電性銲膏之貫通電極5A、5B,藉此就能在所有的工程中,排除電鍍工程,與以往的增層方式相比,能大幅地縮短生產時間。進而,由於構成各層的基材是事先製作,因此每次都能排除在各工程所發生的不良品,避免良品的累積。在層間連接用的導電性銲膏,係例如日本特開第2000-49460號公報所記載,應用以層間接著材之硬化溫度左右的低溫而合金化的組成,導電性銲膏內之金屬粒子彼此擴散接合,還有銅的連接終點區域與導電性銲膏內的金屬粒子擴散接合,就能確保與散粒物的金屬和利用電鍍之層間連接同等的連接可靠性。

而且,如第11圖(c)所示,在目前為止的工程所製作的多層板,形成抗焊劑20及銲錫凸塊21。抗焊劑20,係網版印刷液狀的感光性樹脂,且在圖案曝光後,予以顯影所形成。

銲錫凸塊21,係圖案印刷銲錫膏,進行回銲,藉此形成球狀。藉由以上的工程,就可得到有關本實施形態之印刷配線基板(多層配線板)1D。

像這樣,藉由在支撐基板2與IC晶片3的裏面之間存在著接著材,就能提高IC晶片3與支撐基板2的密著力。又,後面的工程中硫化壓力機本發明之多層板的結果、與在裏面也沒有接著層的構造比較,基板整體的平坦性提升。

再者,如第12圖(a)~(c)所示,在被覆於半導體基板13之表面的第1絕緣層14A上,具有藉由電鍍所形成的導體層15,作為IC晶片3,該導體層15所成的電路部15A為以第2絕緣層14B所被覆的構成為佳。

第12圖(a)所示的IC晶片3,係以第2絕緣層14B整面地覆蓋導電層15中的電路部15A,只將成為接點部之部分的周縁,以第2絕緣層14B覆蓋,而使接點部略為露出的構成。第12圖(b)所示的IC晶片3,係為不覆蓋成為接點部之導電層15的周縁,較大的設定導電層15的連接面積。又,第12圖(c)係為也露出成為接點部的導電層15之側壁部地以第2絕緣層14B而圍住,構成貫通電極5A的導電性銲膏則回到導電層15的側壁部,藉此具有縮小貫通電極5A與導電層15的連接電阻之優點。

在像這樣的構造的IC晶片3中,在與貫通電極連接之後,由於能防止導電層15露出,因此能防止導電層15腐蝕。此外,在將附配線基材4A的貫通電極5A與IC晶片3定位而暫時固定的情形下,來自IC晶片3之位置精度的問題,導電性銲膏(貫通電極5A)的突起雖有接觸到通過IC晶片3之接點部間的電路部15A之虞,但像這樣以第2絕緣層14B來覆蓋電路部15A就能防止接觸。這樣的接觸,在IC晶片3上的配線規則愈細就愈明顯。此外,導電性銲膏的突起,在使IC晶片3定位的熱壓著工程中,雖會被壓扁稍微向面內方向擴大,但因電路部15A以第2絕緣層14B覆蓋,故可防止接觸。因而,藉由形成此種構造的IC晶片3,即使接點部與電路部之間距較短的情形下,也沒有必要將貫通電極5A變細而波及到電路部15A,可擴大孔徑,或者將IC晶片3上的配線規則變得很微細,或者縮小孔距。

本實施形態,係如第12圖(a)~(c)所示,藉由將IC晶片3形成具有第1絕緣層14A、導電層15、第2絕緣層14B的構造,就有以第2絕緣層14B來保護導電層15的效果。

〔第5實施形態〕

第13圖是表示有關本發明的第5實施形態的印刷配線基板1E的構成的剖面圖。

有關本實施形態的印刷配線基板1E,在上述之第四實施形態中,為省略間隔件18的範例。在該實施形態中,貼合於絕緣層7A之層間絕緣材9A的厚度,設定成足以埋設IC晶片3的厚度。本實施形態的其他構成,由於與上述之第四實施形態相同,因此省略說明。

〔第6實施形態〕

第14圖是表示有關本發明的第6實施形態的印刷配線基板1F的構成的剖面圖。

又,在有關本實施形態的印刷配線基板1F中,在上述之第4實施形態中,在IC晶片3的上方,只層積一層附配線基材4A,而作為再配線層的一部分。再者,附配線基材也可為三層以上的複數層。

〔第7實施形態〕

第15圖是表示有關本發明的第7實施形態的印刷配線基板1G的構成的剖面圖。

該實施形態的印刷配線基板(多層配線板)1G,係如第15圖所示,藉由在IC晶片3上形成有再配線部的導體層15,在透過導熱性材料2b而設置在支撐基板2上的半導體裝置的IC晶片3上,事先層積個別製作的附配線基材4A,整個多層化所構成。

形成在IC晶片3的導體層15和附配線基材4A、4B,是與上述的第1實施形態同樣地,藉由以導電性銲膏所形成的貫通電極5A、5B而連接有各個層間導通用銲墊,且構成再配線部。又,IC晶片3係埋入包含於附配線基材4A的絕緣基材中。

該印刷配線基板1G的製造方法的前半工程,由於與第5圖所示的第一實施形態的前半工程相同,因此省略說明。

在該實施形態中,IC晶片3是與第6圖所示的第一實施形態的IC晶片同樣地被製作。該IC晶片3,如第5圖(f)所示,利用半導體體片用安裝器定位,並以完成層間接著材9及貫通電極5A之導電性銲膏的硬化溫度以下來加熱,進行暫時固定。

第16圖(a)~(c)是表示有關本發明的第7實施形態的印刷配線基板1G的製造方法的各工程(後半的工程)的剖面圖。

在該實施形態中,如第16圖(a)所示,在形成有結束前半工程的附配線基材4A的電路圖案8A之側,將藉由與前述之工程同樣的工程所製作的附配基材4B,利用圖未表示的圖案而定位。又,在形成有附配線基材4A的電路圖案8A之側的相反側,配置在40μm厚的樹脂薄膜16的單面張貼有25μm厚之接著材17的間隔件18。進而,在IC晶片3的下層側,配置在100μm厚的銅箔貼合25μm厚的接著材2a的基材,而層積作為透過接著層而配置在IC晶片3之導體層15的相反側之面的支撐基板2。再者,該間隔件18係當層積時,在與IC晶片3重疊的部位,事先形成有比IC晶片3之面積略大的開口19。再者,間隔件18的材料,關於樹脂薄膜16雖然希望使用與絕緣層7A相同的樹脂,但也可使用其他的樹脂和金屬等。接著材17,雖然希望使用與層間接著材9相同的材料,但也可使用其他的材料。又,對晶片尺寸而言,在基板上的配線沒有那麼寬的情形下,並不需要該間隔件18。

在貼合於支撐基板2上的接著材2a之一部分,係如第16圖(a)所示,在IC晶片3之下面所接觸的區域的一部分或整體,配置導熱性材料2b。該導熱性材料2b,可使用在接著材之中含有熱傳導性高的無機填料的所謂導熱性接著劑。在本發明中,使用熱傳導率0.5W/m.K的導熱性接著材。

支撐基板2並不限於在100μm厚的銅箔貼合25μm厚的接著材2a的基材,雖然可使用其他的金屬板和樹脂板,但希望為膨脹係數與IC晶片3之主構成物的矽相近,且散熱特性優的物質,例如也可使用將鉬、銦鋼合金藉由銅從兩側夾入的金屬板等的一部分貼合包含導熱性材料的接著材的基材。

在有關本實施形態的印刷配線基板1G中,藉由在支撐基板2與IC晶片3的下面之間的至少一部分,存在著導熱性材料2b,為了能將在IC晶片3所發生的熱效率良好的往基板的外部逃散,因此,可使用進行高速演算處理等的IC晶片、處理大電流的IC晶片等、發熱性高的IC晶片。

其次,如第16圖(b)所示,將至目前為止的工程所製作的積層體,使用真空硫化壓力機,在1kPa以下的減壓環境中進行加熱壓著,整個多層化。此時,與層間接著材9A、9B及接著材2a之硬化(絕緣基材彼此的接著及絕緣層與IC晶片3的接著)同時地,進行完成貫通電極5A、5B的導電性銲膏之硬化。再者,在此「硬化」不光是熱硬化(架橋反應),也包含經加熱已軟化的材料被冷卻而硬化的情形。

層間接著材9A及接著材2a,或具有接著性的絕緣層7A,在加熱壓著時流動,來填充在IC晶片3與絕緣層、支撐基板2或間隔件18之間所產生的間隙(第16圖(a)及(b))。藉此,IC晶片3係被固定、封止到配線基板內。此外,藉由接觸到IC晶片3之接著材的適度彈性,對IC晶片3產生用以緩和受到周圍之材料波及的熱應力等之作用。

在此,使用事先完成形成電路的單面CCL,作為再配線層之一部分的附配線基材4A、4B,此外,使用利用層間連接地印刷填充的導電性銲膏之貫通電極5A、5B,藉此就能在所有的工程中,排除電鍍工程,與以往的增層方式相比,能大幅地縮短生產時間。進而,由於構成各層的基材是事先製作,因此每次都能排除在各工程所發生的不良品,避免良品的累積。在層間連接用的導電性銲膏,係例如日本特開第2000-49460號公報所記載,應用以層間接著材之硬化溫度左右的低溫而合金化的組成,將導電性銲膏內的金屬粒子彼此,還有銅的連接終點區域與導電性銲膏內的金屬粒子擴散接合,就能確保利用與散粒物的金屬和電鍍之層間連接同等的連接可靠性。

而且,如第16圖(c)所示,在目前為止的工程所製作的多層板,形成抗焊劑20及銲錫凸塊21。抗焊劑20,係網版印刷液狀的感光性樹脂,且在圖案曝光後,予以顯影所形成。銲錫凸塊21,係圖案印刷銲錫膏,進行回銲,藉此形成球狀。藉由以上的工程,就可得到有關本發明之印刷配線基板(多層配線板)1G。

〔第8實施形態〕

第17圖是表示有關本發明的第8實施形態的印刷配線基板1H的構成的剖面圖。

在有關本實施形態的印刷配線基板1H中,導熱性材料2b未必只存在於IC晶片3與支撐基板2之間,如第17圖所示,也可將層間接著材全部利用以導熱性材料2b所形成的導熱性接著材所構成。

〔第9實施形態〕

第18圖是表示有關本發明的第9實施形態的印刷配線基板1I的構成的剖面圖。

在本實施形態中,導熱性材料2b在製造工程的途中,不必貼合在支撐基板2,如第15圖所示,也可為貼合在IC晶片3的下面。

再者,在此情形下,IC晶片3的製造方法,係在第6圖(a)所示的切割前的晶圓之背面貼合導熱性材料2b,然後予以單片化,藉此就很容易得到在電路的相反面貼合有導熱性材料2b的IC晶片3。

〔第10實施形態〕

第19圖是表示有關本發明的第10實施形態的印刷配線基板30的構成。

有關本實施形態的印刷配線基板(多層配線板)30,係如第19圖所示,藉由在事先個別所製作的第1附配線基材33上設置,形成有再配線層之一部分的導體層15的半導體裝置的IC晶片3a上,並且藉由該第1附配線基材33與事先個別所製作的第2附配線基材34而夾入IC晶片3a,整個多層化所構成。

形成在IC晶片3a的導體層15和第1附配線基材33,是藉由以導電性銲膏所形成的第1貫通電極44而連接有各個層間導通用銲墊,構成再配線部。又,IC晶片3a係埋入於第1附配線基材33的層間接著材35中。

又,第2配線付基材34,係透過貫通電極等,與IC晶片3a連接,進而在第2附配線基材34上,可透過銲墊部36,而連接別的IC晶片3b(半導體裝置)。

第20圖是表示有關本施形態的印刷配線基板30之製造方法的各工程(前半的工程)的剖面圖。

以下,使用第20圖,針對該印刷配線基板之製造方法做說明。

〔1A〕首先,製作第1附配線基材33。即,如第20圖(a)所示,在以聚醯亞胺樹脂薄膜所形成的絕緣層38的單面設有導電層之銅箔39的CCL,利用微影形成防蝕塗層之後,使用以氯化鐵為主成份的蝕刻劑,並藉由化學蝕刻,如第20圖(b)所示,形成電路圖案39A。

使用在以25μm厚之聚醯亞胺樹脂薄膜所形成的絕緣層38,張貼12μm厚的銅箔39,作為CCL。再者,在該CCL,係也可使用在銅箔8塗佈聚醯亞胺漆,使漆硬化,藉由所謂的鑄造法製作的CCL。此外,可使用在聚醯亞胺樹脂薄膜上濺鍍種晶層,藉由電鍍銅生長的CCL,或利用接著劑張貼壓延或電解銅箔與聚醯亞胺樹脂薄膜的CCL。

又,絕緣層38,未必是聚醯亞胺樹脂薄膜,也可使用液晶聚合物等的塑膠薄膜。又,銅的蝕刻劑不限於以氯化鐵為主成份,也可使用以氯化銅為主成份的蝕刻劑。

〔2A〕如第20圖(c)所示,在與經過上述〔1A〕之工程的CCL之電路圖案相反側的面,利用加熱壓著貼合層間接著材40及樹脂薄膜41。在層間接著材40使用25μm厚的環氧系熱硬化性薄膜接著材,且在樹脂薄膜41使用25μm厚的聚醯亞胺薄膜。在加熱壓著,係使用真空層壓機,在減壓下的環境中,以層間接著材40之硬化溫度以下的溫度,在0.3MPa的壓力進行壓力機而貼合。

絕緣層38及層間接著材40,係構成具有接著性的絕緣基材。再者,只要如果絕緣層38使用由具有其本身具有熱可塑性的樹脂或以半硬化狀態的熱硬化樹脂所形成之具有接著性者,就不必張貼合層間接著材40。

在此所使用的層間接著材40,並不限於環氧系的熱硬化性薄膜接著材,也可使用丙烯酸系等的接著材,也可為以熱可塑性聚醯亞胺等為代表的熱可塑性接著材。又,層間接著材40未必是薄膜狀,也可使用塗佈漆狀的樹脂。樹脂薄膜41,除了聚醯亞胺以外,也可使用PET(聚對苯二甲酸乙二酯:poly ethylene terephthalate)、PEN(聚奈二甲酸乙二醇酯:polyethylene naphthalate)等的塑膠薄膜片,還有也可使用能利用UV(紫外線)照射而接著、剝離的薄膜。

〔3A〕其次,如第20(d)圖所示,在前述的絕緣層38、層間接著材40及樹脂薄膜41,使用YAG雷射,形成直徑100μm的導孔42,並且在電路圖案39A係開口直徑30μm左右的小孔43。而且,在施以利用CF4 及O2 混合氣體的電漿去渣處理之後,如第20(e)圖所示,藉由網版印刷法,在導孔42及小孔43填充導電性銲膏而形成第1貫通電極44,且剝離樹脂薄膜41。此時,由印刷填充的導電性銲膏所形成的第1貫通電極44的前端,係僅剝離的樹脂薄膜41的厚度份,自層間接著材40的表面突出,形成突起。

再者,使用於為了形成導孔42及小孔43的雷射,除了YAG雷射以外,也可使用二氧化碳雷射、準分子雷射等。此外,也可藉由鑽孔加工、化學式的蝕刻,而形成導孔42及小孔43。電漿去渣處理,係所使用的氣體之種類並不限於CF4 及O2 的混合氣體,也可使用Ar等其他的不活性氣體。此外,不是此種的乾式處理,也可為使用藥液的濕式去渣處理。做成第1貫通電極44的導電性銲膏,係在本實施形中包含:由鎳、銀、銅所選擇出的至少一種低電阻的金屬粒子、和由錫、鉍、銦、鉛所選擇出的至少一種低融點金屬粒子,且使用混合以環氧樹脂為主成份的黏合劑成份的塗料。

〔4A〕IC晶片3a是利用與表示上述之第一實施形態的第6圖相同的方法所製作。

〔5A〕而且,如第20圖(f)所示,利用半導體體片用安裝器將上述〔4A〕之工程所製作的IC晶片3a,定位在上述〔3A〕之工程所製作的第1附配線基材33,並以完成層間接著材40及第1貫通電極44之導電性銲膏的硬化溫度以下來加熱,進行暫時固定。

〔6A〕第21圖係表示第2附配線基材34之製作例的剖面圖。

首先,如第21圖(a)所示,在以聚醯亞胺樹脂薄膜所形成的絕緣層45的兩面設有導電層之銅箔46的兩面CCL,與上述〔1A〕之工程同樣地,利用微影形成防蝕塗層之後,使用以氯化鐵為主成份的蝕刻劑,並藉由化學蝕刻,如第21圖(b)所示,形成電路圖案46A。

在此,使用在以25μm厚之聚醯亞胺樹脂薄膜所形成的絕緣層45,兩面張貼12μm厚的銅箔46,作為CCL。在該CCL也可使用利用所謂鑄造法所製作的CCL。此外,可使用在聚醯亞胺樹脂薄膜上濺鍍種晶層,藉由電鍍銅生長的CCL,或利用接著劑張貼壓延或電解銅箔與聚醯亞胺樹脂薄膜的CCL。又,絕緣層45,也可使用液晶聚合物等的塑膠薄膜。又,銅的蝕刻劑不限於以氯化鐵為主成份,也可使用以氯化銅為主成份的蝕刻劑。

如第21(c)圖所示,在絕緣層45及一方之面的電路圖案46A,使用YAG雷射,形成直徑100μm的導孔47,並且在另一方之面的電路圖案46A係開口直徑30μm左右的小孔48。

而且,在施以利用CF4及O2混合氣體的電漿去渣處理之後,如第21(d)圖所示,藉由網版印刷法,在導孔47及小孔48填充導電性銲膏而形成第2貫通電極49。

再者,使用於為了形成導孔47及小孔48的雷射,也可使用二氧化碳雷射、準分子雷射等。此外,也可藉由鑽孔加工、化學式的蝕刻,而形成導孔47及小孔48。在電漿去渣處理中,也可使用Ar等其他的不活性氣體,而且也可進行濕式去渣處理。

完成第2貫通電極49的導電性銲膏,係與第1貫通電極44同樣地,包含:由鎳、銀、銅所選擇出的至少一種低電阻的金屬粒子、和由錫、鉍、銦、鉛所選擇出的至少一種低融點金屬粒子,且使用混合以環氧樹脂為主成份的黏合劑成份的塗料。

〔7A〕第22圖是表示有關本施形態的印刷配線基板30之製造方法的各工程(前半的工程)的剖面圖。

如第22圖(a)所示,在經由上述〔5A〕之工程的第1附配線基材33的IC晶片3a所暫時固定的這側(設有電路圖案39A這側的相反側),將張貼有25μm厚之層間接著材52的第3配線基材53,使用圖未表示的圖案而定位配置在40μm厚之樹脂薄膜51的單面。該第3配線基材53是藉由與前述之〔1A〕至〔3A〕的工程相同的工程所製作者。在該第3配線基材53中,當層積時,在與IC晶片3a重疊的部位,事先形成有比IC晶片3a之面積略大的開口54。此時,IC晶片3a的上面與第3配線基材53的層間接著材52的表面,是位在略同一平面上。又,在本實施形態中,在第3附配線基材53,將第3貫通電極56設置在與上述第1及第2貫通電極44、49重合的位置。像這樣,由於貫通電極44、56、49為重合的構造,因此能提升印刷配線基板30的強度和剛性。

再者,第3配線基材53的材料,雖然希望使用樹脂薄膜51為與上述〔1A〕之工程所製作的基材之絕緣層38相同的樹脂,但也可使用其他的樹脂和金屬等。層間接著材52,雖然希望使用與上述〔2A〕之工程所製作的基材之層間接著材40相同的材料,但也可使用其他的材料。又,對晶片尺寸而言,在基板上的配線沒有那麼寬的情形下,並不需要該第3配線基材53。此外,雖然該第3配線基材53是設有導體層之銅箔55的附配線基材,但也可以不設該銅箔55,僅作為基材。

而且,在IC晶片3a的上層側,使用圖未表示的圖案定位而層積第2附配線基材34。

〔8A〕而且,如第22圖(b)所示,將上述〔7A〕之工程所製作的積層體,使用真空硫化壓力機,在1kPa以下的減壓環境中進行加熱壓著,整個多層化。此時,與層間接著材40之硬化(絕緣基材彼此的接著及絕緣基材與IC晶片3的接著)同時地,進行完成第1貫通電極44的導電性銲膏及完成第2貫通電極49的導電性銲膏之硬化。再者,在此「硬化」不光是熱硬化(架橋反應),也包含經加熱已軟化的材料被冷卻而硬化的情形。

層間接著材40,或是有接著性的絕緣層38,在加熱壓著時流動,來填充在IC晶片3a與絕緣層,或是第3配線基材53之間所產生的間隙(第22圖(a)及(b))。藉此,IC晶片3a係被固定、封入到配線基板內。此外,藉由接觸到IC晶片3a之接著材的適度彈性,對IC晶片3a產生用以緩和受到周圍之材料波及的熱應力等之作用。

在此,使用事先完成形成電路的單面CCL,作為再配線層之一部分的第1附配線基材33,此外,使用利用層間連接地印刷填充的導電性銲膏之第1貫通電極44,藉此就能在所有的工程中,排除電鍍工程,與以往的增層方式相比,能大幅地縮短生產時間。進而,由於構成各層的基材是事先製作,因此每次都能排除在各工程所發生的不良品,避免良品的累積。在層間連接用的導電性銲膏,係例如日本特開第2000-49460號公報所記載,應用以層間接著材之硬化溫度左右的低溫而合金化的組成,導電性銲膏內之金屬粒子彼此擴散接合,還有銅的連接終點區域與導電性銲膏內的金屬粒子擴散接合,就能確保與散粒物的金屬和利用電鍍之層間連接同等的連接可靠性。

〔9A〕而且,如第22圖(c)及(d)所示,在上述〔8A〕之工程所製作的多層板,形成抗焊劑20及銲錫凸塊21。抗焊劑20,係網版印刷液狀的感光性樹脂,且在圖案曝光後,予以顯影所形成。銲錫凸塊21,係圖案印刷銲錫膏進行回銲,藉此形成球狀。藉由以上的工程,就可得到有關本發明之印刷配線基板(多層配線板)30。

〔10A〕進而,如第22圖(d)所示,在如上述所構成的印刷配線基板(多層配線板)30的單面,可安裝形成有再配線層的IC晶片3b等。

由於藉由使用本實施形態的構造,來自於安裝在多層配線板上之晶片的配線,會略垂直地掉落,因此與習知的多層配線板相比,由於配線掉落,因此不會加大封裝面積,就能三次元地層積IC晶片。此外,由於各層間是利用內包於再配線層的導電銲膏導孔而連接,因此與層積封裝並藉由銲錫凸塊而連接的習知的多層配線板相比,封裝變薄。

〔第11實施形態〕

第23圖是表示有關本發明的第11實施形態的印刷配線基板30A的構成的剖面圖。再者,本實施形態,對上述之第10實施形態而言,第2附配線基材34並不相同。

亦可,有關本實施形態之印刷配線基板30A的第2附配線基材34,係如第23圖所示,使用藉由電鍍孔49A而填充有導孔的填充孔。雖然在上述第10實施形態中,第2附配線基材34的配線部(電路圖案46A)與第2貫通電極49的電性連接,是只以由配線部(電路圖案46A)之電路厚度和第2貫通電極49之孔徑所決定的面積之接觸而連接,但由於在本實施形態中,電鍍孔49A是與第2貫通電極49和電路圖案46A一體,因此基板整體的電性連接可靠性更為提升。

〔第12實施形態〕

第24圖是表示有關本發明的第12實施形態的印刷配線基板30B的構成的剖面圖。

有關本實施形態的印刷配線基板30C,係如第24圖所示,使第1附配線基材33及IC晶片3a,整個複數段而層積。印刷配線基板30B係在同一平面內(同一的第1附配線基材33上)配置複數個IC晶片3a所構成。

在本實施形態中,可將複數個IC晶片3a封固在印刷配線基板30B內,就能提升安裝密度。

〔第13實施形態〕

其次,針對有關本發明的第13實施形態的印刷配線基板30C做說明。第25圖~第27圖係表示印刷配線基板30C的製造方法。

首先,如第25圖(a)所示,例如準備一在聚醯亞胺樹脂薄膜的絕緣層61之一方的面,例如貼合有12μm厚度之銅箔62的CCL。再者,雖然在本實施形態中,是使用在絕緣層61貼合有銅箔62,但也可使用在銅箔62塗佈聚醯亞胺漆而使漆硬化之藉由所謂鑄造法所作製的CCL。此外,可使用在聚醯亞胺樹脂薄膜上濺鍍種晶層,藉由電鍍銅生長的CCL,或利用接著劑張貼壓延或電解銅箔與聚醯亞胺樹脂薄膜的CCL。又,絕緣層61,也可使用液晶聚合物等的塑膠薄膜。又,銅的蝕刻劑不限於以氯化鐵為主成份,也可使用以氯化銅為主成份的蝕刻劑。

其次,在銅箔62上使用微影技術將圖未表示的防蝕塗層圖案後、例如使用以氯化鐵為主成份的蝕刻劑,並利用濕式蝕刻形成電路圖案62A。然其,如第25圖(b)所示,除去防蝕塗層。

其後,如第25圖(c)所示,在與經過絕緣層61之電路圖案62A相反側的面,利用加熱壓著貼合層間接著材63及樹脂薄膜64。使用25μm厚的環氧系熱硬化性薄膜接著材,作為層間接著材63。使用25μm厚的環氧系熱硬化性薄膜接著材,作為層間接著材10。在加熱壓著,係使用真空層壓機,在減壓下的環境中,以層間接著材62之硬化溫度以下的溫度,在0.3MPa的壓力進行壓力機而貼合。再者,所使用的層間接著材63,並不限於環氧系的熱硬化性薄膜接著材,也可使用丙烯酸系等的接著材,也可為以熱可塑性聚醯亞胺等為代表的熱可塑性接著材。又,層間接著材63未必是薄膜狀,也可使用塗佈漆狀的樹脂。樹脂薄膜64,除了聚醯亞胺以外,也可使用PET、PEN等的塑膠薄膜,還有也可使用能利用UV照射而接著、剝離的薄膜。

其次,如第25(d)圖所示,在前述的絕緣層62A、層間接著材63及樹脂薄膜64,使用YAG雷射,形成直徑100μm的導孔65,並且在電路圖案62A係開口直徑30μm左右的小孔66。而且,在施以利用CF4 及O2 混合氣體的電漿去渣處理之後,如第25(e)圖所示,藉由網版印刷法,在導孔65及小孔66填充導電性銲膏而形成貫通電極67之後,剝離樹脂薄膜64。此時,由印刷填充的導電性銲膏所形成的貫通電極67的前端,係僅剝離的樹脂薄膜64的厚度份,自層間接著材63的表面突出,形成突起。像這樣做就能製作第1附配線基材68。

其次,如第25圖(f)所示,在第1附配線基材68,將IC晶片3a以半導體晶片安裝器定位,在接著材及導電性銲膏的硬化溫度以下進行加熱而暫時固定。

其次,如第26圖(a)所示,在第1附配線基材68的層間接著材63側,依序將第2附配線基材69、兩面附配線基材70、及第3附配線基材71,利用圖未表示的圖案而定位,且予以加熱而暫時固定。

再者,第2附配線基材69,係將開口72形成自IC晶片3的外形起具有50μm的間隙。該第2附配線基材69,係在絕緣層76之一方的面形成電路圖案77,且在另一方的面設有層間接著材78,且具備貫通電極78。

兩面附配線基材70,係在聚醯亞胺的絕緣層73之兩面形成有電路圖案74,該些電路圖案74彼此是在隔著絕緣層73而重疊的部分形成有貫導孔,且在該貫導孔內壁及兩方的電路圖案74施以電鍍而形成有通孔75。再者,該兩面附配線基材70可應用未開孔的銅箔的背面與利用電鍍而得到導通的所謂雷射孔型,和不利用電鍍,利用導電性銲膏得到導通等的所謂兩面附配線基材。此外,可對應於IC晶片3a的厚度,增減利用與第1附配線基材68同樣方法所製作的附配線基材的片數。

此外,該第3附配線基材71,也是利用與第1附配線基材68同樣的方法所製作,在絕緣層79之一方的面形成電路圖案80,且在另一方的面設有層間接著材81,且具備貫通電極82。

其次,將如第26圖(a)所示的層積體,使用真空硫化壓力機,在1kPa以下的減壓環境中進行加熱壓著,整個多層化。此時,與各層間接著材63、77、81之硬化(絕緣基材彼此的接著及絕緣基材與IC晶片3a的接著)同時地,進行完成各貫通電極67、75、82的導電性銲膏之硬化。

如第26圖(b)所示,層間接著材,在加熱壓著時流動,來填充在IC晶片3a與周圍的構件之間所產生的間隙。此外,在通孔75內也填充有層間接著材。藉此,IC晶片3a係被固定、封入到配線基板內。此外,藉由接觸到IC晶片3a之層間接著材的適度彈性,對IC晶片3a產生用以緩和受到周圍之材料波及的熱應力等之作用。

其次,如第27圖(a)所示,以露出第1附配線基材68及第3附配線基材71的外側的電路圖案62A、80之所希望的部分來形成抗焊劑83。該抗焊劑83,係網版印刷液狀的感光性樹脂,且在圖案曝光後,予以顯影所形成。

而且,如第27圖(b)所示,於形成在第1附配線基材68之外側的抗焊劑83之上搭載IC晶片3b,利用接合線85來連接IC晶片3b的銲墊部84和電路圖案62A。此外,在第3附配線基材71之外側的電路圖案80從抗焊劑83露出之處,形成銲錫凸塊21。該銲錫凸塊21,係圖案印刷銲錫膏,進行回銲,而形成球狀。銲錫凸塊21可配置在第3附配線基材71的底面全區。

像這樣做來完成有關本實施形態的印刷配線基板30C的製造。

如第27圖(b)所示,有關本實施形態的印刷配線基板30C,係為利用層間接著材包圍IC晶片3a的構成,在最外層的第1附配線基材68和第3附配線基材71的外側面,設有電路圖案62A、80。

該印刷配線基板30C,在內部封固有IC晶片3a,並且可在表面安裝電子零件。此外,在本實施形態的印刷配線基板30C,在加熱的環境試驗中,利用空隙內之空氣膨脹的力,解決造成層間剝離的問題。

〔第14實施形態〕

第28圖是表示有關本發明的第14實施形態的印刷配線基板30D的剖面圖。

該印刷配線基板30D係在形成有再配線層之一部分的IC晶片3a上,層積事先個別製作的第1附配線基材68、具有可撓性的電纜配線板87、及第2附配線基材71,並整個多層化所製作。此外,印刷配線基板30D的第1附配線基材68上,連接、固定有連接器86。該連接器86係將引線框的端子部86A,利用銲料94焊接在第1附配線基材68的電路圖案62A。進而,IC晶片3a為利用層間接著材覆蓋略整個表面的構成。進而,電纜配線板87的端部,設成結合在印刷配線基板30D的中間層。IC晶片3a被配置於形成在電纜配線板87的開口部92內。

以下,使用第29圖來說明印刷配線基板30D的製造方法。

由於第1附配線基材68的製作方法,是與上述第13實施形態的第1附配線基材68之製作方法相同,因此省略說明。如第29圖(a)所示,針對第1附配線基材68,將IC晶片3a利用半導體晶片安裝器而定位,並且將第2附配線基材79針對第1附配線基材68而定位,在接著材及導電性銲膏之硬化溫度以下予以加熱,進行暫時固定。

再者,電纜配線板87係具備間隔件和電纜的機能,可經由第30圖(a)~(d)所示的工程而製作。

首先,準備如第30圖(a)所示,在例如由聚醯亞胺樹脂薄膜所形成的絕緣層87的兩面設有銅箔89的CCL。其次,在銅箔89上使用微影技術將圖未表示的防蝕塗層圖案後、例如使用以氯化鐵為主成份的蝕刻劑,並利用濕式蝕刻形成電路圖案89A,除去防蝕塗層(參照第30圖(b))。如第30圖(c)所示,使用YAG雷射,在絕緣層87之預定位置,例如開設直徑100μm的導孔90與於形成在絕緣層87之一方的面側的電路圖案89開設小孔91。然後,形成比IC晶片3a之面積稍大的開口部92。其次,施以電漿去渣處理之後,如第30圖(d)所示,在導孔90填充導電性銲膏而形成貫通電極93。

將第29圖(a)所示之扳留的層積體,使用真空硫化壓力機,在1kPa以下的減壓環境中進行加熱壓著,整個加熱壓著。此時,與各層間接著材63、81之硬化(絕緣基材彼此的接著及絕緣基材與IC晶片3a的接著)同時地,進行完成各貫通電極67、82的導電性銲膏之硬化。

如第29圖(b)所示,層間接著材,在加熱壓著時流動,來填充在電纜配線板87的開口部92內和IC晶片3a與周圍的構件之間所產生的間隙。藉此,IC晶片3a係被固定、封入到配線基板內。

此外,藉由接觸到IC晶片3a之層間接著材的適度彈性,對IC晶片3a產生用以緩和受到周圍之材料波及的熱應力等之作用。

再者,本實施形態的印刷配線基板30D,係為將具有可撓性之電纜配線板87的一部分多層化的構造(移為部分多層配線板)。

作為習知的部分多層配線板,在具有可撓性的電纜配線板的一部分,層積例如於玻璃纖維中含浸環氧樹脂的所謂玻璃環氧基板,將通孔予以開口,並藉由電鍍得到層間導通。由於此種配線板具備可撓部(軟式)與硬質部(硬式),因此亦稱為軟硬結合基板(R-F基板)。

雖然此種軟硬結合基板的部分多層部,是形成用以連接別的電纜配線板的連接器和用以安裝訊號之過濾用IC等的表面安裝零件(以下稱為SMT),但為了形成電鍍通孔,或安裝連接器和IC等的SMT零件,因此需要一定的面積。因此,配線板的小型化和小面積化有限,以及妨礙電子零件整體的小型化。由於有關本實施形態的印刷配線基板30D,是將安裝於習知之多層部表面的IC晶片埋入到基板內部,並在層間導通採用可埋設到配線板內層之任意處的導電性銲膏孔,因此與習知之軟硬結合基板相比,可在多層部高密度的安裝。因而,其結果可縮小部分多層部的面積。

第31圖係為本實施形態的變形例,在未利用層間接著材所接合的區域,構成印刷配線基板30D的所有層,亦可為利用具有可撓性的軟質材料所形成的構成,以上雖是針對各實施形態做說明,但於本發明中,可在所有的製造工程中排除電鍍工程,與習知之封裝基板相比,可大幅地縮短生產時間。進而,由於構成各層的基材是事先製作,因此每次都能排除在各工程所發生的不良品,避免良品的累積。

此外,在本發明中,應用以層間接著材之硬化溫度左右的低溫而合金化的組成,作為層間連接用的導電性銲膏,銲膏內之金屬粒子彼此擴散接合,還有銅的連接終點區域的金屬粒子與銲膏的金屬粒子擴散接合,就能確保與散粒物的金屬和利用電鍍之層間連接同等的連接可靠性。

進而,在本發明中,藉由配置有支撐基板,就能抑制絕緣基材或接著層的流動,且能減少翹曲。

亦即,本發明係提供一種能利用簡易的工程製作,且不會招致成本上昇或良品率下降,可安裝高精細零件的多層印刷配線基板,並提供一種像這樣的印刷配線基板的製造方法。

〔其他實施形態〕

以上雖是針對本發明之各實施形態做說明,但可理解的成為上述之實施形態揭示的一部分之論述及圖面並不是限本發明。由此揭示該業者即可明白各式各樣的替代實施形態、實施例以運用技術。

雖是在上述之各實施形態中,是例如像第5圖(a)~(f)所示,在將CCL予以加工而形成的導孔11與小孔12填充導電性銲膏,形成成為貫通電極5A的突起,構成連接該突起與IC晶片3的導體層15,但也可為如第32圖及第33圖所示,在導孔範圍(via land)上設置導電性銲膏,利用該導電性銲膏使IC晶片3的導體層15與附配線基材4B的電路圖案(包含via land)8B導通的構成。

第32圖所示的印刷配線基板,係層積附配線基材4C、4A、4B,並且在具有面臨於設置貫通電極5B之導孔的小孔96的電路圖案(via land)8B與電路圖案8D之上,透過導電性銲膏95而連接有IC晶片3。在此,導孔內的導電性銲膏與電路圖案8B上的導電性銲膏95,係利用電路圖案8B上的小孔96互相混合,或是沒有界面形成一體化而硬化。雖然導電性銲膏為含有黏合劑之樹脂的情形下,透過小孔96而將導孔內的導電性銲膏與電路圖案8B上的導電性銲膏95成為混合的狀態,但藉由金屬粒之擴散接合取得導通者的情形下,小孔96之上下的導電性組成物中的金屬成為相互地擴散接合的状態。

第33圖所示的印刷配線基板是將IC晶片3的導體層15,透過導電性銲膏95而連接在附配線基材8B的電路圖案(via land)8B上,在該附配線基材8B之上層積附配線基材4D,為內裝有IC晶片3的構造。在附配線基材4D設有貫通電極5D。再者,在電路圖案8D並未形成有小孔。此外,在形成於附配線基材4C上的電路圖案8C亦未形成有小孔。附配線基材4B與附配線基材4D是將貫通電極5B、5D透過形成在電路圖案8B的小孔96而一體化。在第33圖所示的實施形態中,由於貫通電極5B、5D是一體化成一條柱狀的構造,且在貫通電極5B、5D彼此予以混合或金屬擴散接合而未形成界面之狀態下予以連續所形成,因此具有較高的連接可靠性。同樣地,IC晶片3的導體層15與電路圖案(via land)8B的連接亦具有較高的連接可靠性。此外,由於貫通電極彼此透過小孔而上下地一體化,因此也可提高印刷配線基板的機械強度。

第32圖及第33圖所示的印刷配線基板,係與上述之各實施形態同樣地,可藉由層積附配線基材的簡便工程,以具有高連接可靠性來接合、搭載電子零件。

〔產業上的可利用性〕

有關本發明的印刷配線基板,可利用在攜帶式電話、攜帶式電子機器、家電製品、醫療機器等各種電子機器之製造區域。

1A、1B、1C、1D、1E、1F、1G、1H、30、30A、30B、30C、30D...印刷配線基板(多層配線板)

2...支撐基板

2a...接著材

2b...導熱性材料

3、3a、3b...IC晶片

4A、4B、4D...附配線基材

5A、5B、5D、67、75、82、93...貫通電極

7A、7B、14、38、45、61、62A、73、76、79、87...絕緣層

8、39、46、55、62...銅箔

8A、8B、8D、39A、46A、74、77、80、89A...電路圖案

9A、9B、2a、35、40、52、63、77、78、81...層間接著材(層間絕緣材)

10、16、41、51、64...樹脂薄膜

11、42、47、65、90...導孔

12、43、48、66、91、96...小孔

13...半導體基板

13A...銲墊

14A...接觸孔

14B...第2絕緣層

15...導體層(IC再配線層)

15A...電路部

17...接著材

18...間隔件

19、54、72...開口

20、83...抗焊劑

21...銲錫凸塊

33、68...第1附配線基材

34、69...第2附配線基材

36、84...銲墊部

44...第1貫通電極

49...第2貫通電極

49A...電鍍孔

53...第3配線基材

56...第3貫通電極

70...兩面附配線基材

71...第3附配線基材

75...通孔

86...連接器

86A...端子部

87...電纜配線板

92...開口部

94...銲料

95...導電性銲膏

第1圖是表示習知的印刷配線基板的構成的剖面圖。

第2圖是表示習知的其他印刷配線基板的構成的剖面圖。

第3圖是表示習知的另一其他印刷配線基板的構成的剖面圖。

第4圖是表示有關本發明的第1實施形態的印刷配線基板的構成的剖面圖。

第5圖(a)~(f)是表示有關本發明的第1實施形態的印刷配線基板的製造方法的工程剖面圖。

第6圖(a)~(d)是表示內裝於有關本發明的第1實施形態的印刷配線基板的IC晶片的製造方法的工程剖面圖。

第7圖(a)~(c)是表示有關本發明的第1實施形態的印刷配線基板1A的製造方法的各工程(後半的工程)的工程剖面圖。

第8圖是表示有關本發明的第2實施形態的印刷配線基板的構成的剖面圖。

第9圖是表示有關本發明的第3實施形態的印刷配線基板的構成的剖面圖。

第10圖是表示有關本發明的第4實施形態的印刷配線基板的構成的剖面圖。

第11圖(a)~(c)是表示有關本發明的第4實施形態的印刷配線基板的製造方法的各工程(後半的工程)的剖面圖。

第12圖(a)~(c)是表示內裝於有關本發明的第4實施形態的印刷配線基板的IC晶片的製造方法的工程剖面圖。

第13圖是表示有關本發明的第5實施形態的印刷配線基板的構成的剖面圖。

第14圖是表示有關本發明的第6實施形態的印刷配線基板的構成的剖面圖。

第15圖是表示有關本發明的第7實施形態的印刷配線基板的構成的剖面圖。

第16圖(a)~(c)是表示有關本發明的第7實施形態的印刷配線基板的製造方法的各工程(後半的工程)的剖面圖。

第17圖是表示有關本發明的第8實施形態的印刷配線基板的構成的剖面圖。

第18圖是表示有關本發明的第9實施形態的印刷配線基板的構成的剖面圖。

第19圖是表示有關本發明的第10實施形態的印刷配線基板的構成。

第20圖(a)~(f)是表示有關本發明的第10實施形態的印刷配線基板的製造方法的各工程(前半的工程)的剖面圖。

第21圖(a)~(d)是表示有關本發明的第10實施形態的第2附配線基材的製造例的剖面圖。

第22圖(a)~(d)是表示有關本發明的第10實施形態的印刷配線基板的製造方法的各工程(後半的工程)的剖面圖。

第23圖是表示有關本發明的第11實施形態的印刷配線基板的構成的剖面圖。

第24圖是表示有關本發明的第12實施形態的印刷配線基板的構成的剖面圖。

第25圖(a)~(f)是表示有關本發明的第13實施形態的印刷配線基板的製造方法的工程剖面圖。

第26圖(a)~(b)是表示有關本發明的第13實施形態的印刷配線基板的製造方法的工程剖面圖。

第27圖(a)及(b)是表示有關本發明的第13實施形態的印刷配線基板的製造方法的工程剖面圖。

第28圖是表示有關本發明的第14實施形態的印刷配線基板的剖面圖。

第29圖(a)及(b)是表示有關本發明的第14實施形態的印刷配線基板的製造方法的工程剖面圖。

第30圖(a)~(d)是表示有關本發明的第14實施形態的電纜配線板的製造方法的工程剖面圖。

第31圖是表示本發明的第14實施形態的印刷配線基板的變形例的剖面圖。

第32圖是表示本發明的其他實施形態的印刷配線基板的構成的剖面圖。

第33圖是表示本發明的其他實施形態的印刷配線基板的構成的剖面圖。

1A...印刷配線基板(多層配線板)

2...支撐基板

3...IC晶片

4A、4B...附配線基材

5A、5B...貫通電極

7A、7B...絕緣層

8A、8B...電路圖案

9A...層間接著材(層間絕緣材)

13...半導體基板

13A...銲墊

14...絕緣層

15...導體層(IC再配線層)

17...接著材

18...間隔件

20...抗焊劑

21...銲錫凸塊

Claims (27)

  1. 一種印刷配線基板,其特徵為:具備:由具有接著性的絕緣基材及形成在該絕緣基材之一方的面的導電層所形成的至少一個附配線基材;和由連接在前述附配線基材的前述導電層,且貫通前述絕緣基材而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半導體裝置;前述半導體裝置,係使前述再配線部直接連接於前述貫通電極,且埋入前述附配線基材的絕緣基材中;前述半導體裝置的再配線部與前述附配線基材,係構成再配線層。
  2. 一種印刷配線基板,其特徵為:具備:在絕緣基材之一方的面形成有導電層,且在前述絕緣基材之另一方的面形成有接著層的至少一個附配線基材;和由連接在前述附配線基材的前述導電層,且貫通前述絕緣基材及前述接著層而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和 具有連接在形成於半導體基板的電極的再配線部的半導體裝置;半導體裝置,係使前述再配線部直接連接於前述貫通電極,且埋入前述接著層中;前述半導體裝置的再配線部與前述附配線基材,係構成再配線層。
  3. 如申請專利範圍第2項所記載的印刷配線基板,其中,前述半導體裝置,係除了與前述貫通電極連接以外的部分,表面覆蓋在前述接著層。
  4. 如申請專利範圍第1項或第2項所記載的印刷配線基板,其中,具備隔著前述半導體裝置而相對向於前述附配線基材的支撐基板;在前述附配線基材與前述支撐基板之間,係在除了前述半導體裝置之設置區域以外的區域,配置有間隔件。
  5. 一種印刷配線基板,其特徵為:具備:由具有接著性的絕緣基材及形成在該絕緣基材之一方的面的導電層所形成的至少一個附配線基材;和由連接在前述附配線基材的前述導電層,且貫通前述絕緣基材而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半 導體裝置;前述半導體裝置,係使前述再配線部直接連接於前述貫通電極,且埋入前述附配線基材的絕緣基材中;在前述半導體裝置的前述再配線部的相反側的面,介設接著層而配置有支撐基板;前述半導體裝置的再配線部與前述附配線基材,係構成再配線層。
  6. 一種印刷配線基板,其特徵為:具備:在絕緣基材之一方的面形成有導電層,且在前述絕緣基材之另一方的面形成有接著層的至少一個附配線基材;和由連接在前述附配線基材的前述導電層,且貫通前述絕緣基材及前述接著層而臨近於前述絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半導體裝置;前述半導體裝置,係使前述再配線部直接連接於前述貫通電極,且埋入前述接著層中;在前述半導體裝置的前述再配線部之相反側的面,透過接著層而配置有支撐基板;前述半導體裝置的再配線部與前述附配線基材,係構成再配線層。
  7. 一種印刷配線基板,其特徵為: 具備:由具有接著性的絕緣基材及形成在該絕緣基材之一方的面的導電層所形成的至少一個附配線基材;和由連接在前述附配線基材的前述導電層,且貫通前述絕緣基材而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半導體裝置;前述半導體裝置,係使前述再配線部直接連接於前述貫通電極,且埋入前述附配線基材的絕緣基材中;在前述半導體裝置的前述再配線部的相反側的面,至少在一部分介設含有熱傳導率為0.4W/m‧K以上的導熱性材料的接著層而配置有支撐基板;半導體裝置的再配線部與附配線基材,係構成再配線層。
  8. 一種印刷配線基板,其特徵為:具備:在絕緣基材之一方的面形成有導電層,且在前述絕緣基材之另一方的面形成有接著層的至少一個附配線基材;和由連接在前述附配線基材的前述導電層,且貫通前述絕緣基材及前述接著層而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半 導體裝置;前述半導體裝置,係使前述再配線部直接連接於前述貫通電極,且埋入前述接著層中;在前述半導體裝置的前述再配線部的相反側的面,至少在一部分介設含有熱傳導率為0.4W/m‧K以上的導熱性材料的接著層而配置有支撐基板;前述半導體裝置的再配線部與前述附配線基材,係構成再配線層。
  9. 如申請專利範圍第5項至第8項中之任一項所記載的印刷配線基板,其中,在前述附配線基材與前述支撐基板之間,係在除了前述半導體裝置之設置區域以外的區域,配置有間隔件。
  10. 如申請專利範圍第1項或第2項所記載的印刷配線基板,其中,具有複數枚前述附配線基材,且具備將該些附配線基材之導電層彼此間予以連接的貫通電極;將該些附配線基材之導電層彼此間加以連接的貫通電極和一附配線基材的導電層及前述半導體裝置的再配線部間予以連接的貫通電極,係由同一材料所形成。
  11. 一種印刷配線基板,其特徵為:具備:由絕緣基材及形成在該絕緣基材之一方的面的導電層所形成的至少一個第1附配線基材;和由連接在前述第1附配線基材的前述導電層,且貫通 前述絕緣基材而臨近於該絕緣基材之另一方的面的導電性銲膏所形成的第1貫通電極;和由絕緣基材及形成在該絕緣基材之另一方的面的導電層所形成的至少一個第2附配線基材;和連接在前述第2附配線基材的前述導電層,且貫通該第2附配線基材的絕緣基材,而電性連接在前述第1附配線基材的前述導電層的第2貫通電極;和具有連接在形成於半導體基板的電極的再配線部的半導體裝置;前述半導體裝置,係位在前述第1附配線基材及前述第2附配線基材之間,且使前述再配線部直接連接於前述第1貫通電極;前述半導體裝置的再配線部與前述第1附配線基材,係構成再配線層。
  12. 如申請專利範圍第11項所記載的印刷配線基板,其中,前述第2貫通電極,係由導電性銲膏所形成。
  13. 如申請專利範圍第11項所記載的印刷配線基板,其中,前述第2貫通電極,係由利用鍍銅的填充孔所形成。
  14. 如申請專利範圍第11項所記載的印刷配線基板,其中,前述第1貫通電極與前述第2貫通電極,係由同一材料所形成。
  15. 如申請專利範圍第11項所記載的印刷配線基板,其中,在前述第1附配線基材及前述第2附配線基材的至少一方的導電層,係形成有銲墊部。
  16. 如申請專利範圍第11項所記載的印刷配線基板,其中,在前述第1附配線基材及前述第2附配線基材之間,係在除了前述半導體裝置之設置區域以外的區域,配置具有與前述半導體裝置略同一厚度的第3基材。
  17. 如申請專利範圍第11項所記載的印刷配線基板,其中,在前述第1附配線基材及前述第2附配線基材之間,係在除了前述半導體裝置之設置區域以外的區域,固定具有可撓性之電纜配線板的端部,且前述電纜配線板被連接於前述第1附配線基材及前述第2附配線基材的至少一方。
  18. 如申請專利範圍第11項所記載的印刷配線基板,其中,前述第1附配線基材的前述導電層與前述第2附配線基材的前述導電層,則電性連接。
  19. 如申請專利範圍第1項或第2項所記載的印刷配線基板,其中,前述半導體裝置,係具有藉由電鍍形成於覆蓋在前述半導體基板之表面的第1絕緣層上的導體層,且前述導體 層係一部利用第2絕緣層而覆蓋。
  20. 一種印刷配線基板之製造方法,其特徵為具有:在一方的面形成有導電層,且在由具有熱可塑性的樹脂或半硬化狀態的熱硬化樹脂所形成的絕緣基材形成導孔,且在該導孔印刷填充導電性銲膏而成貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於前述貫通電極而定位,且將前述半導體裝置相對於前述絕緣基材,藉由前述導電性銲膏的硬化溫度以下的熱壓著做暫時固定的工程;和藉由成為單一工程之加熱壓力機,來進行前述絕緣基材彼此之接著、以及前述絕緣基材與前述半導體裝置之接著、以及形成前述貫通電極的導電性銲膏之硬化的工程。
  21. 一種印刷配線基板之製造方法,其特徵為具有:在一方的面形成有導電層,且在另一方的面為接著層的絕緣基材形成導孔,在該導孔印刷填充導電性銲膏而成貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於前述貫通電極而定位,且將前述半導體裝置相對於前述絕緣基材的前述接著層,藉由前述導電性銲膏的硬化溫度以下的熱壓著做暫時固定的工程;和藉由成為單一工程的加熱壓力機,來進行前述絕緣基材彼此之接著、以及前述絕緣基材與前述半導體裝置之接 著、以及形成前述貫通電極的導電性銲膏之硬化的工程。
  22. 一種印刷配線基板之製造方法,其特徵為具有:在一方的面形成有導電層,且在由具有熱可塑性的樹脂或半硬化狀態的熱硬化樹脂所形成的絕緣基材形成導孔,且在該導孔印刷填充導電性銲膏而成貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於前述貫通電極而定位,且使該接著層接觸於前述半導體裝置的前述再配線部之相反側的面來配置形成有接著層的支撐基板,且將前述半導體裝置相對於前述絕緣基材,藉由前述導電性銲膏的硬化溫度以下的熱壓著做暫時固定的工程;和藉由成為單一工程之加熱壓力機,來進行前述絕緣基材彼此之接著、以及前述絕緣基材與前述半導體裝置之接著、以及形成前述貫通電極的導電性銲膏之硬化的工程。
  23. 一種印刷配線基板之製造方法,其特徵為具有:在一方的面形成有導電層,且在另一方的面為接著層的絕緣基材形成導孔,在該導孔印刷填充導電性銲膏而成貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於前述貫通電極而定位,且使該接著層接觸於前述半導體裝置的前述再配線部之相反側的面來配置形成有接著層的支撐基板,且將前述半導體裝置相對於前述絕緣基材的接著層,藉由前述導電性銲 膏的硬化溫度以下的熱壓著做暫時固定的工程;和藉由成為單一工程之加熱壓力機,來進行前述絕緣基材彼此之接著、以及前述絕緣基材與前述半導體裝置之接著、以及形成前述貫通電極的導電性銲膏之硬化的工程。
  24. 一種印刷配線基板之製造方法,其特徵為具有:在一方的面形成有導電層,且在由具有熱可塑性的樹脂或半硬化狀態的熱硬化樹脂所形成的絕緣基材形成導孔,且在該導孔印刷填充導電性銲膏而成貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於前述貫通電極而定位,且使該接著層接觸於前述半導體裝置的前述再配線部之相反側的面來配置,在至少一部分形成含有熱傳導率為0.4W/m‧K以上的導熱性材料的接著層的支撐基板,且將前述半導體裝置相對於前述絕緣基材的前述接著層,藉由前述導電性銲膏的硬化溫度以下的熱壓著做暫時固定的工程;和藉由成為單一工程之加熱壓力機,來進行前述絕緣基材彼此之接著、以及前述絕緣基材與前述半導體裝置之接著、以及形成前述貫通電極的導電性銲膏之硬化的工程。
  25. 一種印刷配線基板之製造方法,其特徵為具有:在一方的面形成有導電層,且在另一方的面為接著層的絕緣基材形成導孔,在該導孔印刷填充導電性銲膏而成貫通電極的工程;和 將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於前述貫通電極而定位,且使該接著層接觸於前述半導體裝置的前述再配線部之相反側的面來配置,在至少一部分形成含有熱傳導率為0.4W/m‧K以上的導熱性材料的接著層的支撐基板,且將該半導體裝置相對於前述絕緣基材的接著層,藉由前述導電性銲膏的硬化溫度以下的熱壓著做暫時固定的工程;和藉由成為單一工程之加熱壓力機,來進行前述絕緣基材彼此之接著、以及前述絕緣基材與前述半導體裝置之接著、以及形成前述貫通電極的導電性銲膏之硬化的工程。
  26. 一種印刷配線基板之製造方法,其特徵為具有:在一方的面形成有導電層的第1絕緣基材形成導孔,且在該導孔印刷填充導電性銲膏而成貫通電極的工程;和將具有連接在形成於半導體基板的電極的再配線部的半導體裝置的該再配線部,相對於前述貫通電極而定位,且將該半導體裝置介設層間接著材而相對於前述第1絕緣基材藉由前述導電性銲膏的硬化溫度以下的熱壓著做暫時固定的工程;和在另一方的面形成有導電層的第2絕緣基材形成導孔,且在該導孔印刷填充導電性銲膏而成貫通電極的工程;和使前述第2絕緣基材相對於前述第1絕緣基材而介設著層間接著材來層積,且在該些各絕緣基材間夾入前述半 導體裝置,並且使該些各絕緣基材的貫通電極彼此抵接的工程;和藉由成為單一工程之加熱壓力機,同時來進行利用前述層間接著材之接著、以及形成前述貫通電極的導電性銲膏之硬化的工程。
  27. 如申請專利範圍第26項所記載的印刷配線基板之製造方法,其中,在將前述第2絕緣基材相對於前述第1絕緣基材而介設著層間接著材來積層的工程中,在除了前述半導體裝置之設置區域以外的區域,配置具有與前述半導體裝置略同一厚度的第3絕緣基材,且在前述第1絕緣基材及前述第2絕緣基材之間,與前述半導體裝置一起夾入前述第3絕緣基材。
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