DE102022201687A1 - Halbleiterbauelement und herstellungsverfahren eines halbleiterbauelements - Google Patents

Halbleiterbauelement und herstellungsverfahren eines halbleiterbauelements Download PDF

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Jung Shik JANG
Won Geun CHOI
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Abstract

Die vorliegende Offenbarung betrifft ein Halbleiterbauelement und ein Herstellungsverfahren eines Halbleiterbauelements. Ein Halbleiterbauelement umfasst eine Gate-Struktur mit abwechselnd aufeinander gestapelten leitenden Schichten und isolierenden Schichten, Kanalstrukturen, die durch die Gate-Struktur verlaufen und in einer ersten Richtung angeordnet sind, eine Schneideanordnung, die sich in der ersten Richtung erstreckt und durch die Kanalstrukturen verläuft, und eine erste Schlitzstruktur, die durch die Gate-Struktur verläuft und sich in einer zweiten Richtung erstreckt, die die erste Richtung kreuzt.

Description

  • QUERVERWEIS AUF ZUGEHÖRIGE ANMELDUNG
  • Die vorliegende Anmeldung nimmt gemäß 35 U.S.C. §119(a) die Priorität der am 23. April 2021 eingereichten koreanischen Patentanmeldung Nr. 10-2021-0053233 in Anspruch, die hierin durch Bezugnahme in ihrer Gesamtheit aufgenommen ist.
  • HINTERGRUND
  • 1. Technisches Gebiet
  • Die offenbarte Technologie betrifft im Allgemeinen eine elektronische Vorrichtung und insbesondere ein Halbleiterbauelement und ein Verfahren zum Herstellen des Halbleiterbauelements.
  • 2. Stand der Technik
  • Die Integrationsdichte eines Halbleiterbauelements kann hauptsächlich durch eine Fläche einer Einheitsspeicherzelle bestimmt werden. Die Erhöhung der Integrationsdichte eines Halbleiterbauelements, in dem Speicherzellen in einer einzigen Schicht über einem Substrat gebildet sind, ist in letzter Zeit begrenzt gewesen. Somit wurde ein dreidimensionales Halbleiterbauelement vorgeschlagen, bei dem Speicherzellen über einem Substrat gestapelt sind. Darüber hinaus sind zur Verbesserung der Betriebszuverlässigkeit von Halbleiterbauelementen verschiedene Strukturen und Herstellungsverfahren entwickelt worden.
  • ZUSAMMENFASSUNG
  • Verschiedene Ausführungsformen richten sich auf ein Halbleiterbauelement mit einer stabilen Struktur und verbesserten Eigenschaften und auf ein Verfahren zum Herstellen des Halbleiterbauelements.
  • Gemäß einer Ausführungsform kann ein Halbleiterbauelement umfassen eine Gate-Struktur mit leitenden Schichten und isolierenden Schichten, die abwechselnd aufeinander gestapelt sind, Kanalstrukturen, die durch die Gate-Struktur verlaufen und in einer ersten Richtung angeordnet sind, eine Schneideanordnung bzw. Schnittstruktur, die sich in der ersten Richtung erstreckt und durch die Kanalstrukturen verläuft, und eine erste Schlitzstruktur, die durch die Gate-Struktur verläuft und sich in einer zweiten Richtung erstreckt, die die erste Richtung kreuzt.
  • Gemäß einer Ausführungsform kann ein Halbleiterbauelement umfassen eine Gate-Struktur mit leitenden Schichten und isolierende Schichten, die abwechselnd aufeinander gestapelt sind, Säulenstrukturen, die durch die Gate-Struktur verlaufen, eine Schneideanordnung, die durch die Säulenstrukturen verläuft und jede der Säulenstrukturen in eine erste Säulenstruktur und eine zweite Säulenstruktur trennt, eine erste Schlitzstruktur, die durch die Gate-Struktur verläuft und sich in einer Richtung erstreckt, die die Schneideanordnung kreuzt, eine erste Verbindungsleitung, die sich in einer Richtung erstreckt, die die erste Schlitzstruktur kreuzt und mit den ersten Säulenstrukturen gekoppelt ist, und eine zweite Verbindungsleitung, die sich in einer Richtung erstreckt, die die erste Schlitzstruktur kreuzt, und mit den zweiten Säulenstrukturen gekoppelt ist.
  • Gemäß einer Ausführungsform kann ein Verfahren zum Herstellen eines Halbleiterbauelements umfassen ein Bilden einer Stapelstruktur, ein Bilden von Kanalstrukturen, die durch die Stapelstruktur verlaufen und in einer ersten Richtung angeordnet sind, ein Bilden einer Schneideanordnung, die durch die Kanalstrukturen verläuft und sich in die erste Richtung erstreckt, und ein Bilden einer ersten Schlitzstruktur, die durch die Stapelstruktur verläuft und sich in einer zweiten Richtung erstreckt, die die erste Richtung kreuzt.
  • Figurenliste
    • 1A bis 1D zeigen Diagramme, die die Anordnung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen;
    • 2A bis 2C zeigen Diagramme, die die Anordnung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen;
    • 3A bis 3C zeigen Diagramme, die die Anordnung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen;
    • 4A bis 4D zeigen Diagramme, die die Anordnung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen;
    • 5A und 5B, 6A und 6B, 7A bis 7C und FIG. 8A bis 8C zeigen Diagramme, die ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen;
    • 9A und 9B zeigen Diagramme, die ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen;
    • 10 zeigt ein Diagramm, das ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt;
    • 11 zeigt ein Diagramm, das ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt;
    • 12 zeigt ein Diagramm, das ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt;
    • 13 zeigt ein Diagramm, das ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt; und
    • 14 zeigt ein Diagramm, das ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Spezifische strukturelle oder funktionale Beschreibungen von Beispielen von Ausführungsformen gemäß Konzepten, die in dieser Beschreibung offenbart sind, werden nur dargestellt, um die Beispiele von Ausführungsformen gemäß den Konzepten zu beschreiben, und die Beispiele von Ausführungsformen gemäß den Konzepten können durch verschiedene Formen ausgeführt werden, wobei aber die Beschreibungen nicht auf die in dieser Beschreibung beschriebenen Beispiele von Ausführungsformen beschränkt sind.
  • 1A bis 1D zeigen Diagramme, die die Anordnung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen.
  • Unter Bezugnahme auf 1A bis 1C kann ein Halbleiterbauelement eine Gate-Struktur GST, Säulenstrukturen P, eine Schneideanordnung CS und eine erste Schlitzstruktur SLS1 umfassen. Das Halbleiterbauelement kann eine Basis bzw. ein Trägermaterial 10, eine zweite Schlitzstruktur SLS2, einen ersten Kontaktanschluss CT1, einen zweiten Kontaktanschluss CT2 oder eine Kombination davon umfassen.
  • Die Gate-Struktur GST kann leitende Schichten 11 und isolierende Schichten 12 umfassen, die abwechselnd aufeinander gestapelt sind. Jede der leitenden Schichten 11 kann eine Gate-Elektrode einer Speicherzelle oder eines Auswahltransistors sein. Die leitenden Schichten 11 können ein leitendes Material wie Polysilizium oder Metall (z.B. Wolfram, Molybdän) umfassen. Die isolierenden Schichten 12 können die gestapelten leitenden Schichten 11 voneinander isolieren. Die isolierenden Schichten 12 können ein isolierendes Material wie etwa Oxide, Nitride oder Luftspalte umfassen.
  • Die Gate-Struktur GST kann auf der Basis 10 angeordnet sein. Die Basis 10 kann ein Halbleitersubstrat oder eine Source-schicht sein. Das Halbleitersubstrat kann einen Source-Bereich umfassen, der mit Verunreinigungen dotiert ist. Die Source-Schicht kann ein leitendes Material wie Polysilizium oder Metall (z.B. Wolfram, Molybdän) umfassen.
  • Die Säulenstrukturen P können durch die Gate-Struktur GST verlaufen. Die Säulenstrukturen P können in einer ersten Richtung I und einer zweiten Richtung II, die die erste Richtung I kreuzt, angeordnet sein. Sich kreuzende Richtungen bedeuten, dass die Richtungen nicht parallel sind. Beispielsweise können die Richtungen im Wesentlichen senkrecht zueinander verlaufen. Gemäß einer Ausführungsform können die Säulenstrukturen P in einem Matrixformat angeordnet sein.
  • Jede der Säulenstrukturen P kann ein Paar aus einer ersten Säulenstruktur P1 und einer zweiten Säulenstruktur P2 umfassen. Jede der Säulenstrukturen P kann durch die Schneideanordnung CS in ein Paar aus der ersten Säulenstruktur P1 und der zweiten Säulenstruktur P2 geteilt werden. Das eine Paar aus der ersten Säulenstruktur P1 und der zweiten Säulenstruktur P2 kann in der zweiten Richtung II zueinander benachbart sein, wobei die Schneideanordnung CS dazwischen eingefügt ist, oder kann eine symmetrische Struktur in Bezug auf die Schneideanordnung CS aufweisen.
  • Gemäß einer Ausführungsform kann jede der Säulenstrukturen P eine Kanalstruktur sein, die Kanalschichten 13A und 13B umfasst. Die erste Säulenstruktur P1 kann eine erste Kanalstruktur sein und die zweite Säulenstruktur P2 kann eine zweite Kanalstruktur sein. Erste Speicherzellen oder Auswahltransistoren können an Schnittpunkten der ersten Säulenstruktur P1 und der leitenden Schichten 11 angeordnet sein. An Schnittpunkten der zweiten Säulenstruktur P2 und der leitenden Schichten 11 können zweite Speicherzellen oder Auswahltransistoren angeordnet sein. Die erste Speicherzelle und die zweite Speicherzelle, die in der zweiten Richtung II zueinander benachbart sind, wobei die Schneideanordnung CS dazwischen eingefügt ist, können unabhängig voneinander angesteuert werden.
  • Die erste Säulenstruktur P1 kann eine erste Kanalschicht 13A umfassen. Die erste Kanalschicht 13A kann sich auf einen Bereich beziehen, in dem ein Kanal einer Speicherzelle, eines Auswahltransistors und dergleichen gebildet ist. Die erste Kanalschicht 13A kann ein Halbleitermaterial wie Silizium oder Germanium umfassen. Die erste Säulenstruktur P1 kann ferner eine erste leitende Anschluss- bzw. Kontaktfläche (Pad) 14A umfassen. Die erste leitende Anschlussfläche 14A kann mit der ersten Kanalschicht 13A gekoppelt sein und ein leitendes Material umfassen. Die erste Säulenstruktur P1 kann einen ersten isolierenden Kern 15A umfassen. Der erste isolierende Kern 15A kann ein isolierendes Material wie etwa Oxide, Nitride und Luftspalte umfassen. Die erste Säulenstruktur P1 kann ferner eine Speicherschicht (nicht dargestellt) umfassen, die zwischen der ersten Kanalschicht 13A und den leitenden Schichten 11 angeordnet ist. Die Speicherschicht kann zumindest eine von einer Tunnelschicht, einer Datenspeicherschicht und einer Sperrschicht umfassen. Die Datenspeicherschicht kann ein schwebendes Gate bzw. Floating-Gate, ein Ladungsfangstellenmaterial, Polysilizium, ein Nitrid, ein Material mit variablem Widerstand, eine Nanostruktur oder eine Kombination davon umfassen.
  • Die zweite Säulenstruktur P2 kann eine ähnliche Anordnung wie die erste Säulenstruktur P1 aufweisen. Die zweite Säulenstruktur P2 kann die zweite Kanalschicht 13B umfassen. Die zweite Säulenstruktur P2 kann ferner eine zweite leitende Anschlussfläche 14B, einen zweiten isolierenden Kern 15B oder eine Kombination davon umfassen.
  • Gemäß einer Ausführungsform kann jede der Säulenstrukturen P eine Elektrodenstruktur sein, die eine Elektrodenschicht umfasst. Die erste Säulenstruktur P1 kann eine erste Elektrodenstruktur sein und die zweite Säulenstruktur P2 kann eine zweite Elektrodenstruktur sein. Die erste Elektrodenstruktur kann anstelle der ersten Kanalschicht 13A eine erste Elektrodenschicht umfassen. Die erste Elektrodenstruktur kann ferner eine erste leitende Anschlussfläche 14A, einen ersten isolierenden Kern 15A oder eine Kombination davon umfassen. Die erste Säulenstruktur P1 kann ferner eine Speicherschicht (nicht dargestellt) umfassen, die zwischen der ersten Elektrodenschicht und den leitenden Schichten 11 angeordnet ist. Die zweite Elektrodenstruktur kann anstelle der zweiten Kanalschicht 13B eine zweite Elektrodenschicht umfassen. Die zweite Elektrodenstruktur kann ferner die zweite leitende Anschlussfläche 14B, den zweiten isolierenden Kern 15B oder eine Kombination davon umfassen. Die zweite Säulenstruktur P2 kann ferner eine Speicherschicht (nicht dargestellt) umfassen, die zwischen der zweiten Elektrodenschicht und den leitenden Schichten 11 angeordnet ist.
  • Die Schneideanordnung CS kann durch die Säulenstrukturen P verlaufen und sich bis zu der Basis 10 erstrecken. Die Schneideanordnung CS kann durch die Gate-Struktur GST und die Säulenstrukturen P1 verlaufen und sich in der ersten Richtung I erstrecken. Die Schneideanordnung CS kann nacheinander durch die Säulenstrukturen P verlaufen. Die Schneideanordnung CS kann zumindest zwei der in der ersten Richtung I angeordneten Säulenstrukturen P kreuzen und kann jede Säulenstruktur P in ein Paar aus der ersten Säulenstruktur P1 und der zweiten Säulenstruktur P2 trennen. Die Schneideanordnung CS kann ein isolierendes Material wie etwa Oxide, Nitride und Luftspalte umfassen.
  • Zwischen einem Paar der ersten Schlitzstrukturen SLS1 können mehrere Schneideanordnungen CS angeordnet sein. Die Schneideanordnungen CS können in der ersten Richtung I und der zweiten Richtung II angeordnet sein. Gemäß einer Ausführungsform können die Schneideanordnungen CS in einem Matrixformat angeordnet sein.
  • Die erste Schlitzstruktur SLS1 kann durch die Gate-Struktur GST verlaufen. Die erste Schlitzstruktur SLS1 kann sich in einer Richtung erstrecken, die die Schneideanordnung CS kreuzt. Die erste Schlitzstruktur SLS1 kann sich in der zweiten Richtung II erstrecken. Gemäß einer Ausführungsform kann die erste Schlitzstruktur SLS1 senkrecht zu der Schneideanordnung CS angeordnet sein. Die erste Schlitzstruktur SLS1 kann ein isolierendes Material umfassen. Gemäß einer Ausführungsform kann die erste Schlitzstruktur SLS1 eine Kontaktstruktur, die elektrisch mit der Basis 10 gekoppelt ist, und einen isolierenden Abstandshalter (Spacer), der die Kontaktstruktur und die leitenden Schichten 11 voneinander isoliert, umfassen.
  • Die zweite Schlitzstruktur kann durch die Gate-Struktur in einer geringeren Tiefe verlaufen als die erste Schlitzstruktur oder die Schneideanordnung. Die zweite Schlitzstruktur SLS2 kann eine Tiefe aufweisen, die durch zumindest eine oberste leitende Schicht 11 verläuft. Gemäß einer Ausführungsform kann die zweite Schlitzstruktur SLS2 eine Tiefe aufweisen, so dass die zweite Schlitzstruktur SLS2 durch zumindest eine leitende Schicht 11 verläuft, die einer Auswahlleitung unter den leitenden Schichten 11 entspricht, und nicht durch die leitenden Schichten 11 verläuft, die Wortleitungen entsprechen.
  • Zumindest eine zweite Schlitzstruktur SLS2 kann zwischen einem Paar der ersten Schlitzstrukturen SLS1 angeordnet sein. Die zweite Schlitzstruktur SLS2 kann sich in einer Richtung erstrecken, die die Schneideanordnung CS kreuzt. Die zweite Schlitzstruktur SLS2 kann sich parallel zu der ersten Schlitzstruktur SLS1 erstrecken. Die zweite Schlitzstruktur SLS2 kann sich in der zweiten Richtung II erstrecken. Die Schneideanordnungen CS können beidseitig symmetrisch oder asymmetrisch in Bezug auf die zweite Schlitzstruktur SLS2 angeordnet sein. Die zweite Schlitzstruktur SLS2 kann zumindest eine Schneidstruktur CS kontaktieren. Die Säulenstrukturen P können zwischen der ersten Schlitzstruktur SLS1 und der zweiten Schlitzstruktur SLS2 angeordnet sein. Einige der Säulenstrukturen P können die zweite Schlitzstruktur SLS2 kontaktieren.
  • Unter Bezugnahme auf die 1A und 1D kann das Halbleiterbauelement ferner eine erste Verbindungsleitung IL1 und eine zweite Verbindungsleitung IL2 umfassen. Die erste Verbindungsleitung IL1 und die zweite Verbindungsleitung IL2 können sich in einer Richtung erstrecken, die die erste Schlitzstruktur SLS1 oder die zweite Schlitzstruktur SLS2 kreuzt. Die erste Verbindungsleitung IL1 und die zweite Verbindungsleitung IL2 können parallel zu der Schneideanordnung CS verlaufen und sich in der ersten Richtung I erstrecken.
  • Gemäß einer Ausführungsform kann die erste Anschlussfläche CT1 mit einer ersten Säulenstruktur P12 gekoppelt sein und die zweite Anschlussfläche CT2 kann mit der ersten Anschlussfläche CT1 gekoppelt sein. Gemäß einer Ausführungsform können die erste Anschlussfläche CT1 und die zweite Anschlussfläche CT2 auf verschiedenen Ebenen angeordnet sein, und eine obere Fläche bzw. Oberseite der ersten Anschlussfläche CT1 und eine untere Fläche bzw. Unterseite der zweiten Anschlussfläche CT2 können miteinander gekoppelt sein. Eine erste Verbindungsleitung IL11 kann durch die erste Anschlussfläche CT1 und die zweite Anschlussfläche CT2 mit einer ersten Säulenstruktur P12 gekoppelt sein. Eine erste Verbindungsleitung IL12 kann durch die erste Anschlussfläche CT1 und die zweite Anschlussfläche CT2 mit einer ersten Säulenstruktur P11 gekoppelt sein. Eine zweite Verbindungsleitung IL21 kann durch die erste Anschlussfläche CT1 und die zweite Anschlussfläche CT2 mit einer zweiten Säulenstruktur P22 gekoppelt sein. Eine zweite Verbindungsleitung IL22 kann durch die erste Anschlussfläche CT1 und die zweite Anschlussfläche CT2 mit einer zweiten Säulenstruktur P21 gekoppelt sein.
  • Die Anzahl der ersten Schlitzstrukturen SLS1, der zweiten Schlitzstrukturen SLS2 und der Säulenstrukturen P, wie in den 1A und 1D gezeigt, können jedoch abweichen. Zum Beispiel kann die Anzahl von Säulenstrukturen P, die zwischen einem Paar der ersten Schlitzstrukturen SLS1 angeordnet sind, die Anzahl von Säulenstrukturen P, die zwischen der ersten Schlitzstruktur SLS1 und der zweiten Schlitzstruktur SLS2 angeordnet sind, die Anzahl von Schneideanordnungen CS, die zwischen einem Paar der ersten Schlitzstrukturen SLS1 angeordnet sind, und die Anzahl von Schneideanordnungen CS, die zwischen der ersten Schlitzstruktur SLS1 und der zweiten Schlitzstruktur SLS2 angeordnet sind, variieren.
  • Gemäß der oben beschriebenen Anordnung kann eine Säulenstruktur P unter Verwendung der Schneideanordnung CS in eine Vielzahl von Säulenstrukturen P1 und P2 getrennt werden. Demzufolge kann die Anzahl der mit einer Säulenstruktur P realisierten Speicherzellen erhöht werden. Demzufolge kann die Anzahl von Speicherzellen, die in der Gate-Struktur GST umfasst sind, erhöht werden, selbst wenn die Anzahl von gestapelten leitenden Schichten 11, die in der Gate-Struktur GST umfasst sind, nicht erhöht wird.
  • 2A bis 2C zeigen Diagramme, die die Anordnung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen. Nachfolgend werden der Kürze halber wiederholte Beschreibungen bestimmter Elemente, die oben beschrieben sind, weggelassen.
  • Unter Bezugnahme auf 2A bis 2C kann ein Halbleiterbauelement die Gate-Struktur GST, die Säulenstrukturen P, die Schneideanordnung CS und die erste Schlitzstruktur SLS1 umfassen. Das Halbleiterbauelement kann die Basis 10, die zweite Schlitzstruktur SLS2, die erste Anschlussfläche CT1, die zweite Anschlussfläche CT2 oder eine Kombination davon umfassen.
  • Die Säulenstrukturen P können in Bezug zueinander versetzt sein. Gemäß einer Ausführungsform können Mittelpunkte der in der ersten Richtung I zueinander benachbarten Säulenstrukturen P miteinander zusammenfallen bzw. übereinstimmen, während Mittelpunkte der in der zweiten Richtung II zueinander benachbarten Säulenstrukturen P gegeneinander versetzt sein können.
  • Die Schneideanordnungen CS können in Bezug zueinander versetzt sein. Gemäß einer Ausführungsform können Mittelpunkte der in der ersten Richtung I zueinander benachbarten Schneideanordnungen CS miteinander zusammenfallen bzw. übereinstimmen, während Mittelpunkte der in der zweiten Richtung II zueinander benachbarten Schneideanordnungen CS gegeneinander versetzt sein können.
  • Zwei oder mehr zweite Schlitzstrukturen SLS2 können zwischen einem Paar der ersten Schlitzstrukturen SLS1 angeordnet sein. 2A zeigt beispielsweise zwei zweite Schlitzstrukturen SLS2 zwischen einem Paar erster Schlitzstrukturen SLS1. Die Säulenstrukturen P können zwischen der ersten Schlitzstruktur SLS1 und der zweiten Schlitzstruktur SLS2 und zwischen den zweiten Schlitzstrukturen SLS2 angeordnet sein.
  • Die zweite Schlitzstruktur SLS2 kann einige der Schneideanordnungen CS an ihren beiden Seiten kontaktieren. Die zweite Schlitzstruktur SLS2 kann die Schneideanordnung CS an einer Seite davon kontaktieren und von der Schneideanordnung CS an der anderen Seite davon getrennt sein.
  • 3A bis 3C zeigen Diagramme, die die Anordnung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen. Nachfolgend werden der Kürze halber wiederholte Beschreibungen bestimmter Elemente, die oben beschrieben sind, weggelassen.
  • Unter Bezugnahme auf 3A und 3B kann ein Halbleiterbauelement die Gate-struktur GST, die Säulenstrukturen P, die Schneideanordnung CS und die erste Schlitzstruktur SLS1 umfassen. Das Halbleiterbauelement kann ferner die Basis 10, die zweite Schlitzstruktur SLS2 oder eine Kombination davon umfassen.
  • Die Schneideanordnung CS kann durch drei oder mehr Säulenstrukturen P verlaufen, die in der ersten Richtung I angeordnet sind. Die zweite Schlitzstruktur SLS2 kann eine Zickzackform aufweisen, wie beispielsweise eine Form, die nicht parallele Liniensegmente umfasst, die Ende-zu-Ende verbunden sind, oder eine Wellenform, wie beispielsweise eine Form, die Kurven umfasst, die Ende-zu-Ende verbunden sind. Eine Zickzackform ist beispielsweise in 3A abgebildet. Die zweite Schlitzstruktur SLS2 kann von den Schneideanordnungen CS an beiden Seiten davon getrennt sein.
  • Unter Bezugnahme auf 3C kann das Halbleiterbauelement ferner die erste Verbindungsleitung IL1 und die zweite Verbindungsleitung IL2 umfassen. Die erste Verbindungsleitung IL1 und die zweite Verbindungsleitung IL2 können sich in der ersten Richtung I erstrecken.
  • Gemäß einer Ausführungsform kann die erste Verbindungsleitung IL11 durch die erste Anschlussfläche CT1 und die zweite Anschlussfläche CT2 mit einer ersten Säulenstruktur P13 gekoppelt sein. Die erste Verbindungsleitung IL12 kann mit der ersten Säulenstruktur P12 durch die erste Anschlussfläche CT1 und die zweite Anschlussfläche CT2 gekoppelt sein. Eine erste Verbindungsleitung IL13 kann mit der ersten Säulenstruktur P11 durch die erste Anschlussfläche CT1 und die zweite Anschlussfläche CT2 gekoppelt sein. Die zweite Verbindungsleitung IL21 kann mit einer zweiten Säulenstruktur P23 gekoppelt sein. Die zweite Verbindungsleitung IL22 kann mit der zweiten Säulenstruktur P22 gekoppelt sein. Eine zweite Verbindungsleitung IL23 kann mit der zweiten Säulenstruktur P21 gekoppelt sein.
  • 4A bis 4D zeigen Diagramme, die die Anordnung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen. Nachfolgend werden der Kürze halber wiederholte Beschreibungen bestimmter Elemente, die oben beschrieben sind, weggelassen.
  • Unter Bezugnahme auf 4A bis 4C kann ein Halbleiterbauelement die Gate-Struktur GST, die Säulenstrukturen P, die Schneideanordnung CS und die erste Schlitzstruktur SLS1 umfassen. Das Halbleiterbauelement kann die Basis 10, die zweite Schlitzstruktur SLS2, die erste Anschlussfläche CT1, die zweite Anschlussfläche CT2 oder eine Kombination davon umfassen.
  • Jede der Säulenstrukturen P kann die erste Säulenstruktur P1 und die zweite Säulenstruktur P2 umfassen. Die erste Säulenstruktur P1 kann eine erste Nebensäulenstruktur P1A und eine zweite Nebensäulenstruktur P1B umfassen. Die zweite Säulenstruktur P2 kann eine erste Nebensäulenstruktur P2A und eine zweite Nebensäulenstruktur P2B umfassen.
  • Die zweiten Nebensäulenstrukturen P1B und P2B können zumindest eine oberste leitende Schicht unter den leitenden Schichten 11 umfassen. Die ersten Nebensäulenstrukturen P1A und P2A können durch die transparenten leitenden Schichten 11 unter den leitenden Schichten 11 verlaufen. Gemäß einer Ausführungsform können die ersten Nebensäulenstrukturen P1A und P2A einer Speicherzelle oder einem Source-Auswahltransistor entsprechen, und die zweiten Nebensäulenstrukturen P1B und P2B können einem Drain-Auswahltransistor entsprechen.
  • Die erste Nebensäulenstruktur P1A kann die erste Kanalschicht 13A, die erste leitende Anschlussfläche 14A, den ersten isolierenden Kern 15A oder eine Kombination davon umfassen. Die zweite Nebensäulenstruktur P1B kann eine erste Kanalschicht 23A, eine erste leitende Anschlussfläche 24A, einen ersten isolierenden Kern 25A oder eine Kombination davon umfassen. Die erste Nebensäulenstruktur P2A kann die zweite Kanalschicht 13B, die zweite leitende Anschlussfläche 14B, den zweiten isolierenden Kern 15B oder eine Kombination davon umfassen. Die zweite Nebensäulenstruktur P2B kann eine zweite Kanalschicht 23B, eine zweite leitende Anschlussfläche 24B, einen zweiten isolierenden Kern 25B oder eine davon umfassen. Eine erste Elektrodenschicht und eine zweite Elektrodenschicht können die erste Kanalschicht 13A oder 23A und die zweite Kanalschicht 13B oder 23B ersetzen.
  • Unter Bezugnahme auf 4D kann das Halbleiterbauelement ferner die erste Verbindungsleitung IL1 und die zweite Verbindungsleitung IL2 umfassen. Die erste Verbindungsleitung IL1 und die zweite Verbindungsleitung IL2 können sich in der ersten Richtung I erstrecken.
  • Gemäß einer Ausführungsform kann die erste Säulenstruktur P11 eine erste Nebensäulenstruktur P11A und eine zweite Nebensäulenstruktur P11B umfassen. Die erste Säulenstruktur P12 kann eine erste Nebensäulenstruktur P12A und eine zweite Nebensäulenstruktur P12B umfassen. Die erste Säulenstruktur P13 kann eine erste Nebensäulenstruktur P13A und eine zweite Nebensäulenstruktur P13B umfassen. Eine erste Säulenstruktur P14 kann eine erste Nebensäulenstruktur P14A und eine zweite Nebensäulenstruktur P14B umfassen. Die erste Anschlussfläche CT1 kann mit den zweiten Nebensäulenstrukturen P11B bis P14B der ersten Säulenstrukturen P11 bis P14 gekoppelt sein. Die zweite Anschlussfläche CT2 kann mit der ersten Anschlussfläche CT1 gekoppelt sein.
  • Die zweite Säulenstruktur P21 kann eine erste Nebensäulenstruktur P21A und eine zweite Nebensäulenstruktur P21B umfassen. Die zweite Säulenstruktur P22 kann eine erste Nebensäulenstruktur P22A und eine zweite Nebensäulenstruktur P22B umfassen. Die zweite Säulenstruktur P23 kann eine erste Nebensäulenstruktur P23A und eine zweite Nebensäulenstruktur P23B umfassen. Eine zweite Säulenstruktur P24 kann eine erste Nebensäulenstruktur P24A und eine zweite Nebensäulenstruktur P24B umfassen. Die erste Anschlussfläche CT1 kann mit den zweiten Nebensäulenstrukturen P21B bis P24B der zweiten Säulenstrukturen P21 bis P24 gekoppelt sein. Die zweite Anschlussfläche CT2 kann mit der ersten Anschlussfläche CT1 gekoppelt sein. Die erste Verbindungsleitung IL11 kann mit der ersten Säulenstruktur P12 und der ersten Säulenstruktur P14 durch die ersten Anschlussflächen CT1 und die zweiten Anschlussflächen CT2 gekoppelt sein. Die erste Verbindungsleitung IL12 kann mit der ersten Säulenstruktur P11 und der ersten Säulenstruktur P13 durch die ersten Anschlussflächen CT1 und die zweiten Anschlussflächen CT2 gekoppelt sein. Die zweite Verbindungsleitung IL21 kann mit der zweiten Säulenstruktur P22 und der zweiten Säulenstruktur P24 durch die ersten Anschlussflächen CT1 und die zweiten Anschlussflächen CT2 gekoppelt sein. Die zweite Verbindungsleitung IL22 kann mit der zweiten Säulenstruktur P21 und der zweiten Säulenstruktur P23 durch die ersten Anschlussflächen CT1 und die zweiten Anschlussflächen CT2 gekoppelt sein.
  • 5A und 5B, 6A und 6B, 7A bis 7C und FIG. 8A bis 8C zeigen Diagramme, die ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen.
  • Unter Bezugnahme auf 5A und 5B kann eine Stapelstruktur ST auf einer Basis 50 gebildet werden. Die Basis 50 kann ein Halbleitersubstrat, eine Source-Struktur oder dergleichen sein. Das Halbleitersubstrat kann einen mit Verunreinigungen dotierten Source-Bereich umfassen. Die Source-Struktur kann eine Source-Schicht umfassen, die ein leitendes Material wie Polysilizium oder Metall (z.B. Wolfram, Molybdän) umfasst. Alternativ kann der Source-Bereich jedoch eine Opferschicht umfassen, die während nachfolgender Prozesse durch eine Source-Schicht ersetzt wird.
  • Die Stapelstruktur ST kann gebildet werden, indem abwechselnd erste Materialschichten 51 und zweite Materialschichten 52 gebildet werden. Die ersten Materialschichten 51 können ein Material mit einer hohen Ätzselektivität in Bezug auf die zweiten Materialschichten 52 umfassen. Beispielsweise können die ersten Materialschichten 51 ein Opfermaterial wie etwa ein Nitrid umfassen, und die zweiten Materialschichten 52 können ein isolierendes Material wie etwa ein Oxid umfassen. In einem weiteren Beispiel können die ersten Materialschichten 51 ein leitendes Material wie etwa Polysilizium, Wolfram oder Molybdän umfassen, und die zweiten Materialschichten 52 können ein isolierendes Material wie etwa ein Oxid umfassen.
  • Anschließend können die Säulenstrukturen P durch die gestapelte Struktur ST gebildet werden. Die Säulenstrukturen P können in der ersten Richtung I und der die erste Richtung kreuzenden zweiten Richtung II angeordnet sein. Die in der ersten Richtung I zueinander benachbarten Säulenstrukturen P können derart angeordnet sein, dass ihre Mittelpunkte miteinander zusammenfallen. Andererseits können die in der zweiten Richtung II zueinander benachbarten Säulenstrukturen P derart angeordnet sein, dass ihre Mittelpunkte voneinander versetzt sein können.
  • In der durch die erste Richtung I und die zweite Richtung II definierten Ebene kann die Säulenstruktur P verschiedene Formen aufweisen, wie beispielsweise einen Kreis, eine Ellipse und ein Polygon. Ein ebener Querschnitt der Säulenstruktur P kann eine erste Breite W1 in der ersten Richtung I und eine zweite Breite W2 in der zweiten Richtung II aufweisen. Die erste Breite W1 und die zweite Breite W2 können gleich oder voneinander verschieden sein. Unter Berücksichtigung der Breite einer während nachfolgender Prozesse zu bildenden Schneideanordnung kann die zweite Breite W2 größer als die erste Breite W1 sein.
  • Jede der Säulenstrukturen P kann eine Kanalschicht 53 umfassen. Gemäß einer Ausführungsform kann, nachdem eine Öffnung durch die Stapelstruktur ST gebildet wurde, die Kanalschicht 53 in der Öffnung gebildet werden. Eine Speicherschicht kann gebildet werden, bevor die Kanalschicht 53 gebildet wird. Nachdem ein isolierender Kern 55 gebildet wurde, kann eine leitende Anschlussfläche 54 gebildet werden. Jede der Säulenstrukturen P kann anstelle der Kanalschicht 53 eine Elektrodenschicht umfassen. Der isolierende Kern 55 oder die leitende Anschlussfläche 54 können weggelassen werden.
  • Unter Bezugnahme auf 6A und 6B können Schneideanordnungen 56 gebildet werden. Jede der Schneideanordnungen 56 kann durch zumindest zwei Säulenstrukturen P verlaufen und sich in der ersten Richtung I erstrecken. Jede der Säulenstrukturen P kann in die erste Säulenstruktur P1 und die zweite Säulenstruktur P2 getrennt werden.
  • Die erste Säulenstruktur P1 kann eine erste Kanalstruktur sein und die zweite Säulenstruktur P2 kann eine zweite Kanalstruktur sein. Die erste Säulenstruktur P1 kann eine erste Kanalschicht 53A, eine erste leitendes Anschlussfläche 54A und einen ersten isolierenden Kern 55A umfassen. Die zweite Säulenstruktur P2 kann eine zweite Kanalschicht 53B, eine zweite leitende Anschlussfläche 54B und einen zweiten isolierenden Kern 55B umfassen. Alternativ kann jedoch die erste Säulenstruktur P1 eine erste Elektrodenstruktur sein und die zweite Säulenstruktur P2 kann eine zweite Elektrodenstruktur sein. Die erste Elektrodenstruktur kann anstelle der zweiten Kanalschicht 53A eine erste Elektrodenschicht umfassen. Die zweite Elektrodenstruktur kann anstelle der zweiten Kanalschicht 53B eine zweite Elektrodenschicht umfassen.
  • Gemäß einer Ausführungsform können Gräben T gebildet werden, die durch die Stapelstruktur ST und die Säulenstrukturen P verlaufen. Die Gräben T können sich in die Tiefe erstrecken, um vollständig durch die Säulenstrukturen P zu verlaufen und die Basis 50 zu erreichen. Die Gräben T können sich in der ersten Richtung I erstrecken und zumindest durch zwei Säulenstrukturen P verlaufen. Anschließend können die Schneideanordnungen 56 in den Gräben T gebildet werden. Die Schneideanordnungen 56 können vorgesehen sein, um die erste Säulenstruktur P1 und die zweite Säulenstruktur P2 voneinander zu isolieren, und können ein isolierendes Material umfassen.
  • Unter Bezugnahme auf 7A bis 7C kann ein erster Schlitz SL1 durch die Stapelstruktur ST gebildet werden. Der erste Schlitz SL1 kann sich in einer Richtung erstrecken, die die Schneideanordnung 56 kreuzt. Der erste Schlitz SL1 kann sich in der zweiten Richtung II erstrecken und der erste Schlitz SL1 kann von den Schneideanordnungen 56 beabstandet sein. Der erste Schlitz SL1 kann eine Tiefe aufweisen, um die ersten Materialschichten 51 freizulegen, und sich bis zur Basis 50 erstrecken.
  • Anschließend können die ersten Materialschichten 51 durch dritte Materialschichten 57 ersetzt werden. Wenn zum Beispiel die ersten Materialschichten 51 Opferschichten sind und die zweiten Materialschichten 52 isolierende Schichten sind, können die ersten Materialschichten 51 durch leitende Schichten ersetzt werden. Nachdem die ersten Materialschichten 51 selektiv geätzt wurden, können die dritten Materialschichten 57 in Bereichen gebildet werden, von denen die ersten Materialschichten 51 geätzt werden. Jedoch kann eine Speicherschicht gebildet werden, bevor die dritten Materialschichten 57 gebildet werden. Wenn in einem anderen Beispiel die ersten Materialschichten 51 leitende Schichten sind und die zweiten Materialschichten 52 isolierende Schichten sind, können die ersten Materialschichten 51 silizidiert werden. Als Ergebnis kann die Gate-Struktur GST gebildet werden, in der die dritten Materialschichten 57 und die zweiten Materialschichten 52 abwechselnd miteinander gestapelt sind. Anschließend kann eine erste Schlitzstruktur 58 in dem ersten Schlitz SL1 gebildet werden.
  • Unter Bezugnahme auf 8A bis 8C kann ein zweiter Schlitz SL2 durch die Gate-Struktur GST gebildet werden. Die zweite Schlitzstruktur SLS2 kann durch die Gate-Struktur GST in einer geringeren Tiefe verlaufen als die erste Schlitzstruktur 58 oder die Schneideanordnung 56. Der zweite Schlitz SL2 kann sich in einer Richtung erstrecken, die die Schneideanordnungen 56 kreuzt, und kann sich in der zweiten Richtung II erstrecken. In der durch die erste Richtung I und die zweite Richtung II definierten Ebene kann der zweite Schlitz SL2 eine lineare Form, eine Zickzackform, eine Wellenform oder dergleichen aufweisen.
  • Der zweite Schlitz SL2 kann zwischen den Säulenstrukturen P gebildet sein. Wenn der zweite Schlitz SL2 gebildet wird, kann die Schneideanordnung 56 oder die Säulenstruktur P zusammen mit der Stapelstruktur ST geätzt werden. Demzufolge kann die Schneideanordnung 56 oder die Säulenstruktur P durch den zweiten Schlitz SL2 freigelegt werden. Der zweite Schlitz SL2 kann derart gebildet sein, dass er die Schneideanordnung 56 kreuzt. Eine Schneideanordnung 56 kann durch den zweiten Schlitz SL2 in eine Vielzahl von Muster getrennt werden.
  • Anschließend kann eine zweite Schlitzstruktur 59 in dem zweiten Schlitz SL2 gebildet werden. Die zweite Schlitzstruktur 59 kann ein Isoliermaterial umfassen. Zumindest eine oberste dritte Materialschicht 57 kann durch die zweite Schlitzstruktur 59 in eine Vielzahl von Mustern getrennt werden. Die zweite Schlitzstruktur 59 kann eine benachbarte Schneideanordnung 56 oder Säulenstruktur P kontaktieren.
  • Obwohl es in den Zeichnungen nicht gezeigt ist, können Verbindungsleitungen, die mit den Säulenstrukturen P gekoppelt sind, gebildet werden. Gemäß einer Ausführungsform kann zumindest eine erste Bitleitung gebildet werden, die sich in der ersten Richtung I erstreckt und mit den ersten Säulenstrukturen P1 gekoppelt ist, und es kann zumindest eine zweite Bitleitung, die sich in der ersten Richtung I erstreckt und mit den zweiten Säulenstrukturen P2 gekoppelt ist, gebildet werden.
  • Gemäß dem oben beschriebenen Herstellungsverfahren kann eine Säulenstruktur P unter Verwendung der Schneideanordnung 56 in die Vielzahl von Säulenstrukturen P1 und P2 getrennt werden. Daher kann die Anzahl der mit einer Säulenstruktur P realisierten Speicherzellen erhöht werden. Darüber hinaus können durch Bilden des zweiten Schlitzes SL2 in einer Richtung, die die Schneideanordnung 56 kreuzt, die Prozesse zum Ersetzen der ersten Materialschichten 51 durch die dritten Materialschichten 57 verbessert werden.
  • 9A und 9B zeigen Diagramme, die ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen.
  • 9A und 9B zeigen Diagramme zum Visualisieren des Einflusses der Anordnungen der Schneideanordnungen 56 und 56' und des ersten Schlitzes SL1 während der Prozesse eines Ersetzens der ersten Materialschichten 51 durch die dritten Materialschichten 57. Um die ersten Materialschichten 51 durch die dritten Materialschichten 57 zu ersetzen, nachdem die ersten Materialschichten 51 selektiv geätzt wurden, können die dritten Materialschichten 57 auf Bereichen abgeschieden werden, von denen die ersten Materialschichten 51 geätzt wurden. Ein Ätzprozess der ersten Materialschichten 51 kann unter Verwendung einer Chemikalie wie etwa eines Ätzmittels durchgeführt werden. Eine Chemikalie kann zwischen die Säulenstrukturen P und die Schneideanordnungen 56 und 56' (wie durch Pfeile angezeigt) eingeführt werden, um die ersten Materialschichten 51 selektiv zu ätzen.
  • Unter Bezugnahme auf 9A können die ersten Schlitze SL1 parallel zu den Schneideanordnungen 56' gebildet werden. Ein Fließweg der Chemikalie kann durch die sich in der zweiten Richtung II erstreckenden Schneideanordnungen 56' eingeschränkt werden. Demzufolge kann verhindert werden, dass die Chemikalie zwischen den in der ersten Richtung I benachbarten Schneideanordnungen 56' fließt, und ein Bereich R der ersten Materialschichten kann verbleiben, ohne geätzt zu werden.
  • Unter Bezugnahme auf 9B können die ersten Schlitze SL1 derart gebildet sein, dass sie die Schneideanordnungen 56 kreuzen. Gemäß einer Ausführungsform können die ersten Schlitze SL1 derart gebildet sein, dass sie senkrecht zu den Schneideanordnungen 56 verlaufen. Da sich die Schneideanordnungen 56 in der ersten Richtung I erstrecken, kann der Fließweg der Chemikalie möglicherweise nicht oder weniger eingeschränkt sein. Demzufolge kann die Chemikalie ausreichend zwischen die Schneideanordnungen 56 und zwischen die Säulenstrukturen P eingeführt werden. Als Ergebnis kann ein Bereich, in dem die ersten Materialschichten 51 verbleiben, ohne geätzt zu werden, reduziert werden.
  • 10 zeigt ein Diagramm, das ein Speichersystem 1000 gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
  • Unter Bezugnahme auf 10 kann das Speichersystem 1000 eine Speichervorrichtung 1200, die eingerichtet ist, um Daten zu speichern, und eine Steuerung (Controller) 1100, die eingerichtet ist, um Kommunikationen zwischen der Speichervorrichtung 1200 und einem Host 2000 durchzuführen, umfassen.
  • Der Host 2000 kann eine Vorrichtung oder ein System sein, die bzw. das eingerichtet ist, um Daten in dem Speichersystem 1000 zu speichern oder Daten aus dem Speichersystem 1000 abzurufen. Der Host 2000 kann Anforderungen für verschiedene Operationen bzw. Vorgänge erzeugen und die erzeugten Anforderungen an das Speichersystem 1000 ausgeben. Die Anforderungen können eine Programmanforderung für eine Programmieroperation, eine Leseanforderung für eine Leseoperation und eine Löschanforderung für eine Löschoperation umfassen. Der Host 2000 kann mit dem Speichersystem 1000 unter Verwendung zumindest eines Schnittstellenprotokolls aus beispielsweise Peripheral Component Interconnect-Express (PCI-E), Advanced Technology Attachment (ATA), Serial ATA (SATA), Parallel ATA (PATA), Serial Attached SCSI (SAS) oder Non-Volatile Memory Express (NVMe), einen Universal Serial Bus (USB), eine Multi-Media Card (MMC), eine Enhanced Small Disk Interface (ESDI) und Integrated Drive Electronics (IDE) kommunizieren.
  • Der Host 2000 kann zumindest eines von einem Computer, einer tragbaren digitalen Vorrichtung, einem Tablet, einer Digitalkamera, einem digitalen Audioplayer, einem Fernseher, einer drahtlosen Kommunikationsvorrichtung oder einem Mobiltelefon umfassen. Ausführungsformen der offenbarten Technologie sind jedoch nicht darauf beschränkt.
  • Die Steuerung 1100 kann einen Gesamtbetrieb des Speichersystems 1000 steuern. Die Steuerung 1100 kann die Speichervorrichtung 1200 als Antwort auf die Anforderungen des Hosts 2000 steuern. Die Steuerung 1100 kann die Speichervorrichtung 1200 steuern, um auf Anforderung des Hosts 2000 einen Programmiervorgang, einen Lesevorgang und einen Löschvorgang durchzuführen. Alternativ kann die Steuerung 1100 eine Hintergrundoperation zur Leistungsverbesserung des Speichersystems 1000 in Abwesenheit der Anforderung von dem Host 2000 durchführen
  • Um die Operationen der Speichervorrichtung 1200 zu steuern, kann die Steuerung 1100 ein Steuersignal und ein Datensignal an die Speichervorrichtung 1200 übertragen. Das Steuersignal und das Datensignal können an die Speichervorrichtung 1200 durch unterschiedliche Eingangs-/Ausgangsleitungen übertragen werden. Das Datensignal kann einen Befehl, eine Adresse oder Daten umfassen. Das Steuersignal kann verwendet werden, um Perioden zu unterscheiden, in denen das Datensignal eingegeben wird.
  • Die Speichervorrichtung 1200 kann eine Programmieroperation, eine Leseoperation und eine Löschoperation als Antwort auf die Steuerung der Steuerung 1100 durchführen. Die Speichervorrichtung 1200 kann einen flüchtigen Speicher umfassen, der Daten verliert, wenn eine Stromversorgung blockiert ist, oder einen nichtflüchtigen Speicher, der Daten in Abwesenheit von zugeführtem Strom behält. Die Speichervorrichtung 1200 kann ein Halbleiterbauelement sein, das die Struktur bzw. Anordnung aufweist, wie sie oben unter Bezugnahme auf 1A bis 1D, 2A bis 2C, 3A bis 3C und 4A bis 4D beschrieben ist. Die Speichervorrichtung 1200 kann ein Halbleiterbauelement sein, das durch das Verfahren hergestellt wird, wie es oben unter Bezugnahme auf 5A und 5B, 6A und 6B, 7A bis 7C und 8A bis 8C beschrieben ist. Gemäß einer Ausführungsform kann ein Halbleiterbauelement umfassen eine Gate-Struktur, die abwechselnd miteinander gestapelte leitende Schichten und isolierende Schichten aufweist, Kanalstrukturen, die durch die Gate-Struktur verlaufen und in einer ersten Richtung angeordnet sind, eine Schneideanordnung, die sich in der ersten Richtung erstreckt und nacheinander durch die Kanalstrukturen verläuft, und eine erste Schlitzstruktur, die durch die Gate-Struktur verläuft und sich in einer zweiten Richtung erstreckt, die die erste Richtung kreuzt.
  • 11 zeigt ein Diagramm, das ein Speichersystem 30000 gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
  • Unter Bezugnahme auf 11 kann das Speichersystem 30000 in ein Mobiltelefon, ein Smartphone, ein Tablet, einen persönlichen digitalen Assistenten (PDA) oder eine drahtlose Kommunikationsvorrichtung integriert sein. Das Speichersystem 30000 kann umfassen eine Speichervorrichtung 2200 und eine Steuerung 210, die die Operationen bzw. Vorgänge der Speichervorrichtung 2200 steuert.
  • Die Steuerung 2100 kann eine Datenzugriffsoperation der Speichervorrichtung 2200, zum Beispiel eine Programmieroperation, eine Löschoperation oder eine Leseoperation der Speichervorrichtung 2200 als Antwort auf eine Steuerung eines Prozessors 3100 steuern.
  • Die in die Speichervorrichtung 2200 programmierten Daten können über eine Anzeige 3200 als Antwort auf eine Steuerung der Steuerung 2100 ausgegeben werden.
  • Ein Funk-Sendeempfänger 3300 kann Funksignale über eine Antenne ANT austauschen. Zum Beispiel kann der Funk-Sendeempfänger 3300 das über die Antenne ANT empfangene Funksignal in ein Signal ändern, das von dem Prozessor 3100 verarbeitet werden kann. Demzufolge kann der Prozessor 3100 das von dem Funk-Sendeempfänger 3300 ausgegebene Signal verarbeiten und das verarbeitete Signal an die Steuerung 2100 oder die Anzeige 3200 übertragen. Die Steuerung 2100 kann das vom Prozessor 3100 verarbeitete Signal an die Speichervorrichtung 2200 übertragen. Darüber hinaus kann der Funk-Sendeempfänger 3300 ein von dem Prozessor 3100 ausgegebenes Signal in ein Funksignal ändern und das Funksignal über die Antenne ANT an eine externe Vorrichtung ausgeben. Ein Steuersignal zum Steuern der Operationen des Hosts oder Daten, die durch den Prozessor 3100 verarbeitet werden sollen, können durch eine Eingabevorrichtung 3400 eingegeben werden, und die Eingabevorrichtung 3400 kann eine Zeigevorrichtung wie etwa ein Touchpad und eine Computermaus, ein Tastenfeld oder eine Tastatur umfassen. Der Prozessor 3100 kann die Operationen der Anzeige 3200 derart steuern, dass von der Steuerung 2100 ausgegebene Daten, von dem Funk-Sendeempfänger 3300 ausgegebene Daten oder von der Eingabevorrichtung 3400 ausgegebene Daten über die Anzeige 3200 ausgegeben werden können.
  • Gemäß einer Ausführungsform kann die Steuerung 2100, die in der Lage ist, einen Betrieb der Speichervorrichtung 2200 zu steuern, als ein Teil des Prozessors 3100 oder als ein von dem Prozessor 3100 getrennter Chip realisiert sein.
  • 12 zeigt ein Diagramm, das ein Speichersystem 40000 gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
  • Unter Bezugnahme auf 12 kann das Speichersystem 40000 in einen Personal Computer (PC), einen Tablet-PC, ein Netbook, einen E-Reader, einen persönlichen digitalen Assistenten (PDA), einen tragbarer Multimedia-Player (PMP), einen MP3-Player oder einen MP4-Player integriert sein.
  • Das Speichersystem 40000 kann die Speichervorrichtung 2200 und eine Steuerung 2100, die die Datenverarbeitungsoperation der Speichervorrichtung 2200 steuern, umfassen.
  • Ein Prozessor 4100 kann Daten, die in der Speichervorrichtung 2200 gespeichert werden, über eine Anzeige 4300 gemäß durch eine Eingabevorrichtung 4200 eingegebenen Daten ausgeben. Beispiele der Eingabevorrichtung 4200 können eine Zeigevorrichtung wie etwa ein Touchpad oder eine Computermaus, ein Tastenfeld oder eine Tastatur umfassen.
  • Der Prozessor 4100 kann einen Gesamtbetrieb des Speichersystems 40000 steuern und einen Betrieb der Steuerung 2100 steuern. Gemäß einer Ausführungsform kann die Steuerung 2100, die in der Lage ist, den Betrieb der Speichervorrichtung 2200 zu steuern, als ein Teil des Prozessors 4100 oder als ein von dem Prozessor 4100 getrennter Chip realisiert sein.
  • 13 zeigt ein Blockdiagramm, das ein Speichersystem 50000 gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
  • Unter Bezugnahme auf 13 kann das Speichersystem 50000 in einen Bildprozessor, beispielsweise eine Digitalkamera, ein Mobiltelefon mit einer daran angebrachten Digitalkamera, ein Smartphone mit einer daran angebrachten Digitalkamera oder ein Tablet-PC mit einer daran angebrachten Digitalkamera, integriert sein.
  • Das Speichersystem 50000 kann umfassen die Speichervorrichtung 2200 und die Steuerung 2100, die eine Datenverarbeitungsoperation der Speichervorrichtung 2200, zum Beispiel eine Programmieroperation, eine Löschoperation oder eine Leseoperation steuert.
  • Ein Bildsensor 5200 des Speichersystems 50000 kann ein optisches Bild in digitale Signale umwandeln. Die umgewandelten digitalen Signale können an einen Prozessor 5100 oder die Steuerung 2100 übertragen werden. Als Antwort auf eine Steuerung des Prozessors 5100 können die umgewandelten digitalen Signale über eine Anzeige 5300 ausgegeben oder durch die Steuerung 2100 in der Speichervorrichtung 2200 gespeichert werden. Darüber hinaus können Daten, die in der Speichervorrichtung 2200 gespeichert werden, über die Anzeige 5300 als Antwort auf eine Steuerung des Prozessors 5100 oder der Steuerung 2100 ausgegeben werden.
  • Gemäß einer Ausführungsform kann die Steuerung 2100, die in der Lage ist, den Betrieb der Speichervorrichtung 2200 zu steuern, als ein Teil des Prozessors 5100 oder als ein von dem Prozessor 5100 getrennter Chip gebildet sein.
  • 14 zeigt ein Diagramm, das ein Speichersystem 70000 gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
  • Unter Bezugnahme auf 14 kann das Speichersystem 70000 eine Speicherkarte oder eine Smartcard umfassen. Das Speichersystem 70000 kann die Speichervorrichtung 2200, die Steuerung 2100 und eine Kartenschnittstelle 7100 umfassen.
  • Die Steuerung 2100 kann den Datenaustausch zwischen der Speichervorrichtung 2200 und der Kartenschnittstelle 7100 steuern. Gemäß einer Ausführungsform kann die Kartenschnittstelle 7100 in nicht einschränkender Weise eine Schnittstelle für eine sichere digitale (Secure Digital - SD) Karte oder eine Schnittstelle für eine Multimediakarte (Multi Media Card - MMC) sein.
  • Die Kartenschnittstelle 7100 kann einen Datenaustausch zwischen einem Host 60000 und der Steuerung 2100 gemäß einem Protokoll des Hosts 60000 über eine Schnittstelle verbinden. Gemäß einer Ausführungsform kann die Kartenschnittstelle 7100 ein USB- (Universal Serial Bus) Protokoll und ein IC- (Inter-Chip) USB-Protokoll unterstützen. Die Kartenschnittstelle 7100 kann sich auf Hardware beziehen, die in der Lage ist, ein Protokoll zu unterstützen, das von dem Host verwendet wird, Software, die in der Hardware installiert ist, oder ein Signalübertragungsverfahren.
  • Wenn das Speichersystem 70000 mit einer HostSchnittstelle 6200 des Hosts 60000 wie einem PC, einem Tablet-PC, einer Digitalkamera, einem digitalen Audioplayer, einem Mobiltelefon, einer Konsolen-Videospielhardware oder einer digitalen Set-Top-Box verbunden ist, kann die Hostschnittstelle 6200 eine Datenkommunikation mit der Speichervorrichtung 2200 über die Kartenschnittstelle 7100 und die Steuerung 2100 als Antwort auf eine Steuerung eines Mikroprozessors 6100 durchführen.
  • Durch dreidimensionales Stapeln von Speicherzellen kann die Integrationsdichte einer Halbleiterbauelements verbessert werden. Darüber hinaus kann ein Halbleiterbauelement mit stabilisierter Struktur und verbesserter Zuverlässigkeit bereitgestellt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • KR 1020210053233 [0001]

Claims (15)

  1. Halbleiterbauelement, aufweisend: eine Gate-Struktur mit leitenden Schichten und isolierenden Schichten, die abwechselnd aufeinander gestapelt sind; Kanalstrukturen, die durch die Gate-Struktur verlaufen und in einer ersten Richtung angeordnet sind; eine Schneideanordnung, die sich in der ersten Richtung erstreckt und durch die Kanalstrukturen verläuft; und eine erste Schlitzstruktur, die durch die Gate-Struktur verläuft und sich in einer zweiten Richtung erstreckt, die die erste Richtung kreuzt.
  2. Halbleiterbauelement nach Anspruch 1, wobei jede der Kanalstrukturen durch die Schneideanordnung in eine erste Kanalstruktur und eine zweite Kanalstruktur getrennt ist.
  3. Halbleiterbauelement nach Anspruch 2, ferner aufweisend: zumindest eine erste Bitleitung, die sich in der ersten Richtung erstreckt und mit den ersten Kanalstrukturen gekoppelt ist; und zumindest eine zweite Bitleitung, die sich in der ersten Richtung erstreckt und mit den zweiten Kanalstrukturen gekoppelt ist.
  4. Halbleiterbauelement nach Anspruch 1, ferner aufweisend eine zweite Schlitzstruktur, die in die Gate-Struktur mit einer geringeren Tiefe als sowohl die erste Schlitzstruktur als auch die Schneideanordnung eindringt, wobei sich die zweite Schlitzstruktur in der zweiten Richtung erstreckt.
  5. Halbleiterbauelement nach Anspruch 4, wobei die Schneideanordnung und die zweite Schlitzstruktur einander kontaktieren.
  6. Halbleiterbauelement nach Anspruch 1, wobei die Schneideanordnung ein isolierendes Material umfasst.
  7. Halbleiterbauelement, aufweisend: eine Gate-Struktur mit leitenden Schichten und isolierenden Schichten, die abwechselnd aufeinander gestapelt sind; Säulenstrukturen, die durch die Gate-Struktur verlaufen; eine Schneideanordnung, die durch die Säulenstrukturen verläuft und jede der Säulenstrukturen in eine erste Säulenstruktur und eine zweite Säulenstruktur trennt; eine erste Schlitzstruktur, die durch die Gate-Struktur verläuft und sich in einer Richtung erstreckt, die die Schneideanordnung kreuzt; eine erste Verbindungsleitung, die sich in einer Richtung erstreckt, die die erste Schlitzstruktur kreuzt, wobei die erste Verbindungsleitung mit den ersten Säulenstrukturen gekoppelt ist; und eine zweite Verbindungsleitung, die sich in der Richtung erstreckt, die die erste Schlitzstruktur kreuzt, wobei die zweite Verbindungsleitung mit den zweiten Säulenstrukturen gekoppelt ist.
  8. Halbleiterbauelement nach Anspruch 7, ferner aufweisend: erste Kontaktanschlüsse, die jeweils mit den ersten Säulenstrukturen gekoppelt sind, wobei die ersten Kontaktanschlüsse die ersten Säulenstrukturen mit der ersten Verbindungsleitung koppeln; und zweite Kontaktanschlüsse, die jeweils mit den zweiten Säulenstrukturen gekoppelt sind, wobei die zweiten Kontaktanschlüsse die zweiten Säulenstrukturen mit der zweiten Verbindungsleitung koppeln.
  9. Verfahren zum Herstellen eines Halbleiterbauelements, das Verfahren aufweisend: Bilden einer Stapelstruktur; Bilden von Kanalstrukturen, die durch die Stapelstruktur verlaufen und in einer ersten Richtung angeordnet sind; Bilden einer Schneideanordnung, die durch die Kanalstrukturen verläuft und sich in die erste Richtung erstreckt; und Bilden einer ersten Schlitzstruktur, die durch die Stapelstruktur verläuft und sich in einer zweiten Richtung erstreckt, die die erste Richtung kreuzt.
  10. Verfahren nach Anspruch 9, wobei das Bilden der Schneideanordnung ein Ätzen der Kanalstrukturen aufweist, so dass jede der Kanalstrukturen in eine erste Kanalstruktur und eine zweite Kanalstruktur getrennt wird.
  11. Verfahren nach Anspruch 10, ferner aufweisend: Bilden zumindest einer ersten Bitleitung, die sich in der ersten Richtung erstreckt und mit den ersten Kanalstrukturen gekoppelt ist; und Bilden zumindest einer zweiten Bitleitung, die sich in der ersten Richtung erstreckt und mit den zweiten Kanalstrukturen gekoppelt ist.
  12. Verfahren nach Anspruch 9, wobei das Bilden der Schneideanordnung aufweist: Bilden eines Grabens, der zumindest zwei Kanalstrukturen kreuzt; und Bilden der Schneideanordnung, um ein isolierendes Material in dem Graben zu umfassen.
  13. Verfahren nach Anspruch 9, wobei das Bilden der ersten Schlitzstruktur umfasst: Bilden eines ersten Schlitzes, der durch die Stapelstruktur verläuft, die abwechselnd gestapelte erste Materialschichten und zweite Materialschichten umfasst, wobei sich der erste Schlitz in der zweiten Richtung erstreckt; Ersetzen der ersten Materialschichten durch dritte Materialschichten durch den ersten Schlitz; und Bilden der ersten Schlitzstruktur in dem ersten Schlitz.
  14. Verfahren nach Anspruch 9, ferner aufweisend das Bilden einer zweiten Schlitzstruktur, die in die Stapelstruktur in einer geringeren Tiefe als die erste Schlitzstruktur eindringt und sich in der zweiten Richtung erstreckt.
  15. Verfahren nach Anspruch 14, wobei das Bilden der zweiten Schlitzstruktur aufweist: Bilden eines zweiten Schlitzes durch Ätzen der Stapelstruktur und der Schneideanordnung; und Bilden der zweiten Schlitzstruktur in dem zweiten Schlitz.
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