JP2000349197A - 半導体ウェハ封止基板 - Google Patents

半導体ウェハ封止基板

Info

Publication number
JP2000349197A
JP2000349197A JP11161919A JP16191999A JP2000349197A JP 2000349197 A JP2000349197 A JP 2000349197A JP 11161919 A JP11161919 A JP 11161919A JP 16191999 A JP16191999 A JP 16191999A JP 2000349197 A JP2000349197 A JP 2000349197A
Authority
JP
Japan
Prior art keywords
semiconductor wafer
semiconductor
resin layer
sealing substrate
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11161919A
Other languages
English (en)
Inventor
Hiroshi Haji
宏 土師
Kazuhiro Noda
和宏 野田
Kiyoshi Arita
潔 有田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP11161919A priority Critical patent/JP2000349197A/ja
Publication of JP2000349197A publication Critical patent/JP2000349197A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • H01L2224/1148Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/274Manufacturing methods by blanket deposition of the material of the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体ウェハを異物等による汚染から保護
し、半導体ウェハの取り扱いが容易な半導体ウェハ封止
基板を提供することを目的とする。 【解決手段】 複数の半導体素子1’が形成された半導
体ウェハ1を2枚のシート状の樹脂膜3の間に挟み込ん
で半導体ウェハ1に熱圧着することにより、半導体ウェ
ハ封止基板100を形成する。半導体ウェハ1は樹脂層
3によって異物による汚染から保護されるとともに、樹
脂によって補強されている。これにより、この後の半導
体装置の製造工程から、クリーンルーム等の高価な設備
や半導体ウェハを搬送するための特殊なキャリアを削減
することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、表面に回路パター
ンが形成された複数の半導体素子が作り込まれた板状の
半導体ウェハを樹脂封止した半導体ウェハ封止基板に関
するものである。
【0002】
【従来の技術】電子機器の基板などに実装される半導体
装置は、従来はウェハ状態で回路パターン形成が行われ
個片に分割された後の半導体素子の外部接続用電極に、
リードフレームのピンや金属バンプなどを接続し、この
接続部分を含む半導体素子全体を樹脂モールドで封止し
て半導体装置とするパッケージング工程を経て製造され
ていた。
【0003】半導体は信頼性を確保するためにゴミや異
物による汚染を極力排除する必要があり、その製造工程
においては取り扱いに細心の注意が求められる。このた
め、表面が保護されていない半導体素子を用いるパッケ
ージング工程は雰囲気中の微細異物を排除したクリーン
ルーム内で作業が行われ、また、搬送時のダメージを防
ぐため特殊なキャリアに保持された状態で取り扱われ
る。
【0004】
【発明が解決しようとする課題】ところが、クリーンル
ーム設備や、専用の特殊キャリアなどを準備するために
は多額の設備費用が必要とされ、このことが半導体装置
の製造コストの低減を妨げる大きな要因となって半導体
ウェハの保護を低コストで行うことが課題となってい
た。また近年は薄型化が進行しており、上述の問題に加
えて自動化装置における半導体ウェハのハンドリングも
ますます困難になっていることから、半導体ウェハのハ
ンドリング性を改善することが望まれていた。
【0005】そこで本発明は、半導体装置の製造工程で
の異物付着による汚染から保護され、ハンドリングが容
易な半導体ウェハ封止基板を提供することを目的とす
る。
【0006】
【課題を解決するための手段】請求項1記載の半導体ウ
ェハ封止基板は、表面に回路パターンが形成された複数
の半導体素子が作り込まれた板状の半導体ウェハと前記
表面を封止する封止樹脂層を有する。
【0007】請求項2記載の半導体ウェハ封止基板は、
請求項1記載の半導体ウェハ封止基板であって、前記封
止樹脂層は、前記半導体ウェハ封止基板が切断されて個
片の半導体素子となった後にも封止樹脂層として機能す
る。
【0008】請求項3記載の半導体ウェハ封止基板は、
請求項1記載の半導体ウェハ封止基板であって、前記封
止樹脂層は前記回路パターンを透視可能な透明な樹脂で
ある。
【0009】請求項4記載の半導体ウェハ封止基板は、
請求項1記載の半導体ウェハ封止基板であって、前記封
止樹脂層の前記回路パターンの一部又は半導体ウェハの
表面に形成された認識マークに対応する位置に部分的な
開口部が設けられている。
【0010】請求項5記載の半導体ウェハ封止基板は、
請求項1記載の半導体ウェハ封止基板であって、前記半
導体ウェハの縁部に前記封止樹脂層が無い未封止部が設
けられている。
【0011】請求項6記載の半導体ウェハ封止基板は、
請求項1記載の半導体ウェハ封止基板であって、前記封
止樹脂層は半導体ウェハの両面に設けられている。
【0012】請求項7記載の半導体ウェハ封止基板は、
請求項1記載の半導体ウェハ封止基板であって、前記両
面に設けられた封止樹脂層は同じ厚さである。
【0013】本発明によれば、半導体装置の製造工程の
初期段階で半導体ウェハの電極形成面上に封止用の樹脂
層を形成することにより、半導体ウェハを製造工程での
異物による汚染から保護し、ハンドリングを容易にする
ことができる。
【0014】
【発明の実施の形態】次に本発明の実施の形態を図面を
参照して説明する。図1は本発明の一実施の形態の半導
体ウェハ封止基板を用いた半導体装置の製造方法の工程
説明図、図2は半導体ウェハの平面図、図3、図4は本
発明の一実施の形態の半導体ウェハ封止基板の製造方法
の工程説明図、図5(a)は同半導体ウェハ封止基板の
斜視図、図5(b)は同半導体ウェハ封止基板の断面
図、図6は同半導体ウェハ封止基板の平面図、図7、図
8は同半導体ウェハ封止基板の斜視図、図9は同レーザ
加工装置の正面図、図10、図11、図12、図13、
図14は同半導体ウェハ封止基板を用いた半導体装置の
製造方法の工程説明図、図15は同半導体ウェハ切断装
置の正面図、図16、図17は同半導体装置の実装状態
を示す断面図である。
【0015】まずはじめに本発明の半導体ウェハ封止基
板の製造方法について説明する。図1(a)において、
1は複数の半導体素子が作り込まれた板状の半導体ウェ
ハである。図2に示すように、半導体ウェハ1には表面
に回路パターンが形成された複数の半導体素子1’が格
子状に形成されており、半導体素子1’の上面には、外
部接続用の電極2が形成されている。また、半導体ウェ
ハ1の表面には位置認識用の認識マークM、半導体素子
の境界を示す境界線BLが形成されている。この認識マ
ークMの機能については後述する。
【0016】次に、図1(b)に示すように、半導体ウ
ェハ1の上面の電極形成面および下面に樹脂層3を形成
する。これにより、図5および図6に示す半導体ウェハ
封止基板100が完成する。この樹脂層形成には、エポ
キシ樹脂やポリイミド樹脂などの樹脂材料を200μm
程度の厚さのシート状に加工した樹脂膜3の片面に接着
剤4をコートしたものが用いられる。この樹脂層3は、
半導体ウェハ1の上下両面を保護するのみならず、半導
体ウェハ封止基板100から半導体装置1’が切り出さ
れた後においてもそのまま封止用の樹脂として機能す
る。
【0017】したがって、樹脂層3に用いる樹脂材料に
は半導体素子を保護するための封止機能を有するものが
選ばれる。すなわち、耐湿性、耐マイグレーション性、
外力に対する十分な強度、電気絶縁性等、封止材として
満足できる性能を有するものでなければならない。この
ような樹脂は、既に半導体装置の製造に用いられている
ものでよい。また、半導体装置を基板に実装した後の信
頼性を高めるために、上述した樹脂にSiO2等のフィ
ラーを混合したものを使用してもよい。この実装後の信
頼性については後述する。
【0018】次に樹脂層形成の第1の例を図3、図5を
参照して説明する。第1の例は半導体ウェハ1をシート
状の樹脂膜で挟み込むものであり、図3に示すように、
供給ローラ8から供給される上下2枚の同じ厚さのシー
ト状の樹脂膜3の間に半導体ウェハ1を送り込んで挟み
込む。樹脂膜3には予め片面に接着剤4(図5(b)参
照)がコートされており、樹脂膜3は接着剤4側を向か
い合わせた状態でガイドローラ9Aにガイドされて供給
される。
【0019】そしてこの2枚の樹脂膜3の間に半導体ウ
ェハ1が送り込まれ、次いで樹脂膜3によって挟み込ま
れた半導体ウェハ1を熱圧着ローラ9Bの間を通過させ
ることにより、樹脂膜3を半導体ウェハ1に熱圧着す
る。これにより図5(a)に示すように、円形の半導体
ウェハ1は表裏両面を矩形の樹脂膜3により封止された
半導体ウェハ封止基板100となる。この半導体ウェハ
封止基板100は、図1(c)および図5(b)に示す
ように、樹脂膜3が半導体ウェハ1に接着されることに
より、同じ厚さの樹脂層3が半導体ウェハ1の両面に形
成される。なお本実施の形態では熱硬化性の接着剤を用
いて半導体ウェハ1に樹脂膜を貼りつける場合を例に説
明したが、光硬化性の接着剤を用いて貼りつけてもよ
い。ただしこの場合には、樹脂膜としては光透過性のも
のに限られる。
【0020】次に樹脂層形成の第2の例を図4を参照し
て説明する。第2の例は、図4に示すように、2枚の樹
脂膜3を加工した袋状の樹脂膜3C内に半導体ウェハ1
を挿入し、この状態で樹脂膜3を上下両方向から半導体
ウェハ1に熱圧着する。この方法によっても、第1の例
と同様に半導体ウェハ1の両面に同じ厚さの樹脂層3を
備えた半導体ウェハ封止基板100を得ることができ
る。なお、樹脂層3を形成する方法として、上述のよう
な樹脂膜を用いる替わりに、液状の樹脂を前記半導体ウ
ェハに均一に塗布する方法や、電着により樹脂を半導体
ウェハ1の表面に付着させる方法を用いてもよい。いず
れの方法においても、充分な厚さを有する樹脂層を簡便
な方法により低コストで形成することが出来る。ただ
し、樹脂層を均一な厚さで形成するという点では、シー
ト状の樹脂膜を接着剤を用いて貼りつける方法が好まし
い。
【0021】このように、半導体製造工程における早期
段階の半導体ウェハ状態において、半導体ウェハの少な
くとも電極形成面側に封止用の樹脂層を形成して半導体
ウェハ封止基板100とすることにより、半導体ウェハ
1を半導体装置の製造工程での異物付着による汚染から
有効に保護することができるとともに、薄くて撓みやす
い半導体ウェハ1を樹脂層3により補強して運搬時など
の半導体ウェハ1のハンドリングを容易にすることがで
きる。なお、このときに半導体ウェハ1の表裏両面に樹
脂層3を形成することにより、封止による保護と補強の
効果をさらに確実なものとすることができるとともに、
樹脂層3が半導体ウェハ1に対して上下対称に配置され
るため温度変化に伴うそりや変形を極めて小さく抑える
ことができる。さらに表裏両面の樹脂層3を同じ厚さで
形成することにより、この変形防止効果を高めることが
できる。
【0022】次に、半導体ウェハ封止基板100の樹脂
層3に設けられる開口部について説明する。図4に示す
ように、袋状の樹脂層3には開口部Aが予め形成されて
いる。この開口部Aは図5(a)および図6に示すよう
に、樹脂膜3を熱圧着した状態で半導体ウェハ1に形成
された認識マークMの位置と合致するように配置されて
いる。したがって、半導体ウェハ1が樹脂層3によって
封止された状態においても、認識マークMを光学的手段
によって認識することができ、後述するように後工程に
おける半導体ウェハ封止基板100の位置決めを高精度
で行うことが出来る。なお、半導体ウェハ1に認識マー
クMを形成する替わりに、特定位置の半導体素子1’の
電極2の位置に同様の開口部を設け、この電極2を認識
マークとして認識するようにしてもよい。さらには、半
導体素子の境界を示す境界線BLや半導体素子表面の回
路パターン等の特徴部を認識マークの代用としてもよ
い。
【0023】また、図7に示すように、半導体ウェハ1
を封止する樹脂層3の樹脂材質として半導体ウェハ1の
上面を透視可能な透明樹脂膜3Dを用いた半導体ウェハ
封止基板200であってもよい。さらには図8に示すよ
うに、半導体ウェハ1の縁部に樹脂層3が無い未封止部
Eを設けた半導体ウェハ封止基板300であってもよ
い。この場合、未封止部Eは半導体ウェハ1の縁部の全
周に設けても、または部分的にのみ設けるようにしても
よい。いずれの場合においても、半導体ウェハ1の上面
の認識マークMや回路パターン、電極2などの特徴部を
光学的に認識することが可能となっている。
【0024】なお本実施の形態では、半導体ウェハの両
面に樹脂層3を形成した半導体ウェハ封止基板の例を示
したが、半導体素子の電極形成面のみに樹脂層3を備え
た半導体ウェハ封止基板でもよい。この場合において
も、半導体素子の電極形成面を汚染やダメージから有効
に保護することが出来る。
【0025】次に、本発明の半導体ウェハ封止基板から
半導体装置を製造する半導体装置の製造方法について説
明する。
【0026】(1)貫通孔形成工程 まずはじめに、半導体ウェハ封止基板100の樹脂層3
に対して貫通孔形成が行われる。この貫通孔形成にはレ
ーザ加工が用いられ、電極2の位置に対応して樹脂層3
を貫通する貫通孔を形成する。図9はこの貫通孔形成工
程において用いられるレーザ加工装置を示している。
【0027】図9において、位置決めテーブル11に設
けられたワーク保持部12には樹脂層形成工程を経て樹
脂層が形成された半導体ウェハ封止基板100が保持さ
れている。ワーク保持部12の上方にはレーザ光源部1
3およびレーザ走査部14から構成されたレーザ照射装
置が配設されており、レーザ照射装置にはカメラ15が
装着されている。レーザ走査部14は、ポリゴンミラー
やガルバノミラー等の周知の光学要素を備えており、レ
ーザ光源部13から発射されたレーザ光を半導体ウェハ
封止基板100の表面に向かって垂直に照射するととも
に、図9の矢印a、aで示す所定の範囲内でレーザ光の
照射位置を変更する。カメラ15は半導体ウェハ1の認
識マークMを撮像する。記憶部17は半導体ウェハ1の
設計データ、すなわち認識マークMと電極2の相対的な
位置関係を示すデータを格納している。
【0028】位置決めテーブル11、レーザ光源部1
3、レーザ走査部14、カメラ15、認識部17は制御
部16に接続されている。制御部16はレーザ光源部1
3のON/OFFを制御し、位置決めテーブル11およ
びレーザ走査部14制御することにより、半導体ウェハ
封止基板100に対するレーザ光の照射部位を制御す
る。本実施の形態では、位置決めテーブル11およびレ
ーザ走査部14が半導体ウェハ封止基板100に対して
レーザ光を位置決めする位置決め手段となっている。
【0029】カメラ15に撮像された認識マークMの撮
像データを制御部16によって処理することにより、半
導体ウェハ1の表面に形成された認識マークMの位置を
検出するとともに、この認識マークMの位置に関するデ
ータと記憶部17に格納されている認識マークMと電極
2との相対的な位置関係を示すデータに基づいて位置決
めテーブル11上における電極2の位置が求められる。
【0030】したがって、この位置検出結果に基づいて
位置決めテーブル11、レーザ走査部14を制御するこ
とにより、半導体ウェハ1の電極2の位置にレーザ光を
正確に照射することが出来る。この貫通孔形成において
は、半導体ウェハ封止基板100の上面すなわち電極形
成面側の樹脂層3の電極2に対応した位置にレーザ光を
照射することにより、照射位置にある樹脂が昇華し、図
1(c)に示すように、樹脂層3には開口部が底部より
も広いテーパ形状で電極2の表面に到達する貫通孔3a
が形成される。
【0031】なお貫通孔形成工程において、電極2に到
達する貫通孔をレーザ加工のみで形成する替わりに、以
下に説明するようなレーザ加工とプラズマ処理を組み合
わせた貫通孔形成方法を用いてもよい。この方法は、所
定位置に凹部を形成する粗加工にレーザ加工を用い、仕
上げ加工にプラズマ処理を用いるものである。以下図1
0を参照して説明する。図10(a)において、樹脂層
3にはレーザ加工により電極2の位置に対応して凹部3
a’が形成される。このとき、厚さtが10μm程度の
未除去樹脂膜3bを凹部3a’底面の電極2表面に残留
させた状態でレーザ光の照射を停止する。そしてこの
後、残留した未除去樹脂膜3bを除去するためのプラズ
マ処理が行われる。
【0032】図10(b)に示すように、半導体ウェハ
封止基板100はプラズマ処理装置18の処理室19内
に収容され、電極20上に載置される。処理室19内を
真空排気部21によって排気し、次いでガス供給部22
によって酸素ガスを含むプラズマ発生用ガスを処理室1
9内に供給する。この状態で高周波電源23を駆動して
電極20に高周波電圧を印加することにより処理室19
内にはプラズマが発生し、半導体ウェハ封止基板100
の上面のプラズマ処理が行われ、樹脂層3の表面3cお
よび凹部3a’内部のプラズマのエッチング作用が及ん
だ部分は樹脂が除去される。このとき、電極2表面に残
留していた未除去樹脂膜3bが完全に除去されるよう
に、プラズマ処理条件、処理時間が設定される。これに
より、樹脂層3の各電極2に対応した位置には、樹脂残
さのない良好な貫通孔3a(図1(c)参照)が形成さ
れる。
【0033】このように、樹脂層3への貫通孔形成に際
し、レーザ加工とプラズマ処理とを組み合わせることに
より、レーザ加工とプラズマ処理の長所を生かして効率
的で品質の優れた加工を行うことが出来る。すなわち、
粗加工にレーザ加工を採用することにより高い位置精度
で樹脂除去効率のよい加工が行えるとともに、電極2表
面に未除去樹脂膜3bを残留させることにより、レーザ
加工時の熱が電極2を介して半導体素子に伝達されるこ
とによる半導体素子の熱ダメージを防止することができ
る。そして未除去樹脂膜3bの除去を目的とした仕上げ
加工にプラズマ処理を用いることにより、半導体素子へ
の熱ダメージを生じることなくレーザ加工後の電極2表
面の未除去樹脂膜3bとともに、凹部3a’内にレーザ
加工によって生じた樹脂残さを良好に除去することが出
来る。
【0034】(2)導電部形成工程 次に、貫通孔3a内に導電部を形成する工程について説
明する。導電部を形成する工法としては、電極2の表面
に金属をメッキして成長させる方法や、ペースト状の導
電材を用いる方法、あるいは両者を組み合わせた方法が
適用できる。以下本明細書では、ペースト状の導電材を
貫通孔3aの内部に充填し、この導電材を加熱すること
により、導電部を形成する方法を例に説明を行う。ペー
スト状の導電材としては、クリーム半田等の金属ペース
トや導電性樹脂が用いられる。金属ペーストの場合に
は、加熱によって金属成分を溶融させて半導体素子の電
極と接合して導電部となり、導電性樹脂の場合は貫通孔
内で熱硬化することによって電極と電気的に導通した導
電部となる。次に図面を用いて導電部形成工程を具体的
に説明する。
【0035】図11は、金属ペーストを用いて導電部を
形成する工程を示している。金属ペーストは導電性の金
属粒子と液状の有機溶剤とを混合してペースト状とした
ものであり、その代表的なものとしてクリーム半田が知
られている。まずはじめに、図11(a)に示すように
金属ペーストであるクリーム半田5が充填される。クリ
ーム半田5はスキージ等のへら状のものを用いて充填さ
れる。次いで、貫通孔3aに充填されたクリーム半田5
上には、図11(b)に示すように導電性ボールとして
の半田ボール6が搭載される。この半田ボール6はクリ
ーム半田5と同じ半田で形成されている。
【0036】この後半導体ウェハ封止基板100はリフ
ロー工程に送られここで加熱される。これにより、半田
ボール6およびクリーム半田5中の半田粒子がが溶融
し、電極2上面と半田接合される。これにより、図11
(c)に示すように、貫通孔3aには電極2と導通する
導電部7が形成される(図1(d)も参照)。この導電
部7は、樹脂層3の上面よりも上方に突出する突出部7
aを一体的に備えたものとなっている。
【0037】次に、導電部形成工程の他の方法について
図12を参照しながら説明する。図12(a)に示すよ
うに、貫通孔3aが設けられた樹脂層3の上面にスクリ
ーンマスク25を装着し、貫通孔3aの位置に対応して
設けられたパターン孔25aを介して、貫通孔3a内と
パターン孔25a内にクリーム半田5を充填する。これ
により、図12(b)に示すように貫通孔3a内部のみ
ならず樹脂層3の上面にもクリーム半田5が供給され
る。そしてこの後加熱によりクリーム半田5中の半田粒
子を溶融させるが、各貫通孔3aの位置には充分な量の
クリーム半田5が供給されているので、溶融した半田は
貫通孔3aの上側に突出した状態で固化し、図12
(c)に示すように各貫通孔3aの位置には、電極2と
導通した導電部7が形成される。
【0038】図13は導電部形成工程のさらに他の方法
を示している。この方法は、図11の半田ボール搭載を
省略したものである。すなわち、貫通孔3a内にクリー
ム半田5を充填し(図11(a))、加熱して半田粒子
を溶融させて導電部50を形成する(図11(b))。
この導電部50は突出部を持たないので半導体素子をフ
ェイスアップ状態(電極形成面を上に向けた状態)で基
板に実装する場合や、基板側の電極に凸部が形成されて
いるような場合に有効である。なお本実施の形態では、
金属ペーストに替えて導電性樹脂を使用してもよい。導
電性樹脂は熱硬化性の樹脂に銀等の金属粉を混ぜ合わせ
たものであり、貫通孔3a内で硬化して導電部となる。
【0039】図14はさらに別の方法を示すものであ
り、図13に示す方法で形成された導電部50の上面に
突出部となるバンプ51を形成するものである。バンプ
51はワイヤボンディングもしくは金属ボールを接合す
る方法で作られる。このように導電部と突出部とを別々
に作成する工法は、前述の図12および図13に示す方
法に比べて工程が多くなるものの、導電部は作業性に優
れたペースト状導電材を使用し、突出部は基板との接合
性に優れた金等の金属で形成するような場合に有利な方
法である。
【0040】(3)分割工程 以上のように導電部が形成された半導体ウェハ封止基板
100は、分割工程に送られる。ここでは、図15に示
すような半導体ウェハ切断装置にセットされて各半導体
素子ごとに切断される。図15において、位置決めテー
ブル31に設けられたワーク保持部32には、導電部形
成工程を経て導電部が形成された半導体ウェハ1が保持
されている。ワーク保持部32の上方には昇降テーブル
33および半導体ウェハ1の認識マークMを撮像するカ
メラ36が配設されており、昇降テーブル33にはウェ
ハ切断部34が装着されている。ウェハ切断部34は円
板状の切断刃35を備えており、切断刃35によって半
導体ウェハ封止基板100は切断される。
【0041】位置決めテーブル31、昇降テーブル3
3、ウェハ切断部34、カメラ36、記憶部38は制御
部37に接続されている。記憶部38は半導体ウェハ1
の設計データすなわち認識マークMと半導体素子の境界
線BLとの相対的な位置関係を示すデータを格納してい
る。制御部37は位置決めテーブル31を制御すること
により半導体ウェハ封止基板100に対する切断刃35
の位置を制御する。本実施の形態では、位置決めテーブ
ル31が半導体ウェハ封止基板100に対して切断刃3
5を位置決めする位置決め手段となっている。カメラ3
6に撮像された認識マークMの撮像データを制御部37
によって処理することにより、半導体ウェハ1の表面に
形成された素識マークMの位置を検出するとともに、こ
の認識マークMの位置に関するデータと記憶部38に格
納されている認識マークMと境界線BLとの相対的な位
置関係を示すデータに基づいて位置決めテーブル31上
における境界線BLの位置が求められる。
【0042】したがって、この位置検出結果に基づいて
位置決めテーブル31およびウェハ切断部34を制御す
ることにより、半導体ウェハ1の所定位置を切断するこ
とができる。この分割工程においては、半導体ウェハ1
に格子状に形成された半導体素子1’(図2参照)の分
割線に沿って樹脂封止後の半導体ウェハ1を切断するこ
とにより、図1(e)に示すように、電極形成面が樹脂
封止された半導体装置26が完成する。
【0043】次に、図16、図17を参照して本実施の
形態の半導体装置の製造方法によって製造された半導体
装置を、基板へ実装した実装構造について説明する。図
16は半田の導電部7が形成された半導体装置26を基
板27に半田接合によって実装した例を示している。図
16(a)に示すように、半導体素子1’下面に樹脂層
3が形成され樹脂層3の貫通孔3aに導電部7が形成さ
れた半導体装置26を、電極28が形成された基板27
に搭載する。半導体装置26を搭載した基板27を加熱
することにより、導電部7は溶融して電極28に半田接
合される。
【0044】このようにして得られる実装構造は、前述
のように半導体素子1’の下面からのバンプ高さが十分
に確保されているため、実装状態において実装高さhを
確保することが出来る。また実装状態では、半導体素子
1’の外部接続用の電極2と導電部7との接合部は周囲
を充分な厚さの樹脂層3に強固に囲まれた状態にある。
したがって、ヒートサイクル時の基板21と半導体素子
1’との熱膨張係数の差に起因する熱応力は接合部に集
中的に作用せず、樹脂層3が全く存在しない状態や、樹
脂層3があってもその厚さが薄い場合と比較して低い応
力レベルに抑えられ、結果として実装後の信頼性が高ま
る。また樹脂層3に含まれるフィラの含有率を変えて樹
脂層3の熱膨張係数を半導体素子1’と基板の熱膨張係
数の中間の値に調整することにより、実装後の信頼性を
さらに高めることができる。
【0045】図17は、金属バンプが形成された半導体
装置26をボンドによって基板27に接着して実装する
例を示している。図17(a)に示すように、ボンド2
9が塗布された基板27上に、導電部7が形成された半
導体装置26を搭載する。導電部7を電極28に押圧し
た状態でボンド29を硬化させることにより、図17
(b)に示すように半導体装置26は基板27に実装さ
れる。この場合においても、実装後には充分な実装高さ
hが確保され、樹脂層3はボンド層29とともにヒート
サイクル時の熱応力を緩和する応力緩和層として機能す
る。これにより、図16に示す例と同様に電極2と導電
部7との接合部の応力は低いレベルに抑えられる。
【0046】このように、上記いずれの場合において
も、充分な実装高さが確保されていることと相まって、
樹脂層3は充分な厚さで接合部を強固に補強しているた
め、半導体装置26の実装後の信頼性を大幅に向上させ
ることができる。また半導体装置の製造工程の早期段階
で半導体ウェハ1を封止用の樹脂で保護してしまうこと
から貫通孔形成工程以降の工程においてクリーンルーム
や特殊なキャリアを必ずしも必要としないので、設備に
要する費用を削減でき、信頼性と低コストの両立を可能
としている。
【0047】さらに、樹脂層を貫通する導電部形成にペ
ースト状の導電材を用いることにより、メッキによる方
法と比べて低コストで充分な厚さの樹脂層を形成するこ
とが可能となっている。したがって、ペースト状の導電
材を用いることにより高い信頼性を備えた半導体装置を
さらに低コストで製造することができ、高い信頼性と低
コストの両立をより高い次元で実現することができる。
【0048】
【発明の効果】本発明によれば、半導体装置の製造工程
の早期段階で半導体ウェハの電極形成面上に封止樹脂層
を形成したので、半導体ウェハを製造工程での異物付着
による汚染から有効に保護できるとともに、運搬時や取
り扱い時のハンドリングを容易にすることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態の半導体ウェハ封止基板
を用いた半導体装置の製造方法の工程説明図
【図2】半導体ウェハの平面図
【図3】本発明の一実施の形態の半導体ウェハ封止基板
の製造方法の工程説明図
【図4】本発明の一実施の形態の半導体ウェハ封止基板
の製造方法の工程説明図
【図5】(a)本発明の一実施の形態の半導体ウェハ封
止基板の斜視図 (b)本発明の一実施の形態の半導体ウェハ封止基板の
断面図
【図6】本発明の一実施の形態の半導体ウェハ封止基板
の平面図
【図7】本発明の一実施の形態の半導体ウェハ封止基板
の斜視図
【図8】本発明の一実施の形態の半導体ウェハ封止基板
の斜視図
【図9】本発明の一実施の形態のレーザ加工装置の正面
【図10】本発明の一実施の形態の半導体ウェハ封止基
板を用いた半導体装置の製造方法の工程説明図
【図11】本発明の一実施の形態の半導体ウェハ封止基
板を用いた半導体装置の製造方法の工程説明図
【図12】本発明の一実施の形態の半導体ウェハ封止基
板を用いた半導体装置の製造方法の工程説明図
【図13】本発明の一実施の形態の半導体ウェハ封止基
板を用いた半導体装置の製造方法の工程説明図
【図14】本発明の一実施の形態の半導体ウェハ封止基
板を用いた半導体装置の製造方法の工程説明図
【図15】本発明の一実施の形態の半導体ウェハ切断装
置の正面図
【図16】本発明の一実施の形態の半導体装置の実装状
態を示す断面図
【図17】本発明の一実施の形態の半導体装置の実装状
態を示す断面図
【符号の説明】
1 半導体ウェハ 1’ 半導体素子 2 電極 3 樹脂層 3a 貫通孔 5 クリーム半田 6 半田ボール 7、50 導電部 26 半導体装置 27 基板 100 半導体ウェハ封止基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有田 潔 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 4M109 AA02 BA03 CA05 CA22 DB16 DB17 ED02 ED03 EE01

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】表面に回路パターンが形成された複数の半
    導体素子が作り込まれた板状の半導体ウェハと前記表面
    を封止する封止樹脂層を有することを特徴とする半導体
    ウェハ封止基板。
  2. 【請求項2】前記封止樹脂層は、前記半導体ウェハ封止
    基板が切断されて個片の半導体素子となった後にも封止
    樹脂層として機能することを特徴とする請求項1記載の
    半導体ウェハ封止基板。
  3. 【請求項3】前記封止樹脂層は前記回路パターンを透視
    可能な透明な樹脂であることを特徴とする請求項1記載
    の半導体ウェハ封止基板。
  4. 【請求項4】前記封止樹脂層の前記回路パターンの一部
    又は半導体ウェハの表面に形成された認識マークに対応
    する位置に部分的な開口部が設けられていることを特徴
    とする請求項1記載の半導体ウェハ封止基板。
  5. 【請求項5】前記半導体ウェハの縁部に前記封止樹脂層
    が無い未封止部が設けられていることを特徴とする請求
    項1記載の半導体ウェハ封止基板。
  6. 【請求項6】前記封止樹脂層は半導体ウェハの両面に設
    けられていることを特徴とする請求項1記載の半導体ウ
    ェハ封止基板。
  7. 【請求項7】前記両面に設けられた封止樹脂層は同じ厚
    さであることを特徴とする請求項6記載の半導体ウェハ
    封止基板。
JP11161919A 1999-06-09 1999-06-09 半導体ウェハ封止基板 Pending JP2000349197A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11161919A JP2000349197A (ja) 1999-06-09 1999-06-09 半導体ウェハ封止基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11161919A JP2000349197A (ja) 1999-06-09 1999-06-09 半導体ウェハ封止基板

Publications (1)

Publication Number Publication Date
JP2000349197A true JP2000349197A (ja) 2000-12-15

Family

ID=15744533

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11161919A Pending JP2000349197A (ja) 1999-06-09 1999-06-09 半導体ウェハ封止基板

Country Status (1)

Country Link
JP (1) JP2000349197A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6696317B1 (en) 1999-11-04 2004-02-24 Nec Electronics Corporation Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin
WO2014192430A1 (ja) * 2013-05-31 2014-12-04 株式会社村田製作所 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6696317B1 (en) 1999-11-04 2004-02-24 Nec Electronics Corporation Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin
US6767761B2 (en) 1999-11-04 2004-07-27 Nec Electronics Corporation Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin
WO2014192430A1 (ja) * 2013-05-31 2014-12-04 株式会社村田製作所 半導体装置

Similar Documents

Publication Publication Date Title
US6543131B1 (en) Microelectronic joining processes with temporary securement
KR100257420B1 (ko) 결합 재료 범프에 의해 상호접속되는 시스템
JP2001144126A (ja) 半導体装置の製造方法および半導体装置
US7820487B2 (en) Manufacturing method of semiconductor device
JP2011181822A (ja) 半導体装置の製造方法
JP2005064362A (ja) 電子装置の製造方法及びその電子装置並びに半導体装置の製造方法
JP2005064362A5 (ja)
JP2008137016A (ja) 半導体装置の製造方法
JP2000349194A (ja) 半導体装置の製造方法および半導体装置
KR101053091B1 (ko) 실장기판의 제조방법
JP3811567B2 (ja) 半導体装置の製造方法
US20050196901A1 (en) Device mounting method and device transport apparatus
JP3466145B2 (ja) 半導体装置とその製造方法
JP2000349114A (ja) 半導体装置の製造方法および半導体装置
JP2000349197A (ja) 半導体ウェハ封止基板
JP2002050861A (ja) 常温接合装置及び方法
JP3784319B2 (ja) 半導体装置、半導体積層ユニット、およびその製造方法
JP2002050651A (ja) 実装方法
JP3489489B2 (ja) 半導体装置の製造方法および半導体装置
JP2021125643A (ja) 半導体装置およびその製造方法
JPH0964521A (ja) 半田供給装置及び半田供給方法
JP2008153491A (ja) 半導体装置の製造方法
JP2001223232A (ja) 半導体装置の製造方法
JP7477404B2 (ja) 半導体装置の製造方法
JP3525808B2 (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040330

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040817