KR102564459B1 - 양면 냉각 파워모듈의 스페이서 구조 및 그 제조 방법 - Google Patents

양면 냉각 파워모듈의 스페이서 구조 및 그 제조 방법 Download PDF

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Abstract

본 발명은, 양면 냉각 파워모듈의 반도체 칩과 절연 기판을 연결시키는 스페이서의 구조 및 그 제조 방법에 관한 것이다. 본 발명의 스페이서 구조는, 복합 소재로 구성된 전도성 재료층; 전도성 재료층 상에 도포된 하지 도금층; 및 하지 도금층 상에 도포된 구리 도금층을 포함하고, 구리 도금층은 스페이서를 반도체 칩 및 절연 기판에 각각 접합시키는 접합재와 맞닿아 있는 것을 특징으로 한다.
본 발명에 따르면, 반도체 칩 표면 상의 금속층의 손실을 억제함으로써 반도체 칩의 전기적 특성을 개선시킴과 동시에 내구 수명을 연장시킬 수 있으며, 스페이서와 접합재 간의 젖음성을 개선시킬 수 있다는 이점이 있다.

Description

양면 냉각 파워모듈의 스페이서 구조 및 그 제조 방법{A STRUCTURE OF A SPACER FOR DOUBLE-SIDE COOLING POWER MODULE AND A METHOD OF MANUFACTURING THE SPACER}
본 발명은 양면 냉각 파워모듈의 스페이서 구조 및 그 제조 방법에 관한 것으로서, 보다 구체적으로, 양면 냉각 파워모듈의 반도체 칩과 절연 기판 간의 전기적/물리적 연결을 위한 스페이서의 구조 및 그 제조 방법에 관한 것이다.
하이브리드 자동차 또는 전기 자동차와 같은 친환경차의 구동모터를 작동시키기 위해서는 고전압 배터리에서 공급되는 전류를 구동 모터에 적절히 전달하는 파워모듈이 필수적이다.
이러한 파워모듈은 매우 빠른 스위칭 동작에 의해 많은 열이 발행하게 된다. 발열은 파워모듈의 효율을 저하시키기 때문에, 파워모듈을 냉각시키기 위한 냉각기를 설치하게 된다.
양면 냉각형 파워모듈은 파워모듈의 반도체 칩, 즉, IGBT 또는 MOSFET의 양면에 각각 기판을 설치하고, 이 가판의 바깥쪽에 냉각기를 설치하여 양면에서 동시에 냉각시키게 된다.
종래 기술에 따른 양면 냉각형 파워 모듈의 경우 반도체 칩과 절연 기판이 접합되어 있는 구조를 가진다. 이와 같은 양면 냉각형 파워 모듈 구조에서 반도체 칩과 절연 기판 간의 전기적/물리적 연결을 위하여 스페이서라는 부품을 사용하고 있는데, 스페이서는 일반적으로 반도체 칩 및 절연 기판과의 접합력을 유지하기 위하여 접합재(솔더)를 사용하여 이들과의 접합 공정을 실시한다. 또한, 스페이서는 주로 CuMo, AlSiC 등의 복합재로 구성되는데, 이러한 복합재의 경우 접합재와의 젖음성(wettability) 확보가 어려울 뿐 아니라 접합재와의 계면 반응이 일어나지 않기 때문에, 그러한 복합재로 구성된 스페이서와 접합재 간의 전기적/물리적 접합이 어려운 상황이다.
따라서, 접합재를 사용하여 복합재로 구성된 스페이서를 반도체 칩 및 절연 기판에 각각 접합시키기 위해서는 반드시 스페이서의 표면에 금속을 도포하여야 한다. 복합재로 구성된 스페이서 표면에 사용하기 위한 금속으로는 일반적으로 니켈(Ni)이 이용되고 있다.
한편, 양면 냉각형 파워 모듈의 경우 반도체 칩이 온/오프를 반복하면서 동작하는데, 이와 같이 반도체 칩이 동작하면서 많은 열이 발생한다. 이러한 발열 상태에서의 내구 수명 평가는 제작된 양면 냉각형 파워 모듈을 고온 환경(예컨대, 약 120℃ 내지 175℃)에서 방치하여 접합부의 이상 상태를 점검하는 형태로 이루어지고 있다.
상술한 바와 같이 복합재로 구성된 스페이서 표면에 니켈(Ni) 도금을 하여 양면 냉각형 파워 모듈의 고온 환경 방치 시험을 수행할 경우, 반도체 칩에서 발생하는 열로 인하여, 반도체 칩 표면에 도포되어 있는 박막의 금속층이 접합재와 반응함으로써 금속간 화합물이 형성되어 성장하게 된다. 이러한 금속간 화합물의 성장으로 인해 반도체 칩 표면의 박막 금속층이 전부 소진되며, 그 결과 반도체 칩의 전기적 특성의 저하 또는 소손을 일으킨다는 문제점이 발생하게 된다.
따라서, 기존의 복합재로 구성된 스페이서를 사용하되 반도체 칩 표면의 박막 금속층의 소진을 억제함으로써 반도체 칩의 전기적 특성 및 내구 수명을 개선시킬 수 있는 기술이 요구되고 있다.
본 발명은 상술한 종래 기술의 문제점들을 해결하기 위한 것으로, 본 발명의 목적은 양면 냉각형 파워 모듈의 반도체 칩과 절연 기판의 전기적/물리적 연결에 대해, 기존의 복합재로 구성된 스페이서를 사용하되 반도체 칩 표면의 박막 금속층의 소진을 억제함으로써 반도체 칩의 전기적 특성 및 내구 수명을 개선시킬 수 있도록 하는 스페이서 구조 및 그 제조 방법을 제공함에 있다.
본 발명에서 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
전술한 목적을 달성하기 위한 본 발명에 따른 스페이서 구조는, 복합 소재로 구성된 전도성 재료층; 전도성 재료층 상에 도포된 하지 도금층; 및 하지 도금층 상에 도포된 구리 도금층을 포함하고, 구리 도금층은 상기 스페이서를 상기 반도체 칩 및 상기 절연 기판에 각각 접합시키는 접합재와 맞닿아 있는 것을 특징으로 한다.
또한, 전술한 목적을 달성하기 위한 본 발명에 따른 스페이서의 제조 방법은, 복합 소재로 구성된 전도성 재료층을 제공하는 단계; 전도성 재료층 상에 하지 도금층을 도포하는 단계; 및 하지 도금층 상에 구리 도금층을 도포하는 단계를 포함하고, 구리 도금층은 상기 스페이서를 상기 반도체 칩 및 상기 절연 기판에 각각 접합시키는 접합재와 맞닿아 있는 것을 특징으로 한다.
상기 하지 도금층은 니켈(Ni), 티타늄(Ti), 크롬(Cr), 및 코발트(Co)를 포함하는 그룹에서 선택된 하나의 금속으로 구성될 수 있다.
상기 구리 도금층은 5㎛ 이상의 두께를 가질 수 있다.
상기 스페이서 구조는 상기 구리 도금층 상에 도포된 금속층을 더 포함할 수 있으며, 상기 스페이서 제조 방법은 상기 구리 도금층 상에 금속층을 도포하는 단계를 더 포함할 수 있다.
상기 금속층은 금(Au), 은(Ag), 및 팔라듐(Pd)를 포함하는 그룹에서 선택된 하나의 금속으로 구성될 수 있다.
본 발명에 따른 스페이서의 구조 및 그 제조 방법에 대한 효과를 설명하면 다음과 같다.
첫째, 종래의 스페이서 구조를 사용한 양면 냉각형 파워 모듈의 경우, 고온 환경 방치 시에 반도체 칩 표면 상의 금속층의 손실됨에 따라 반도체 칩의 전기적 특성이 저하되었으나, 본 발명에 따른 스페이서 구조를 적용할 경우, 반도체 칩 표면 상의 금속층의 손실을 억제함으로써 반도체 칩의 전기적 특성을 개선시킴과 동시에 내구 수명을 연장시킬 수 있는 효과가 있다.
둘째, 본 발명에 따른 스페이서 구조에서 니켈 도금층을 최소화하고 그 위에 구리 도금층을 추가함으로써 접합재와의 젖음성을 개선시킬 수 있다는 이점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
이하에 첨부되는 도면들은 본 발명에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 본 발명에 대한 실시예들을 제공한다. 다만, 본 발명의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시예로 구성될 수 있다.
도 1은 종래 기술에 따른 양면 냉각형 파워 모듈의 구조를 나타낸 단면도이다.
도 2a는 양면 냉각형 파워 모듈에 사용되는 종래 기술에 따른 스페이서 구조는 나타낸 도이다.
도 2b는 도 2a의 종래 기술에 따른 스페이서와 반도체 칩의 접합부에서 각각의 금속층과 접합재 간의 반응 과정을 나타낸 개략도이다.
도 3a는 양면 냉각형 파워 모듈에 사용될 수 있는 본 발명의 일 실시예에 따른 스페이서 구조를 나타낸 도이다.
도 3b는 도 3a의 본 발명의 일 실시예에 따른 스페이서와 반도체 칩의 접합부에서 각각의 금속층과 접합재 간의 반응 과정을 나타낸 개략도이다.
도 4는 본 발명의 일 실시예에 따른 양면 냉각형 파워 모듈의 접합 방법을 나타내기 위한 개략도이다.
이하, 첨부된 도면들에 기재된 내용들을 참조하여 본 발명을 상세히 설명한다. 다만, 본 발명이 예시적 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일 참조부호는 실질적으로 동일한 기능을 수행하는 부재를 나타낸다.
본 발명의 목적 및 효과는 하기의 설명에 의해서 자연스럽게 이해되거나 보다 분명해 질 수 있으며, 하기의 기재만으로 본 발명의 목적 및 효과가 제한되는 것은 아니다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
도 1은 종래 기술에 따른 양면 냉각형 파워 모듈의 구조를 나타낸 단면도이다. 도 1에 도시된 바와 같이, 종래의 양면 냉각형 파워 모듈은 반도체 칩(160)의 양면 방향에 상부 및 하부 절연기판(130)이 배치되고, 상부 및 하부 기판(130) 사이를 연결하고, 와이어(미도시) 설치를 위한 공간을 확보하기 위해 스페이서(150)가 설치될 수 있다. 일반적으로, 스페이서(150), 반도체 칩(160), 및 절연기판(130) 사이의 접합력을 유지하기 위하여 접합재(솔더)(140)를 사용한 접합 공정이 실시된다. 또한, 상부 및 하부 절연 기판(130) 각각의 바깥쪽에는 서멀 그리스(thermal grease), 즉, 서멀 인터페이스 재료(TIM; thermal interface material)(120)가 형성되어 냉각기(110)로 열을 전달하게 된다.
상술한 양면 냉각형 파워 모듈에 사용되는 종래 기술에 따른 스페이서 구조가 도 2a에 도시되어 있다. 도 2a를 참조하면, 종래의 스페이서 구조는 복합 소재로 구성된 전도성 재료층(210) 위에 니켈 도금층(220)이 도포되어 있는 구조를 갖는다. 도 2a와 같은 스페이서 구조를 양면 냉각형 파워모듈에 사용할 경우에는 후술하는 바와 같은 문제점이 발생할 수 있으며, 이에 대해서는 도 2b를 참조하여 이하에서 설명하도록 한다.
도 2b는 도 2a의 종래 기술에 따른 스페이서와 반도체 칩의 접합부에서 각각의 금속층과 접합재 간의 반응 과정을 나타낸 개략도이다. 도 2b에 도시된 바와 같이, 복합 재료층(210) 위에 니켈 도금층(220)이 도포되어 있는 종래의 스페이서와 금속 박막층이 도포되어 있는 반도체 칩 사이에 접합재가 배치된 상태에서, 파워 모듈이 작동함에 따라 반도체 칩에서 열이 발생하게 되는 경우에, 즉, 고온 상태(예컨대, 약 120℃ 내지 175℃)로 유지되는 경우에, 접합재의 주 성분인 주석(Sn)과 반도체 칩 표면의 금속층이 서로 반응하여 금속 간 확산이 발생함에 따라 금속간 화합물을 형성하게 된다.
이와 관련하여, 반도체 칩 표면에 도포되어 있는 금속층은 박막으로 구성되어 있어서 위와 같이 고온 상태로 유지되는 경우에 쉽게 소진될 수 있다. 본 발명의 일 실시예에 따르면, 반도체 칩의 박막 금속층은 수 ㎛의 니켈층과 nm 레벨의 금(Au)와 같은 귀금속층으로 구성될 수 있는데, 고온 상태에서 접합재가 용융되면 귀금속층은 모두 접합재 내부로 사라지게 되며, 그 후에 니켈층이 접합재와의 주 반응층으로서의 역할을 하게 된다.
결과적으로, 반도체 칩에서 발생하는 열로 인하여 반도체 칩 표면의 박막 금속층이 접합재와 반응하여 금속간 화합물이 형성되며, 이에 따라 반도체 칩 표면의 금속층이 전부 소진되므로 반도체 칩의 전기적 특성 및 내구성이 저하된다는 문제점이 발생하게 된다.
이에 대한 해결책으로서, 도 3a에 도시된 바와 같이 하지 도금을 실시하고 그 위해 구리 도금을 추가로 실시한 본 발명의 일 실시예에 따른 스페이서 구조가 제안되었다. 하지 도금은 스페이서와 구리 도금층 간의 밀착력 확보를 위하여 실시하는 것으로, 접합재와의 반응은 하지 도금층이 아닌 구리 도금층과 이루어진다.
도 3a에 도시된 본 발명의 일 실시예에 따른 스페이서 구조를 보다 구체적으로 설명하면 다음과 같다.
본 발명의 일 실시예에 따른 스페이서는 양면 냉각 파워모듈의 반도체 칩과 절연 기판을 연결시키기 위한 부품으로서, 도 3a를 참조하여 그 단층 구조를 살펴보면, 복합 소재로 구성된 전도성 재료층(310)과, 전도성 재료층(310) 상에 도포된 하지 도금층(320)과, 하지 도금층(320) 상에 도포된 구리 도금층(330)으로 구성되어 있다. 스페이서의 단층 구조에서 가장 바깥쪽 둘레 부분에 있는 구리 도금층(330)이 스페이서를 반도체 칩 및 상기 절연 기판에 각각 접합시키는 접합재와 맞닿아 있게 된다.
바람직하게는, 스페이서의 전도성 재료층(310)은 전류가 흐를 수 있는 전도성 물질로서 열전도율이 우수한 소재로 구성될 수 있다. 또한, 본 발명의 일 실시예에 따르면, 하지 도금층(320)은 전도성 재료층(310)과 구리 도금층(330) 간의 밀착력 확보를 위한 금속으로 이루어질 수 있다. 예컨대, 하지 도금층(320)은 니켈(Ni), 티타늄(Ti), 크롬(Cr), 및 코발트(Co) 중 어느 하나로 구성될 수 있다.
바람직하게는, 구리 도금층(330)은 5㎛ 이상의 두께를 가질 수 있다. 또한, 본 발명의 일 실시예에 따르면, 구리 도금층(330)의 외곽에 산화를 방지하고 접합제와의 젖음성을 향상시키기 위해 추가 금속층을 도금할 수 있다. 예컨대, 구리 도금층(330) 외곽에 금(Au), 은(Ag), 및 팔라듐(Pd) 중 어느 하나로 구성된 금속층을 추가적으로 도금할 수 있다.
도 3a의 본 발명의 일 실시예에 따른 스페이서 구조에 따르면 도 2a 및 도 2b와 관련하여 상술한 종래의 스페이서 구조에 따라 발생하는 반도체 칩의 전기적 특성 저하 및 내구 수명 감소라는 문제점을 해결할 수 있는데, 이에 대해서는 도 3b를 참조하여 후술하도록 한다.
도 3b는 본 발명의 일 실시예에 따른 스페이서 구조와 반도체 칩의 접합부에서 각각의 금속층과 접합재 간의 반응 과정을 나타낸 개략도이다. 도 3b에 도시된 바와 같이, 복합 재료층(310) 위에 하지 도금층(320)과 구리 도금층(330)이 도포되어 있는 본 발명의 일 실시예에 따른 스페이서와 금속 박막층이 도포되어 있는 반도체 칩 사이에 접합재가 배치된 상태에서, 파워 모듈이 작동함에 따라 반도체 칩에서 열이 발생하게 되는 경우에, 즉, 고온 상태(예컨대, 약 120℃ 내지 175℃)로 유지되는 경우에, 접합재의 주 성분인 주석(Sn)은 반도체 칩 표면의 금속층(예컨대, 니켈 도금층)과 반응할 뿐 아니라, 스페이서의 구리 도금층(330)과도 반응하게 되며, 이에 따라 접합재와 반도체 칩 사이에서, 그리고, 접합재와 스페이서 사이에서 각각 금속 간 확산이 발생함에 따라 금속간 화합물을 형성하게 된다.
그러나, 종래의 스페이서(도 2a에 도시됨)를 사용하는 도 2b와 관련하여 상술한 바와 같이 접합재와 반도체 칩 표면 금속층 간에 금속간 화합물이 형성되어 반도체 칩 금속층이 소진되는 경우와는 달리, 본 발명의 일 실시예에 따른 스페이서(도 3a에 도시됨)를 사용하는 도 3b의 경우에는, 스페이서의 구리 도금층과 접합재 간의 반응 속도가 반도체 칩의 박막 금속층(예컨대, 니켈 도금층)과 접합재 간의 반응 속도에 비하여 현저히 높기 때문에, 스페이서의 구리 도금층이 접합재와 먼저 반응함으로써 반도체 칩의 박막 금속층과 접합재 간의 반응을 억제하게 된다. 이와 같이 억제된 반응 속도에 의하여 반도체 칩의 박막 금속층의 소진 또한 억제되는 것이다. 즉, 반도체 칩의 박막 금속층과 접합재 간에 반응층이 형성되기는 하지만, 반도체 칩의 박막 금속층의 완전 소진은 발생하지 않게 된다. 결과적으로, 반도체 칩의 박막 금속층의 소진이 억제됨으로써, 고온 환경 하에서 반도체 칩의 전기적 특성 저하라는 문제점이 개선될 수 있다.
도 4는 본 발명의 일 실시예에 따른 양면 냉각형 파워 모듈의 접합 방법을 나타내기 위한 개략도이다. 이러한 접합 방법에 대해서는 이하에서 구체적으로 설명하도록 한다.
본 발명의 일 실시예에 따른 양면 냉각 형 파워 모듈의 접합은 도 4를 참조하면, 다음과 같은 과정으로 실시될 수 있다.
우선, 하부 절연 기판(421)을 지그에 결합하고, 그 위에 제1 접합재(422)와 반도체 칩(423)을 배치하여 솔더링을 실시함으로써 제1 반제품(420)을 형성한다. 그 후, 상부 절연 기판(411)을 지그에 결합하고, 그 위에 제2 접합재(412)와 스페이서(413)를 배치한 후, 스페이서(413) 위에 추가적으로 제3 접합재(414)를 탑재하여 솔더링을 실시함으로써 제2 반제품(410)을 형성한다. 이 때, 스페이서(413)는 본 발명의 일 실시예에 따라 복합재 위에 하지 도금과 구리 도금을 실시한 부자재일 수 있다. 마지막으로, 제1 반제품(420)과 제2 반제품(410)을 각각 지그에 결합하여 솔더링을 실시한다.
본 발명의 또 다른 실시예에 따른 양면 냉각 형 파워 모듈의 접합은 도 4를 참조하면, 다음과 같은 과정으로 실시될 수 있다.
우선, 하부 절연 기판(421)을 지그에 결합하고, 그 위에 제1 접합재(422)와 반도체 칩(423)을 배치하여 솔더링을 실시함으로써 제1 반제품(420)을 형성한다. 그 후, 상부 절연 기판(411)을 지그에 결합하고, 그 위에 제2 접합재(412)와 스페이서(413)를 배치함으로써 제2 반제품(410)을 형성한다. 이 때, 스페이서(413)는 본 발명의 일 실시예에 따라 복합재 위에 하지 도금과 구리 도금을 실시한 부자재일 수 있다. 마지막으로, 제1 반제품(420)과 제2 반제품(410)을 각각 지그에 결합한 후 제3 접합재(414)를 넣고 솔더링을 실시한다.
상술한 방법들 중 어느 하나에 따라 파워 모듈을 접합시킨 여러 샘플들에 대하여, 이상적인 상태와 비교했을 때의 전기 특성치의 변화가 아래 표 1 및 표 2에 표현되어 있다.
아래 표 1은 도 4에 종래의 스페이서가 접합되는 경우에 각 샘플의 전기 특성치 변화를 나타낸 표이고, 아래 표 2는 도 4에 본 발명의 일 실시예에 따른 스페이서가 접합되는 경우에 각 샘플의 전기 특성치 변화를 나타낸 표이다.
샘플1 샘플2
Vce(sat)-H[V] 7.5%↑ 13%↓
Vce(sat)-L[V] 25%↑ 15%↓
Vf-H[V] 32%↑ 20%↑
Vf-L[V] 9%↑ 34%↑
샘플1 샘플2 샘플3 샘플4 샘플5
Vce(sat)-H[V] 2.15%↑ 2.46%↑ 2.08%↑ 1.85%↑ 2.15%↑
Vce(sat)-L[V] 1.00%↓ 0.69%↓ 0.92%↓ 1.00%↓ 0.15%↓
Vf-H[V] 2.35%↑ 2.35%↑ 1.35%↑ 1.65%↑ 2.71%↑
Vf-L[V] 1.82%↓ 2.18%↓ 2.65%↓ 2.41%↓ 1.59%↓
위 표 1 및 표 2를 비교하여 볼 때, 종래의 스페이서를 사용한 경우에는 전기 특성치가 7.5% 내지 34%의 사이에서 변화하는 반면, 본 발명의 일 실시예에 따른 스페이서를 사용한 경우에는 전기 특성치가 0.15% 내지 2.71%의 사이에서 변화함을 확인할 수 있다. 이와 같이 본 발명의 일 실시예에 따른 스페이서 구조를 사용할 경우, 종래의 스페이서 구조를 사용하는 경우에 비하여 전기 특성 변화가 억제됨을 확인할 수 있다. 다시 말해서, 본 발명의 일 실시예에 따른 스페이서 구조를 사용할 경우, 반도체 칩의 전기적 특성 저하 또는 소손이라는 종래의 문제점이 해결될 수 있는 것이다.
또한, 아래 표 3은 도 4와 관련하여 상술한 방법들 중 어느 하나에 따른 파워 모듈의 솔더링 후에, 본 발명의 일 실시예에 따른 스페이서 구조를 사용하는 경우 및 종래의 스페이서 구조를 사용하는 경우 각각의 반도체 칩 표면 금속층의 잔존 두께를 비교하여 나타낸 표이다.
종래 본 발명
솔더링후 칩 금속층 잔존 두께 1.1㎛ 1.5㎛
위 표 3에서 보시는 바와 같이, 파워 모듈의 동작 시에(즉, 고온 상태 유지 시에), 종래의 스페이서 구조를 사용하는 경우(약 1.1㎛)에 비하여 본 발명의 일 실시예에 따른 스페이서 구조를 사용하는 경우(약 1.5㎛)에, 반도체 칩 표면 금속층의 두께가 대략 0.4㎛ 만큼 더 남아 있게 된다. 이와 같이 종래의 스페이서 구조를 사용하는 경우에 비하여 본 발명의 일 실시예에 따른 스페이서 구조를 사용하는 경우에, 반도체 칩 표면 금속층의 손실이 억제되는 효과가 있음을 확인할 수 있다. 다시 말해서, 본 발명의 일 실시예에 따른 스페이서 구조를 사용할 경우, 반도체 칩 금속층의 소진이 억제됨에 따라 반도체 칩의 내구 수명 감소라는 종래의 문제점이 해결될 수 있는 것이다.
예를 통하여 본 발명을 상세하게 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리 범위는 설명한 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 특허청구범위와 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태에 의하여 정해져야 한다.

Claims (10)

  1. 양면 냉각 파워모듈의 반도체 칩과 절연 기판을 연결시키는 스페이서의 구조에 있어서,
    복합 소재로 구성된 전도성 재료층;
    상기 전도성 재료층 상에 도포된 하지 도금층; 및
    상기 하지 도금층 상에 도포된 구리 도금층을 포함하고,
    상기 구리 도금층은 상기 스페이서를 상기 반도체 칩 및 상기 절연 기판에 각각 접합시키는 접합재와 맞닿아 있는 것을 특징으로 하는, 스페이서 구조.
  2. 제 1 항에 있어서,
    상기 하지 도금층은 니켈(Ni), 티타늄(Ti), 크롬(Cr), 및 코발트(Co)를 포함하는 그룹에서 선택된 하나의 금속으로 구성된 것을 특징으로 하는, 스페이서 구조.
  3. 제 1 항에 있어서,
    상기 구리 도금층은 5㎛ 이상의 두께를 갖는 것을 특징으로 하는, 스페이서 구조.
  4. 제 1 항에 있어서,
    상기 구리 도금층 상에 도포된 금속층을 더 포함하는 것을 특징으로 하는, 스페이서 구조.
  5. 제 4 항에 있어서,
    상기 금속층은 금(Au), 은(Ag), 및 팔라듐(Pd)를 포함하는 그룹에서 선택된 하나의 금속으로 구성된 것을 특징으로 하는, 스페이서 구조.
  6. 양면 냉각 파워모듈의 반도체 칩과 절연 기판을 연결시키는 스페이서의 제조 방법에 있어서,
    복합 소재로 구성된 전도성 재료층을 제공하는 단계;
    상기 전도성 재료층 상에 하지 도금층을 도포하는 단계; 및
    상기 하지 도금층 상에 구리 도금층을 도포하는 단계를 포함하고,
    상기 구리 도금층은 상기 스페이서를 상기 반도체 칩 및 상기 절연 기판에 각각 접합시키는 접합재와 맞닿아 있는 것을 특징으로 하는, 스페이서 제조 방법.
  7. 제 6 항에 있어서,
    상기 하지 도금층은 니켈(Ni), 티타늄(Ti), 크롬(Cr), 및 코발트(Co)를 포함하는 그룹에서 선택된 하나의 금속으로 구성된 것을 특징으로 하는, 스페이서 제조 방법.
  8. 제 6 항에 있어서,
    상기 구리 도금층은 5㎛ 이상의 두께를 갖는 것을 특징으로 하는, 스페이서 제조 방법.
  9. 제 6 항에 있어서,
    상기 구리 도금층 상에 금속층을 도포하는 단계를 더 포함하는 것을 특징으로 하는, 스페이서 제조 방법.
  10. 제 9 항에 있어서,
    상기 금속층은 금(Au), 은(Ag), 및 팔라듐(Pd)을 포함하는 그룹에서 선택된 하나의 금속으로 구성된 것을 특징으로 하는, 스페이서 제조 방법.
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