KR20230094645A - 파워 모듈 및 그 제조 방법 - Google Patents

파워 모듈 및 그 제조 방법 Download PDF

Info

Publication number
KR20230094645A
KR20230094645A KR1020210183977A KR20210183977A KR20230094645A KR 20230094645 A KR20230094645 A KR 20230094645A KR 1020210183977 A KR1020210183977 A KR 1020210183977A KR 20210183977 A KR20210183977 A KR 20210183977A KR 20230094645 A KR20230094645 A KR 20230094645A
Authority
KR
South Korea
Prior art keywords
lower substrate
chip
upper substrate
spacer
power module
Prior art date
Application number
KR1020210183977A
Other languages
English (en)
Inventor
김현욱
유명일
이현구
박준희
Original Assignee
현대자동차주식회사
기아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대자동차주식회사, 기아 주식회사 filed Critical 현대자동차주식회사
Priority to KR1020210183977A priority Critical patent/KR20230094645A/ko
Priority to US17/869,267 priority patent/US20230197590A1/en
Priority to DE102022208873.5A priority patent/DE102022208873A1/de
Priority to CN202211040797.9A priority patent/CN116314121A/zh
Publication of KR20230094645A publication Critical patent/KR20230094645A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • H01L23/49844Geometry or layout for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

본 발명은 파워 모듈 및 그 제조 방법에 관한 것으로, 칩;
칩의 상부에 배치되며, 회로패턴이 형성된 상부기판;
칩의 하부에 배치되며, 회로패턴이 형성된 하부기판; 및
칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 복수의 금속부 및 복수의 금속부 사이에 위치되어 각각의 금속부를 절연하는 절연부로 구성된 스페이서;를 포함하는 파워 모듈이 소개된다.

Description

파워 모듈 및 그 제조 방법{POWER MODULE AND ITS MANUFACTURING METHOD}
본 발명은 파워 모듈 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달할 수 있는 스페이서를 포함하는 파워 모듈 및 그 제조 방법에 관한 것이다.
종래에, 파워모듈은 반도체 칩이 한쪽 기판 측에 집중되어 있으며, 반도체 칩에 필요한 전기적 신호의 전달은 와이어 등을 이용하여 수평적인 구성만 가능하였다.
이러한 종래의 파워 모듈은 칩이 모여있는 한쪽 기판에는 반도체 칩과, 칩의 신호전달을 위한 전기 패턴 등이 기판에 모두 집중되기 때문에 기판의 디자인에 제한이 많고 불필요한 부분이 많은 문제가 있다. 또한 파워모듈용 에폭시 레진을 사용하지 않는 파워 모듈의 경우 저점도를 이용한 충진 성형을 할 수 없는 문제가 있다.
또한 스페이서가 반도체 칩의 상부 및 하부에 배치된 절연 기판에 전기적 신호를 동시에 전달할 수 없기 때문에 3D 구조의 회로 전달 신호구조 부품을 만들 수 없다. 그리고 세밀한 신호를 연결하는 선 폭의 제한이 있기 때문에 효율적인 기판의 디자인을 설계할 수 없다.
상기의 배경기술로서 설명된 사항들은 본 발명의 배경에 대한 이해 증진을 위한 것일 뿐, 이 기술분야에서 통상의 지식을 가진 자에게 이미 알려진 종래기술에 해당함을 인정하는 것으로 받아들여져서는 안 될 것이다.
KR 10-2020-0129699 A
본 발명은 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달할 수 있는 스페이서를 구성하여 신호를 전달하는 스페이서의 형상을 다양하게 구현할 수 있으며, 에폭시 레진의 경우 고내열과 절연의 특징을 가지면서 저점도를 이용하여 충진 성형함으로써 스페이서 구조의 전기적인 절연이 가능하다.
또한, 이를 활용해 3D 구조의 회로 전달 신호구조 부품을 만들 수 있으며 세밀한 신호를 연결하는 선 폭의 제한이 자유롭기 때문에 이를 이용해 효율적인 기판의 디자인 설계가 가능하도록 하는 것을 목적으로 한다.
상기 기술적 과제를 해결하기 위한 수단으로서 본 발명은 칩;
칩의 상부에 배치되며, 회로패턴이 형성된 상부기판;
칩의 하부에 배치되며, 회로패턴이 형성된 하부기판; 및
칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 복수의 금속부 및 복수의 금속부 사이에 위치되어 각각의 금속부를 절연하는 절연부로 구성된 스페이서;를 포함하는 파워 모듈을 구성한다.
스페이서를 구성하는 복수의 금속부는 각각 상부기판 및 하부기판으로부터 전기적 신호를 전달받아 각각 하부기판 및 상부기판에 전기적 신호를 전달하는 것을 특징으로 할 수 있다.
스페이서를 구성하는 복수의 금속부는 칩과 연결된 복수의 와이어를 통하여 전기적 신호를 전달받아 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 것을 특징으로 할 수 있다.
스페이서를 구성하는 복수의 금속부는 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 동시에 전달하는 것을 특징으로 할 수 있다.
스페이서를 구성하는 복수의 금속부는 단부가 상부기판 또는 하부기판에 선택적으로 연결되어 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 것을 특징으로 할 수 있다.
스페이서는 상부기판 및 하부기판에 전기적 신호를 전달하는 각각의 3차원 형상으로 형성된 것을 특징으로 할 수 있다.
스페이서를 구성하는 절연부는 에폭시 레진으로 형성되어 각각의 금속부를 절연하는 것을 특징으로 할 수 있다.
스페이서를 구성하는 복수의 금속부는 상부기판 또는 하부기판과 솔더링 또는 신터링 접합되어 전기적으로 연결되는 것을 특징으로 할 수 있다.
상기 기술적 과제를 해결하기 위한 방법으로서 본 발명은, 금속가공 형상을 가공하여 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 복수의 금속부를 구성하는 단계; 가공된 금속가공 형상에 절연부를 통하여 금속부를 절연하는 단계; 및 절연이 이루어진 금속가공 형상을 금속 층과 접합 또는 칩과 와이어본딩하는 단계;를 포함하는 파워 모듈 제조 방법을 구성한다.
복수의 금속부는 전기적 신호를 전달하는 신호전달 경로를 구성하는 것을 특징으로 할 수 있다.
신호전달 경로는 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상으로부터 전기적 신호를 전달받는 복수의 돌출 형상으로 구성되는 것을 특징으로 할 수 있다.
복수의 금속부를 구성하는 단계 이후에는, 가공된 금속가공 형상의 표면을 처리하여 절연 접합력을 강화하는 단계;를 더 포함할 수 있다.
복수의 금속부를 구성하는 단계는 각각 상부기판 및 하부기판으로부터 전기적 신호를 전달받아 각각 하부기판 및 상부기판에 전기적 신호를 전달하는 복수의 금속부를 구성하는 것을 특징으로 할 수 있다.
금속부를 절연하는 단계는 에폭시 레진으로 형성된 절연부를 통하여 금속부를 절연하는 것을 특징으로 할 수 있다.
본 발명은 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달할 수 있는 스페이서를 구성하여 신호를 전달하는 스페이서의 형상을 다양하게 구현할 수 있으며, 에폭시 레진의 경우 고내열과 절연의 특징을 가지면서 저점도를 이용하여 충진 성형함으로써 스페이서 구조의 전기적인 절연이 가능하다. 따라서, 이를 활용해 3D 구조의 회로 전달 신호구조 부품을 만들 수 있으며 세밀한 신호를 연결하는 선 폭의 제한이 자유롭기 때문에 이를 이용해 효율적인 기판의 디자인 설계가 가능하도록 하는 것을 목적으로 한다. 그리고, 효율적인 기판의 디자인 설계가 가능하기 때문에 불필요한 절연기판을 삭제하여 재료비를 절감할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 각각 파워 모듈에서 스페이서가 전기적 신호를 단일 방향 또는 양 방향으로 전달하는 것을 나타낸 도면이다.
도 2는 각각 상부기판 및 하부기판으로부터 전기적 신호를 전달받아 각각 하부기판 및 상부기판에 전기적 신호를 전달할 수 있는 스페이서를 나타낸 도면이다.
도 3은 복수의 와이어를 통하여 전기적 신호를 전달받으며, 에폭시 레진을 통해 절연된 스페이서를 나타낸 도면이다.
도 4는 도 3에 따른 스페이서를 구체적으로 나타낸 도면이다.
도 5는 도 2에 따른 스페이서를 구체적으로 나타낸 도면이다.
도 6은 도 1의 파워 모듈에 대한 제조 방법이 운용되는 순서도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 각각 파워 모듈에서 스페이서(D)가 전기적 신호를 단일 방향 또는 양 방향으로 전달하는 것을 나타낸 도면이다.
도 1을 참조하면, 칩(B); 칩(B)의 상부에 배치되며, 회로패턴이 형성된 상부기판(A); 칩(B)의 하부에 배치되며, 회로패턴이 형성된 하부기판(A); 및 칩(B) 또는 상부기판(A) 또는 하부기판(A) 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 복수의 금속부 및 복수의 금속부 사이에 위치되어 각각의 금속부를 절연하는 절연부로 구성된 스페이서(D);를 포함하는 파워 모듈을 구성한다.
본 발명의 경우 칩(B) 또는 상부기판(A) 또는 하부기판(A) 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달할 수 있는 스페이서(D)를 구성하려는데 특징이 있다. 일반적으로 파워 모듈의 경우 칩(B)이 하부기판(A) 측에만 집중되어 있어, 칩(B)에 필요한 전기적 신호의 전달은 하부기판(A)에서 와이어(E) 또는 금속 클립을 통하여 전달되었다. 또는 다른 파워 모듈 간에 하부기판(A)에서 다른 하부기판(A)으로 전기적 신호가 전달되었다.
이러한 파워 모듈의 경우는 칩(B)의 전기적 신호 전달을 위한 전기 패턴이 하부기판(A)에 집중되었기 때문에 하부기판(A)이 넓어짐에 따라 하부기판(A)의 디자인 제한이 많았다.
도 1의 좌측 도면은 종래 파워 모듈을 나타내며 우측 도면이 본 발명 파워 모듈을 나타내는데, 종래 파워 모듈은 하부기판(A)에만 전기 패턴이 집중되어 칩(B) 또는 상부기판(A) 또는 하부기판(A) 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달할 수 없으며 파워 모듈의 전체적인 크기가 증가하였다.
구체적으로, 칩(B)은 반도체 칩(B)을 의미하며 전기적 신호를 전달하는 동시에 열이 발생한다. 상부기판(A) 및 하부기판(A)은 각각 칩(B)의 상부 및 하부에 배치되어 회로패턴이 형성된다. 종래 파워 모듈은 하부기판(A)에만 회로패턴이 형성되기 때문에 효율적인 절연기판을 구성할 수 없었으나 본 발명 파워 모듈은 하부기판(A)에서 담당하던 칩(B)에 필요한 전기적 신호의 전달을 상부기판(A)에 분배함으로써 더욱 효율적인 절연기판을 구성할 수 있다.
상부기판(A) 및 하부기판(A)은 각각 칩(B)을 기준으로 외측에 위치하는 외측 상부기판(A), 내측에 위치하는 내측 상부기판(A)을 가지고, 하부기판(A)도 외측 하부기판(A) 및 내측 하부기판(A)으로 구성된다. 또한, 외측 상부기판(A) 및 외측 하부기판(A) 방향에는 냉각채널이 배치되어 칩(B)에서 발생하는 열을 냉각할 수 있다. 그리고, 칩(B), 하부기판(A), 상부기판(A)은 서로 접합재(F)를 통하여 접합된다.
또한, 스페이서(D)는 복수의 금속부 및 절연부로 구성되며, 복수의 금속부의 단부는 칩(B) 또는 상부기판(A) 또는 하부기판(A)과 전기적으로 연결되어 칩(B) 또는 상부기판(A) 또는 하부기판(A) 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달할 수 있고, 절연부는 복수의 금속부 사이에 위치되어 각각의 금속부를 절연하는 역할을 한다.
3D 구조의 회로 전달 신호구조를 가지는 본 발명 스페이서(D)의 구조는 칩(B) 또는 상부기판(A) 또는 하부기판(A) 중 적어도 둘 이상을 전기적으로 연결하는데, 이는 스페이서가 칩(B)과 상부기판(A), 칩(B)과 하부기판(A), 상부기판(A)과 하부기판(A) 및 칩(B), 상부기판(A) 및 하부기판(A)을 전기적으로 연결하는 것을 포함한다.
첫번째 실시예로 도 1을 참조하면, 스페이서(D)는 칩(B)으로부터 전기적 신호를 전달받아 상부기판(A) 또는 하부기판(A)으로 전기적 신호를 전달하거나 그 반대로도 전기적 신호를 전달할 수 있으며, 칩(B), 상부기판(A) 및 하부기판(A) 모두 전기적으로 연결될 수 있다. 두번째 실시예로서 스페이서는 도 2와 같은 구조를 가지며, 상부기판(A)에서 하부기판(A)으로 또는 하부기판(A)에서 상부기판(A)으로 전기적 신호를 전달할 수도 있다.
스페이서(D)를 구성하는 복수의 금속부는 상부기판(A) 또는 하부기판(A)과 솔더링 또는 신터링 접합되어 전기적으로 연결되는 것을 특징으로 할 수 있다. 복수의 금속부의 접합 방식은 솔더링 또는 신터링 접합에 한정되지 않으며, 접합될 수 있는 고온에서도 높은 신뢰성을 확보할 수 있는 모든 접합 방식이 포함된다.
도 3은 복수의 와이어(E)를 통하여 전기적 신호를 전달받으며, 에폭시 레진(G)을 통해 절연된 스페이서(D)를 나타낸 도면이다. 도 4는 도 3에 따른 스페이서(D)를 구체적으로 나타낸 도면이다. 스페이서(D)를 구성하는 절연부는 에폭시 레진(G)으로 형성되어 각각의 금속부를 절연할 수 있으며, 에폭시 레진(G)은 고내열과 절연의 특징을 가지기 때문에 칩(B)에서 발생하는 열에 내구성을 유지할 수 있으며 스페이서(D)를 구성하는 복수의 금속부를 절연할 수 있다.
하기 설명하는 각각 상부기판(A) 및 하부기판(A)으로부터 전기적 신호를 전달받아 각각 하부기판(A) 및 상부기판(A)에 전기적 신호를 전달하는 복수의 금속부를 포함하는 스페이서(D) 또한 마찬가지로 복수의 금속부 사이에 에폭시 레진(G)을 포함함으로써 다양한 경로를 포함하는 스페이서(D)의 형상을 구현할 수 있다.
도 2는 각각 상부기판(A) 및 하부기판(A)으로부터 전기적 신호를 전달받아 각각 하부기판(A) 및 상부기판(A)에 전기적 신호를 전달할 수 있는 스페이서(D)를 나타낸 도면이다.
도 5는 도 2에 따른 스페이서(D)를 구체적으로 나타낸 도면이다.
도 2 및 도 5를 참조하면, 스페이서(D)를 구성하는 복수의 금속부는 각각 상부기판(A) 및 하부기판(A)으로부터 전기적 신호를 전달받아 각각 하부기판(A) 및 상부기판(A)에 전기적 신호를 전달하는 것을 특징으로 할 수 있다.
다른 실시예로, 스페이서(D)를 구성하는 복수의 금속부는 칩(B)과 연결된 복수의 와이어(E)를 통하여 전기적 신호를 전달받아 칩(B) 또는 상부기판(A) 또는 하부기판(A) 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 것을 특징으로 할 수 있다.
스페이서(D)는 칩(B)으로부터 직접 전기적 신호를 전달받아 칩(B) 또는 상부기판(A) 또는 하부기판(A) 중 적어도 둘 이상을 전기적으로 연결하여 상호간에 전기적 신호를 전달할 수 있으며, 칩(B)으로부터 직접 전기적 신호를 전달받지 않고, 칩(B)으로부터 전기적 신호를 전달받은 상부기판(A) 또는 하부기판(A)으로부터 직접 전기적 신호를 받아, 상부기판(A)으로부터 전기적 신호를 전달받은 경우 하부기판(A)에 전기적 신호를 전달하고, 하부기판(A)으로부터 전기적 신호를 전달받은 경우 상부기판(A)에 전기적 신호를 전달하는 경우가 있을 수 있다.
각각 상부기판(A) 및 하부기판(A)으로부터 전기적 신호를 전달받아 각각 하부기판(A) 및 상부기판(A)에 전기적 신호를 전달하게 되면 복수의 와이어(E)의 위치에 구애받지 않고 스페이서(D)의 위치를 조절할 수 있다. 또한 상기 첫번째 실시예에서, 스페이서(D)를 구성하는 복수의 금속부는 칩(B) 또는 상부기판(A) 또는 하부기판(A) 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 동시에 전달하는 것을 특징으로 할 수 있다.
첫번째 실시예에서 파워 모듈을 구성하는 스페이서(D)는 상부기판(A) 및 하부기판(A)에 전기적 신호를 전달하는 각각의 3차원 형상으로 형성될 수 있는데, 각각의 3차원 형상, 즉 복수의 와이어(E)가 각각 연결되는 스페이서(D) 형상은 각각 상부기판(A) 및 하부기판(A)과 연결되어 전기적 신호를 전달하게 된다.
이때 상부기판(A) 및 하부기판(A)에 전기적 신호를 내부 금속부를 따라 동시에 전달하여 상부기판(A)과 하부기판(A)에서 배치된 구성의 기능을 세밀한 신호로 조절할 수 있다.
스페이서(D)를 구성하는 복수의 금속부는 단부가 상부기판(A) 또는 하부기판(A)에 선택적으로 연결되어 칩(B) 또는 상부기판(A) 또는 하부기판(A) 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 것을 특징으로 할 수 있다.
첫번째 실시예인 칩(B)으로부터 직접 전기적 신호를 전달받아 전기적 신호를 전달하는 스페이서(D) 및 두번째 실시예인 상부기판(A) 또는 하부기판(A)으로부터 직접 전기적 신호를 받아 각각 하부기판(A) 및 상부기판(A)으로 전달하는 스페이서(D)는 모두 금속부의 단부가 상부기판(A) 또는 하부기판(A)에 연결된다.
첫번째 실시예에서 스페이서(D)는 상부기판(A) 또는 하부기판(A)에 직접 전기적 신호를 전달하기 위하여 상부기판(A) 또는 하부기판(A)과 전기적으로 연결되어야 하며, 스페이서(D)를 구성하는 복수의 금속부는 일측은 칩(B)과 연결되어 칩(B)으로부터 전기적 신호를 수신받아야 한다. 칩(B)으로부터 전기적 신호를 수신받은 경우 상부기판(A) 및 하부기판(A)에 전기적 신호를 전달할 수 있으며 전기적 신호의 전달은 동시에 이루어진다. 두번째 실시예에서 스페이서(D)는 상부기판(A) 또는 하부기판(A)으로부터 직접 전기적 신호를 받아, 금속부의 단부가 상부기판(A) 또는 하부기판(A)에 연결되어 각각 하부기판(A) 및 상부기판(A)으로 전달할 수 있다.
도 6은 도 1의 파워 모듈에 대한 제조 방법이 운용되는 순서도이다.
금속가공 형상을 가공하여 칩(B) 또는 상부기판(A) 또는 하부기판(A) 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 복수의 금속부를 구성하는 단계(S10);
가공된 금속가공 형상에 절연부를 통하여 금속부를 절연하는 단계(S30); 및
절연이 이루어진 금속가공 형상을 금속 층과 접합 또는 칩(B)과 와이어(E)본딩하는 단계(S40);를 포함하는 파워 모듈 제조 방법을 구성한다.
본 발명에 따른 파워 모듈 제조 방법의 각 단계에서의 세부적인 기술적 특징은 앞서 설명한 본 발명에 따른 파워 모듈에서의 각 구성의 기술적 특징과 동일 또는 유사하므로 그에 대한 상세한 설명은 생략하기로 한다.
복수의 금속부는 전기적 신호를 전달하는 신호전달 경로를 구성하는 것을 특징으로 할 수 있으며, 신호전달 경로는 칩(B) 또는 상부기판(A) 또는 하부기판(A) 중 적어도 둘 이상으로부터 전기적 신호를 전달받는 복수의 돌출 형상으로 구성되는 것을 특징으로 할 수 있다.
신호전달 경로는 복수의 돌출 형상으로 구성되어 첫번째 실시예와 같이 돌출된 금속부가 칩(B)으로부터 전기적 신호를 전달받아 상부기판(A) 및 하부기판(A)에 전달할 수 있다. 또한 두번째 실시예와 같이 돌출된 금속부가 각각 상부기판(A) 또는 하부기판(A)으로부터 전기적 신호를 전달받아 각각 하부기판(A) 및 상부기판(A)으로 전달하여 신호전달 경로가 수직적 구조를 갖도록 한다.
복수의 금속부를 구성하는 단계(S10) 이후에는,
가공된 금속가공 형상의 표면을 처리하여 절연 접합력을 강화하는 단계(S20);를 더 포함할 수 있다.
복수의 금속부를 구성하는 단계(S10)는 각각 상부기판(A) 및 하부기판(A)으로부터 전기적 신호를 전달받아 각각 하부기판(A) 및 상부기판(A)에 전기적 신호를 전달하는 복수의 금속부를 구성하는 것을 특징으로 할 수 있다.
금속부를 절연하는 단계(S30)는 에폭시 레진(G)으로 형성된 절연부를 통하여 금속부를 절연하는 것을 특징으로 할 수 있다. 에폭시 레진(G)의 경우 고내열과 절연의 특징을 가지면서 저점도를 이용하여 충진 성형함으로써 스페이서(D) 구조의 전기적인 절연이 가능하도록 한다. 에폭시 레진(G)으로 형성된 절연부를 통하여 금속부를 절연 몰딩이 수행되도록 한다.
결국, 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달할 수 있는 스페이서를 구성하여 신호를 전달하는 스페이서의 형상을 다양하게 구현할 수 있는 동시에 스페이서 구조의 전기적인 절연이 가능하다. 따라서, 이를 활용해 3D 구조의 회로 전달 신호구조 부품을 만들 수 있으며 세밀한 신호를 연결하는 선 폭의 제한이 자유롭기 때문에 이를 이용해 효율적인 기판의 디자인 설계가 가능하며 효율적인 기판의 디자인 설계가 가능하기 때문에 불필요한 절연기판을 삭제하여 재료비를 절감할 수 있다.
본 발명의 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 제공되는 본 발명의 기술적 사상을 벗어나지 않는 한도 내에서, 본 발명이 다양하게 개량 및 변화될 수 있다는 것은 당 업계에서 통상의 지식을 가진 자에게 있어서 자명할 것이다.
A : 상부기판 및 하부기판
B : 칩
C : 금속 층
D : 스페이서
E, E1, E2 : 와이어
F : 접합재
G : 레진

Claims (14)

  1. 칩;
    칩의 상부에 배치되며, 회로패턴이 형성된 상부기판;
    칩의 하부에 배치되며, 회로패턴이 형성된 하부기판; 및
    칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 복수의 금속부 및 복수의 금속부 사이에 위치되어 각각의 금속부를 절연하는 절연부로 구성된 스페이서;를 포함하는 파워 모듈.
  2. 청구항 1에 있어서,
    스페이서를 구성하는 복수의 금속부는 각각 상부기판 및 하부기판으로부터 전기적 신호를 전달받아 각각 하부기판 및 상부기판에 전기적 신호를 전달하는 것을 특징으로 하는 파워 모듈.
  3. 청구항 1에 있어서,
    스페이서를 구성하는 복수의 금속부는 칩과 연결된 복수의 와이어를 통하여 전기적 신호를 전달받아 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 것을 특징으로 하는 파워 모듈.
  4. 청구항 3에 있어서,
    스페이서를 구성하는 복수의 금속부는 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 동시에 전달하는 것을 특징으로 하는 파워 모듈.
  5. 청구항 1에 있어서,
    스페이서를 구성하는 복수의 금속부는 단부가 상부기판 또는 하부기판에 선택적으로 연결되어 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 것을 특징으로 하는 파워 모듈.
  6. 청구항 1에 있어서,
    스페이서는 상부기판 및 하부기판에 전기적 신호를 전달하는 각각의 3차원 형상으로 형성된 것을 특징으로 하는 파워 모듈.
  7. 청구항 1에 있어서,
    스페이서를 구성하는 절연부는 에폭시 레진으로 형성되어 각각의 금속부를 절연하는 것을 특징으로 하는 파워 모듈.
  8. 청구항 1에 있어서,
    스페이서를 구성하는 복수의 금속부는 상부기판 또는 하부기판과 솔더링 또는 신터링 접합되어 전기적으로 연결되는 것을 특징으로 하는 파워 모듈.
  9. 금속가공 형상을 가공하여 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상을 전기적으로 연결하여 전기적 신호를 전달하는 복수의 금속부를 구성하는 단계;
    가공된 금속가공 형상에 절연부를 통하여 금속부를 절연하는 단계; 및
    절연이 이루어진 금속가공 형상을 금속 층과 접합 또는 칩과 와이어본딩하는 단계;를 포함하는 파워 모듈 제조 방법.
  10. 청구항 9에 있어서,
    복수의 금속부는 전기적 신호를 전달하는 신호전달 경로를 구성하는 것을 특징으로 하는 파워 모듈 제조 방법.
  11. 청구항 10에 있어서,
    신호전달 경로는 칩 또는 상부기판 또는 하부기판 중 적어도 둘 이상으로부터 전기적 신호를 전달받는 복수의 돌출 형상으로 구성되는 것을 특징으로 하는 파워 모듈 제조 방법.
  12. 청구항 9에 있어서,
    복수의 금속부를 구성하는 단계 이후에는,
    가공된 금속가공 형상의 표면을 처리하여 절연 접합력을 강화하는 단계;를 더 포함하는 파워 모듈 제조 방법.
  13. 청구항 9에 있어서,
    복수의 금속부를 구성하는 단계는 각각 상부기판 및 하부기판으로부터 전기적 신호를 전달받아 각각 하부기판 및 상부기판에 전기적 신호를 전달하는 복수의 금속부를 구성하는 것을 특징으로 하는 파워 모듈 제조 방법.
  14. 청구항 9에 있어서,
    금속부를 절연하는 단계는 에폭시 레진으로 형성된 절연부를 통하여 금속부를 절연하는 것을 특징으로 하는 파워 모듈 제조 방법.








KR1020210183977A 2021-12-21 2021-12-21 파워 모듈 및 그 제조 방법 KR20230094645A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210183977A KR20230094645A (ko) 2021-12-21 2021-12-21 파워 모듈 및 그 제조 방법
US17/869,267 US20230197590A1 (en) 2021-12-21 2022-07-20 Power module and manufacturing method thereof
DE102022208873.5A DE102022208873A1 (de) 2021-12-21 2022-08-26 Leistungsmodul und Herstellungsverfahren dafür
CN202211040797.9A CN116314121A (zh) 2021-12-21 2022-08-29 功率模块及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210183977A KR20230094645A (ko) 2021-12-21 2021-12-21 파워 모듈 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20230094645A true KR20230094645A (ko) 2023-06-28

Family

ID=86606122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210183977A KR20230094645A (ko) 2021-12-21 2021-12-21 파워 모듈 및 그 제조 방법

Country Status (4)

Country Link
US (1) US20230197590A1 (ko)
KR (1) KR20230094645A (ko)
CN (1) CN116314121A (ko)
DE (1) DE102022208873A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200129699A (ko) 2019-05-09 2020-11-18 현대자동차주식회사 양면 냉각 파워모듈의 스페이서 구조 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200129699A (ko) 2019-05-09 2020-11-18 현대자동차주식회사 양면 냉각 파워모듈의 스페이서 구조 및 그 제조 방법

Also Published As

Publication number Publication date
US20230197590A1 (en) 2023-06-22
DE102022208873A1 (de) 2023-06-22
CN116314121A (zh) 2023-06-23

Similar Documents

Publication Publication Date Title
US9754865B2 (en) Semiconductor device and method for manufacturing the same
KR101023991B1 (ko) 다층 스트립라인 무선 주파수 회로 및 상호 접속 방법
KR100266637B1 (ko) 적층형볼그리드어레이반도체패키지및그의제조방법
US20100170706A1 (en) Electronic module and method for manufacturing an electronic module
US9589908B1 (en) Methods to improve BGA package isolation in radio frequency and millimeter wave products
US10490506B2 (en) Packaged chip and signal transmission method based on packaged chip
US20090245724A1 (en) Module substrate including optical tranmission mechanism and method of producing the same
CN109314101A (zh) 模块以及用于制造多种模块的方法
JP2000165007A (ja) プリント配線板、電子部品及び電子部品の実装方法
US20230335524A1 (en) Integrated circuit and electronic device comprising a plurality of integrated circuits electrically coupled through a synchronization signal
CN215299243U (zh) 具有耦合面的集成电路、电子设备以及具有印刷电路板的设备
KR20230094645A (ko) 파워 모듈 및 그 제조 방법
CN110911384A (zh) 一种嵌入式无源桥接芯片及其应用
JP6135386B2 (ja) 高周波モジュール
KR20040045017A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20170323841A1 (en) Electronic device provided with an integral conductive wire and method of manufacture
US20150325534A1 (en) Semiconductor package for radio communication and method of manufacturing the same
CN108156754B (zh) 垂直连接接口结构、具所述结构的电路板及其制造方法
US20040201970A1 (en) Chip interconnection method and apparatus
JP2000249873A (ja) 電子回路一体型光伝送モジュール及びその製造方法
CN211376635U (zh) 一种嵌入式无源桥接芯片及其封装结构
EP4095898A1 (en) Thermally improved pcb for semiconductor power die connected by via technique and assembly using such pcb
JP7325303B2 (ja) 無線モジュール
KR102432339B1 (ko) 경사 전극을 이용한 인터포저 및 그 제조 방법
CN117394015A (zh) 三维相控阵天线封装及其制备方法