KR20160078882A - 배선층 형성 방법, 배선층 형성 시스템 및 기억 매체 - Google Patents

배선층 형성 방법, 배선층 형성 시스템 및 기억 매체 Download PDF

Info

Publication number
KR20160078882A
KR20160078882A KR1020150180254A KR20150180254A KR20160078882A KR 20160078882 A KR20160078882 A KR 20160078882A KR 1020150180254 A KR1020150180254 A KR 1020150180254A KR 20150180254 A KR20150180254 A KR 20150180254A KR 20160078882 A KR20160078882 A KR 20160078882A
Authority
KR
South Korea
Prior art keywords
layer
substrate
forming
wiring layer
metal layer
Prior art date
Application number
KR1020150180254A
Other languages
English (en)
Other versions
KR102560933B1 (ko
Inventor
미츠아키 이와시타
타카시 타나까
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20160078882A publication Critical patent/KR20160078882A/ko
Application granted granted Critical
Publication of KR102560933B1 publication Critical patent/KR102560933B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1633—Process of electroless plating
    • C23C18/1646—Characteristics of the product obtained
    • C23C18/165—Multilayered product
    • C23C18/1651—Two or more layers only obtained by electroless plating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1633—Process of electroless plating
    • C23C18/1646—Characteristics of the product obtained
    • C23C18/165—Multilayered product
    • C23C18/1653—Two or more layers with at least one layer obtained by electroless plating and one layer obtained by electroplating
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

기판 표면의 배선층 외방에 위치하는 배리어층 및 시드층을 에칭 처리에 의해 용이하게 제거한다. 기판(2)의 표면 및 오목부(2a) 내면에 배리어층(23) 및 시드층(24)으로 이루어지는 메탈층(25)을 형성하고, 이 메탈층 상에 레지스트 패턴을 형성한다. 이어서, 레지스트 패턴(26)의 개구(26a)로부터 도금액을 공급하여 오목부(2a) 내에 배선층(27)을 형성하고, 기판(2)의 표면 상의 메탈층(25)을 에칭에 의해 제거한다. 메탈층(25)은 무전해 도금 처리에 의해 형성되어 있다.

Description

배선층 형성 방법, 배선층 형성 시스템 및 기억 매체{WIRING LAYER FORMING METHOD, WIRING LAYER FORMING SYSTEM AND RECORDING MEDIUM}
본 발명은 기판에 대하여 배선층을 형성하는 배선층 형성 방법, 배선층 형성 시스템 및 기억 매체에 관한 것이다.
최근, LSI 등의 반도체 장치는, 실장(實裝) 면적의 공간 절약화 또는 처리 속도의 개선과 같은 과제에 대응하기 위하여, 보다 한층 고밀도화되는 것이 요구되고 있다. 고밀도화를 실현하는 기술의 일례로서, 복수의 배선 기판을 적층함으로써 삼차원 LSI 등의 다층 기판을 제작하는 다층 배선 기술이 알려져 있다.
다층 배선 기술에서는 일반적으로, 배선 기판 간의 도통을 확보하기 위하여, 배선 기판을 관통하고 또한 구리(Cu) 등의 도전성 재료가 매립된 관통 비아홀이 배선 기판에 마련되어 있다. 도전성 재료가 매립된 관통 비아홀을 제작하기 위한 기술의 일례로서, 무전해 도금법이 알려져 있다.
배선 기판을 제작하는 구체적인 방법으로서, 오목부가 형성된 기판을 준비하고, 이어서 기판 상에 Cu 확산 방지막으로서의 배리어층을 형성하고, 이 배리어층 상에 시드층을 형성하는 방법이 알려져 있다. 이 후 오목부 내의 시드층 상에 전해 Cu 도금에 의해 Cu가 매립되고, 매립된 Cu는 오목부 내에서 배선층을 구성한다.
상술한 바와 같이, 기판의 오목부 내에 Cu를 매립하여 배선층을 형성하기 전에, 기판 상에 배리어층 및 시드층을 형성하고 있는데, 이들 배리어층 및 시드층은 PVD 또는 CVD 등의 성막 처리에 의해 형성된다. 이 때문에, 기판 표면의 배리어층 및 시드층은 막 두께가 커져(예를 들면 1000 nm 이상), 기판의 오목부 내에 Cu를 매립하여 배선층을 형성한 후, 기판 표면의 배선층 외방에 위치하는 배리어층 및 시드층을 에칭 등으로 제거하는 작업이 곤란해진다. 또한 막 두께가 큰 배리어층 및 시드층을 에칭으로 제거할 시, 에칭 시간이 오래 걸리고, 이 에칭 중에 배선층까지 깎이는 경우가 있다.
일본특허공개공보 2012-231096호
본 발명은, 이러한 점을 고려하여 이루어진 것이며, 기판의 오목부 내에 배선층을 형성한 후, 기판 표면의 배선층 외방에 위치하는 배리어층 및 시드층을 용이하게 제거할 수 있는 배선층 형성 방법, 배선층 형성 시스템 및 기억 매체를 제공하는 것을 목적으로 한다.
본 발명은, 기판에 대하여 배선층을 형성하는 배선층 형성 방법에 있어서, 오목부를 가지는 기판을 준비하는 공정과, 상기 기판의 표면 및 상기 오목부 내면에 배리어층 및 시드층으로 이루어지는 메탈층을 형성하는 공정과, 상기 기판의 메탈층상에 상기 오목부를 둘러싸는 개구를 가지는 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴의 개구로부터 도금액을 공급하는 도금 처리에 의해 상기 오목부 내에 배선층을 마련하는 공정과, 상기 기판 상의 상기 메탈층 중, 상기 배선층의 외방에 위치하는 메탈층을 에칭 처리에 의해 제거하는 공정을 구비하고, 상기 메탈층의 시드층은, 무전해 도금 처리에 의해 형성되어 있는 것을 특징으로 하는 배선층 형성 방법이다.
본 발명은, 기판에 대하여 배선층을 형성하는 배선층 형성 시스템에 있어서, 오목부를 가지는 기판의 표면 및 오목부 내면에 배리어층 및 시드층으로 이루어지는 메탈층을 형성하는 메탈층 형성부와, 상기 기판 상에 상기 오목부를 둘러싸는 개구를 가지는 레지스트 패턴을 형성하는 레지스트 패턴 형성부와, 상기 레지스트 패턴의 개구로부터 도금액을 공급하는 도금 처리에 의해 상기 오목부 내에 배선층을 마련하는 배선층 형성부와, 상기 기판 상의 상기 메탈층 중, 상기 배선층의 외방에 위치하는 메탈층을 에칭 처리에 의해 제거하는 에칭 처리부를 구비하고, 상기 메탈층의 시드층은, 무전해 도금 처리에 의해 형성되어 있는 것을 특징으로 하는 배선층 형성 시스템이다.
본 발명은, 배선층 형성 시스템에 배선층 형성 방법을 실행시키기 위한 컴퓨터 프로그램을 저장한 기억 매체에 있어서, 상기 배선층 형성 방법은, 오목부를 가지는 기판을 준비하는 공정과, 상기 기판의 표면 및 상기 오목부 내면에 배리어층 및 시드층으로 이루어지는 메탈층을 형성하는 공정과, 상기 기판의 메탈층 상에 상기 오목부를 둘러싸는 개구를 가지는 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴의 개구로부터 도금액을 공급하는 도금 처리에 의해 상기 오목부 내에 배선층을 마련하는 공정과, 상기 기판 상의 상기 메탈층 중, 상기 배선층의 외방에 위치하는 메탈층을 에칭 처리에 의해 제거하는 공정을 구비하고, 상기 메탈층의 시드층은, 무전해 도금 처리에 의해 형성되어 있는 것을 특징으로 하는 기억 매체이다.
본 발명에 따르면, 기판의 오목부 내에 배선층을 형성한 후, 기판 표면의 배선층 외방에 위치하는 배리어층 및 시드층을 에칭 처리에 의해 용이하고 또한 간단하게 제거할 수 있다.
도 1은 본 발명의 실시의 형태에 있어서의 배선층 형성 시스템 전체를 나타내는 블록도이다.
도 2a ~ 도 2e는 배선층 형성 방법이 실시되는 기판을 나타내는 도이다.
도 3a ~ 도 3c는 배선층 형성 방법이 실시되는 기판을 나타내는 도이다.
도 4는 배리어층 형성부 및 시드층 형성부를 나타내는 측단면도이다.
도 5는 배리어층 형성부 및 시드층 형성부를 나타내는 평면도이다.
<배선층 형성 시스템>
도 1 ~ 도 5에 따라 본 발명의 일실시의 형태에 대하여 설명한다.
먼저 도 1에 따라 본 발명에 따른 배선층 형성 시스템에 대하여 기술한다.
도 1에 나타내는 바와 같이, 배선층 형성 시스템(10)은 반도체 웨이퍼 등의 오목부(2a)를 가지는 기판(실리콘 기판)(2)에 대하여 도금 처리를 실시하는 것이다(도 2a ~ 도 2e 및 도 3a ~도 3c 참조).
이러한 배선층 형성 시스템(10)은, 기판(2)을 수납한 카세트(도시하지 않음)가 배치되는 카세트 스테이션(18)과, 카세트 스테이션(18) 상의 카세트로부터 기판(2)을 취출하여 반송하는 기판 반송 암(11)과, 기판 반송 암(11)이 주행하는 주행로(11a)를 구비하고 있다.
또한 주행로(11a)의 일측에, 기판(2) 상에 실란 커플링제 등의 커플링제를 흡착시켜 후술하는 밀착층(21)을 형성하는 밀착층 형성부(12)와, 기판(2)의 밀착층(21) 상에 촉매를 흡착시켜 후술하는 촉매층(22)을 형성하는 촉매층 형성부(13)와, 기판(2)의 촉매층(22) 상에 후술하는 Cu 확산 방지막(배리어층)으로서 기능하는 배리어층(23)을 형성하는 배리어층 형성부(14)가 배치되어 있다.
또한 주행로(11a)의 타측에, 기판(2)에 형성된 배리어층(23)을 소성(燒成)하는 소성부(15)와, 기판(2)에 형성된 배리어층(23) 상에, 후술하는 시드층(24)이 되는 무전해 구리 도금층(무전해 Cu 도금층)을 형성하기 위한 시드층 형성부(16)가 배치되어 있다.
또한 시드층 형성부(16)에는, 기판(2) 상에 오목부(2a)를 둘러싸는 개구(26a)를 가지는 레지스트 패턴(26)을 형성하기 위한 레지스트 패턴 형성부(30)가 접속되어 있다.
또한 소성부(15)에 인접하여, 기판(2)에 형성된 오목부(2a) 내에, 무전해 Cu 도금층(24)을 시드층으로서 전해 구리 도금층(전해 Cu 도금층)을 충전하여 배선층(27)을 형성하기 위한 배선층 형성부(17)가 배치되어 있다.
또한 배선층 형성부(17)에는, 기판(2) 상의 레지스트 패턴(26)을 제거하는 레지스트 패턴 제거부(31)가 접속되고, 또한 레지스트 패턴 제거부(31)에는, 기판(2) 상의 배리어층(23) 및 시드층(24) 중, 배선층(27)의 외방에 위치하는 배리어층(23) 및 시드층(24)을 에칭 처리에 의해 제거하는 에칭 처리부(32)가 접속되어 있다.
그런데, 배리어층 형성부(14)에 의해 형성되는 배리어층(23)과, 시드층 형성부(16)에 의해 형성되는 시드층(24)은, 모두 후술하는 바와 같이 무전해 도금 처리에 의해 형성되고, 이들 배리어층(23)과 시드층(24)에 의해 메탈층(25)이 구성된다.
이 때문에 배리어층 형성부(14)와 시드층 형성부(16)는, 메탈층(25)을 형성하기 위한 메탈층 형성부(14, 16)를 구성한다.
또한, 레지스트 패턴 형성부(30)는 기판(2) 상에 오목부(2a)를 둘러싸는 개구(26a)를 가지는 레지스트 패턴(26)을 형성하는 것이며, 도시하지 않지만, 시드층(24)이 형성된 기판(2) 상에 레지스트를 도포하는 레지스트 도포부와, 레지스트를 노출하는 레지스트 노광부와, 노광된 레지스트를 현상하는 레지스트 현상부를 가지고 있다.
또한, 상술한 배선층 형성 시스템(10)의 각 구성 부재, 예를 들면 카세트 스테이션(18), 기판 반송 암(11), 밀착층 형성부(12), 촉매층 형성부(13), 배리어층 형성부(14), 소성부(15), 시드층 형성부(16), 배선층 형성부(17), 레지스트 패턴 형성부(30) 및 에칭 처리부(32)는, 모두 제어부(19)에 마련한 기억 매체(19A)에 기록된 각종의 프로그램에 따라 제어부(19)에서 구동 제어되고, 이에 의해 기판(2)에 대한 다양한 처리가 행해진다. 여기서, 기억 매체(19A)는, 각종의 설정 데이터 또는 후술하는 도금 처리 프로그램 등의 각종의 프로그램을 저장하고 있다. 기억 매체(19A)로서는, 컴퓨터로 판독 가능한 ROM 또는 RAM 등의 메모리, 또는 하드 디스크, CD-ROM, DVD-ROM 또는 플렉시블 디스크 등의 디스크 형상 기억 매체 등의 공지된 것이 사용될 수 있다.
이어서, 배리어층(23)을 형성하기 위한 배리어층 형성부(14)와, 시드층(24)을 형성하기 위한 시드층 형성부(16)에 대하여 더 기술한다.
배리어층 형성부(14)와 시드층 형성부(16)는, 모두 도 4 및 도 5에 나타내는 액처리 장치로 구성할 수 있다.
또한, 배리어층 형성부(14)와 시드층 형성부(16)는 모두 동일한 액처리 장치로 구성할 수 있고, 이 중 배리어층 형성부(14)에 대하여 도 4 및 도 5에 의해 설명한다.
배리어층 형성부(14)는, 도 4 및 도 5에 나타내는 바와 같이, 케이싱(101)의 내부에서 기판(2)을 회전 유지하기 위한 기판 회전 유지 기구(기판 수용부)(110)와, 기판(2)의 표면에 도금액 또는 세정액 등을 공급하는 액 공급 기구(30A, 90)와, 기판(2)으로부터 비산한 도금액 세정액?@등을 받는 컵(105)과, 컵(105)으로 받은 도금액 또는 세정액을 배출하는 배출구(124, 129, 134)와, 배출구로 모아진 액을 배출하는 액 배출 기구(120, 125, 130)와, 기판 회전 유지 기구(110), 액 공급 기구(30A, 90), 컵(105) 및 액 배출 기구(120, 125, 130)를 제어하는 배리어층 형성부용의 제어 기구(160)를 구비하고 있다.
(기판 회전 유지 기구)
이 중 기판 회전 유지 기구(110)는, 도 4 및 도 5에 나타내는 바와 같이, 케이싱(101) 내에서 상하로 연장되는 중공 원통 형상의 회전축(111)과, 회전축(111)의 상단부에 장착된 턴테이블(112)과, 턴테이블(112)의 상면 외주부에 마련되고, 기판(2)을 지지하는 웨이퍼 척(113)과, 회전축(111)을 회전 구동하는 회전 기구(162)를 가지고 있다. 이 중 회전 기구(162)는, 제어 기구(160)에 의해 제어되고, 회전 기구(162)에 의해 회전축(111)이 회전 구동되고, 이에 의해, 웨이퍼 척(113)에 의해 지지되어 있는 기판(2)이 회전된다.
이어서, 기판(2)의 표면에 도금액 또는 세정액 등을 공급하는 액 공급 기구(30A, 90)에 대하여, 도 4 및 도 5를 참조하여 설명한다. 액 공급 기구(30A, 90)는, 기판(2)의 표면에 대하여 도금액을 공급하는 도금액 공급 기구(30A)와, 기판(2)의 표면에 세정액을 공급하는 세정액 공급 기구(90)를 포함하고 있다.
도 4 및 도 5에 나타내는 바와 같이, 도금액 토출 노즐(42)은 노즐 헤드(104)에 장착되어 있다. 또한 노즐 헤드(104)는, 암(103)의 선단부에 장착되어 있고, 이 암(103)은, 상하 방향으로 연장 가능하게 되어 있고, 또한 회전 기구(165)에 의해 회전 구동되는 지지축(102)에 고정되어 있다. 도금액 공급 기구(30A)의 도금액 공급관은 암(103)의 내측에 배치되어 있다. 이러한 구성에 의해, 도금액 토출 노즐(42)을 개재하여 기판(2)의 표면의 임의의 개소에 원하는 높이로부터 토출하는 것이 가능하게 되어 있다.
세정액 공급 기구(90)는, 후술하는 바와 같이 기판(2)의 세정 공정에서 이용되는 것이며, 도 4에 나타내는 바와 같이, 노즐 헤드(104)에 장착된 노즐(92)을 포함하고 있다.
이 경우, 노즐(92)로부터, 세정액 또는 린스 처리액 중 어느 일방이 선택적으로 기판(2)의 표면에 토출된다.
(액 배출 기구)
이어서, 기판(2)으로부터 비산한 도금액 또는 세정액 등을 배출하는 액 배출 기구(120, 125, 130)에 대하여, 도 4를 참조하여 설명한다. 도 4에 나타내는 바와 같이, 케이싱(101) 내에는, 승강 기구(164)에 의해 상하 방향으로 구동되고, 배출구(124, 129, 134)를 가지는 컵(105)이 배치되어 있다. 액 배출 기구(120, 125, 130)는, 각각 배출구(124, 129, 134)로 모아지는 액을 배출하는 것으로 되어 있다.
도 4에 나타내는 바와 같이, 액 배출 기구(120, 125)는, 유로 전환기(121, 126)에 의해 전환되는 회수 유로(122, 127) 및 폐기 유로(123, 128)를 각각 가지고 있다. 이 중 회수 유로(122, 127)는, 도금액을 회수하여 재이용하기 위한 유로이며, 한편, 폐기 유로(123, 128)는 도금액을 폐기하기 위한 유로이다. 또한 도 4에 나타내는 바와 같이, 처리액 배출 기구(130)에는 폐기 유로(133)만이 마련되어 있다.
또한 도 4에 나타내는 바와 같이, 회수 유로(122)에는 도금액을 냉각하는 냉각 버퍼(120A)가 마련되어 있다.
<배선층 형성 방법>
이어서 이러한 구성으로 이루어지는 본 실시의 형태의 작용에 대하여, 도 2a ~ 도 3c에 의해 설명한다.
먼저 전공정에 있어서, 반도체 웨이퍼 등으로 이루어지는 기판(실리콘 기판)(2)에 대하여 오목부(2a)가 형성되고, 오목부(2a)가 형성된 기판(2)이 본 발명에 따른 배선층 형성 시스템(10) 내로 반송된다.
그리고 배선층 형성 시스템(10)의 밀착층 형성부(12) 내에 있어서, 오목부(2a)를 가지는 기판(2) 상에 밀착층(21)이 형성된다(도 2a 참조).
여기서 기판(2)에 오목부(2a)를 형성하는 방법으로서는, 종래 공지된 방법으로부터 적절히 채용할 수 있다. 구체적으로, 예를 들면, 드라이 에칭 기술로서, 불소계 또는 염소계 가스 등을 이용한 범용적 기술을 적용할 수 있는데, 특히 애스펙트비(홀의 깊이 / 홀의 직경)가 큰 홀을 형성하기 위해서는, 고속의 심굴 에칭이 가능한 ICP-RIE(Inductively Coupled Plasma Reactive Ion Etching : 유도 결합 플라즈마-반응성 이온 에칭)의 기술이 채용된 방법을 보다 적합하게 채용할 수 있고, 특히, 육불화 유황(SF6)을 이용한 에칭 단계와 C4F8 등의 테플론계 가스를 이용한 보호 단계를 반복하면서 행하는 보슈 프로세스라 칭해지는 방법을 적절하게 채용할 수 있다.
또한 밀착층 형성부(12)는 가열부를 가지는 진공실(도시하지 않음)을 가지고, 이 밀착층 형성부(12) 내에서, 오목부(2a)를 가지는 기판(2) 상에 실란 커플링제 등의 커플링제가 흡착되고, 이와 같이 하여 기판(2) 상에 밀착층(21)이 형성된다(SAM 처리). 실란 커플링제를 흡착시켜 형성된 밀착층(21)은, 후술하는 촉매층(22)과 기판(2)과의 밀착성을 향상시키는 것이다.
밀착층 형성부(12)에서 밀착층(21)이 형성된 기판(2)은, 기판 반송 암(11)에 의해 촉매층 형성부(13)로 보내진다. 그리고 이 촉매층 형성부(13)에서, 기판(2)의 밀착층(21) 상에, 예를 들면 촉매가 되는 나노 팔라듐(n-Pd)이 흡착되어 촉매층(22)이 형성된다(도 2b 참조).
이어서, 본 발명의 실시의 형태에 따른 촉매층 형성부(13)에 있어서의 촉매층 형성 공정에 대하여 더 설명한다.
먼저, 기판(2)에 공급되는 촉매 용액 및 촉매 용액에 포함되는 촉매에 대하여 설명한다.
기판(2)의 밀착층(21)에 흡착되는 촉매로서는, 도금 반응을 촉진할 수 있는 촉매 작용을 가지는 촉매가 적절히 이용되는데, 예를 들면 나노 입자로 이루어지는 촉매가 이용된다. 여기서 나노 입자란, 촉매 작용을 가지는 콜로이드 형상의 입자이며, 평균 입경이 20 nm 이하, 예를 들면 0.5 nm ~ 20 nm의 범위 내로 되어 있는 입자이다. 나노 입자를 구성하는 원소로서는, 예를 들면 팔라듐, 금, 백금 등을 들 수 있다.
이 중 나노 입자의 팔라듐을 n-Pd로서 나타낼 수 있다.
또한, 나노 입자를 구성하는 원소로서 루테늄이 이용되어도 된다.
나노 입자의 평균 입경을 측정하는 방법이 특별히 한정되지는 않고, 다양한 방법이 이용될 수 있다. 예를 들면, 촉매 용액 내의 나노 입자의 평균 입경을 측정하는 경우, 동적 광산란법 등이 이용될 수 있다. 동적 광산란법이란, 촉매 용액 내에 분산되어 있는 나노 입자에 레이저광을 조사하고, 그 산란광을 관찰함으로써, 나노 입자의 평균 입경 등을 산출하는 방법이다.
또한, 기판(2)의 오목부(2a)에 흡착한 나노 입자의 평균 입경을 측정하는 경우, TEM 또는 SEM 등을 이용하여 얻어진 화상으로부터, 소정의 개수의 나노 입자, 예를 들면 20 개의 나노 입자를 검출하여 이들 나노 입자의 입경의 평균값을 산출할 수도 있다.
이어서, 나노 입자로 이루어지는 촉매가 포함되는 촉매 용액에 대하여 설명한다. 촉매 용액은, 촉매가 되는 나노 입자를 구성하는 금속의 이온을 함유하는 것이다.
예를 들면 나노 입자가 팔라듐으로 구성되어 있는 경우, 촉매 용액에는 팔라듐 이온원으로서 염화 팔라듐 등의 팔라듐 화합물이 함유되어 있다.
촉매 용액의 구체적인 조성은 특별히 한정되지는 않지만, 바람직하게는, 촉매 용액의 점성 계수가 0.01 Pa·s 이하가 되도록 촉매 용액의 조성이 설정되어 있다. 촉매 용액의 점성 계수를 상기 범위 내로 함으로써, 기판(2)의 오목부(2a)의 직경이 작은 경우라도, 기판(2)의 오목부(2a)의 하부에까지 촉매 용액을 충분히 확산시킬 수 있다. 이에 의해, 기판(2)의 오목부(2a)의 하부에까지 촉매를 보다 확실히 흡착시킬 수 있다.
바람직하게는, 촉매 용액 중의 촉매는 분산제에 의해 피복되어 있다. 이에 의해, 촉매의 계면에 있어서의 계면 에너지를 작게 할 수 있다. 따라서, 촉매 용액 내에 있어서의 촉매의 확산을 보다 촉진할 수 있고, 이에 의해, 기판(2)의 오목부(2a)의 하부에까지 촉매를 보다 단시간에 도달시킬 수 있다고 상정된다.
또한, 복수의 촉매가 응집하여 그 입경이 커지는 것을 방지할 수 있고, 이에 의해서도, 촉매 용액 내에 있어서의 촉매의 확산을 보다 촉진할 수 있다고 상정된다.
분산제로 피복된 촉매를 준비하는 방법이 특별히 한정되지는 않는다. 예를 들면, 미리 분산제로 피복된 촉매를 포함하는 촉매 용액이, 촉매층 형성부(13)에 대하여 공급되어도 된다. 혹은, 촉매를 분산제로 피복하는 공정을 촉매층 형성부(13)의 내부에서 실시하도록, 촉매층 형성부(13)가 구성되어 있어도 된다.
분산제로서는, 구체적으로 폴리비닐 피롤리돈(PVP), 폴리 아크릴산(PAA), 폴리에틸렌이민(PEI), 테트라메틸 암모늄(TMA), 구연산 등이 바람직하다.
그 외에, 특성을 조정하기 위한 각종 약제가 촉매 용액에 첨가되어 있어도 된다.
또한 촉매를 포함하는 촉매 용액으로서는, n-Pd 등의 나노 입자를 포함하는 촉매 용액에 한정되지 않고, 염화 팔라듐 수용액(PdCl2)을 촉매 용액으로서 이용하고, 염화 팔라듐(PdCl2) 중의 Pd 이온을 촉매로서 이용해도 된다.
이와 같이, 촉매층 형성부(13)에서 기판(2) 상에 촉매층(22)을 형성한 후, 기판(2)은 기판 반송 암(11)에 의해 배리어층 형성부(14)로 보내진다.
이어서 배리어층 형성부(14)에 있어서, 기판(2)의 촉매층(22) 상에, Cu 확산 방지막(배리어막)으로서 기능하는 배리어층(23)이 형성된다(도 2c 참조).
이 경우, 배리어층 형성부(14)는, 도 4 및 도 5에 나타내는 바와 같은 액 처리 장치로 이루어지고, 기판(2)의 촉매층(22) 상에 무전해 도금 처리를 실시함으로써 배리어층(23)을 형성할 수 있다.
배리어층 형성부(14)에서 배리어층(23)을 형성하는 경우, 도금액으로서는, 예를 들면 Co-W-B를 포함하는 도금액을 이용할 수 있고, 도금액의 온도는 40 ~ 75 ℃(바람직하게는 65 ℃)로 유지되어 있다.
Co-W-B를 포함하는 도금액을 기판(2) 상에 공급함으로써, 기판(2)의 촉매층(22) 상에 무전해 도금 처리에 의해, Co-W-B를 포함하는 배리어층(23)이 형성된다.
이어서 촉매층(22) 상에 배리어층(23)이 형성된 기판(2)은, 기판 반송 암(11)에 의해, 배리어층 형성부(14)로부터 소성부(15)로 보내진다.
그리고 이 소성부(15) 내에서, 기판(2)은, 산화를 억제하기 위하여 N2 가스가 충전된 불활성 분위기 중에서 핫 플레이트 상에서 가열된다. 이와 같이 하여 기판(2)의 배리어층(23)이 소성된다(Bake 처리).
소성부(15)에 있어서, 배리어층(23)을 소성할 시의 소성 온도는 150 ~ 200 ℃, 소성 시간은 10 ~ 30 분으로 되어 있다.
이와 같이 기판(2) 상의 배리어층(23)을 소성함으로써, 배리어층(23) 내의 수분을 외방으로 방출할 수 있고, 동시에 배리어층(23) 내의 금속 간 결합을 높일 수 있다.
이와 같이 하여 형성된 배리어층(23)은, Cu 확산 방지층(배리어막)으로서 기능한다. 이어서 배리어층(23)이 형성된 기판(2)은, 이 후 기판 반송 암(11)에 의해 시드층 형성부(16)로 보내진다.
이어서 시드층 형성부(16)에서, 기판(2)의 배리어층(23) 상에, 배선층(27)을 형성하기 위한 시드막으로서 기능하는 무전해 Cu 도금층을 포함하는 시드층(24)이 형성된다(도 2d 참조).
이 경우, 시드층 형성부(16)는, 도 4 및 도 5에 나타내는 바와 같은 액 처리 장치로 이루어지고, 기판(2)의 배리어층(23) 상에 무전해 도금 처리를 실시함으로써, 무전해 Cu 도금층을 포함하는 시드층(24)을 형성할 수 있다.
시드층 형성부(16)에서 형성된 무전해 Cu 도금층을 포함하는 시드층(24)은, 배선층(27)을 형성하기 위한 시드막으로서 기능하는 것이며, 시드층 형성부(16)에서 이용되는 도금액에는, 구리 이온원이 되는 구리염, 예를 들면 황산 구리, 초산 구리, 염화 구리, 브롬화 구리, 산화 구리, 수산화 구리, 피로인산 구리 등이 포함되어 있다. 또한 도금액에는, 구리 이온의 착화제 및 환원제가 더 포함되어 있다. 또한 도금액에는, 도금 반응의 안정성 또는 속도를 향상시키기 위한 다양한 첨가제가 포함되어 있어도 된다.
이와 같이 하여 기판(2) 상에 형성된 배리어층(23)과 시드층(24)에 의해 메탈층(25)이 구성되고, 메탈층(25)이 형성된 기판(2)은, 시드층 형성부(16)로부터 레지스트 패턴 형성부(30)로 보내진다.
이 경우, 기판(2) 상에 형성된 메탈층(25)의 배리어층(23) 및 시드층(24)은, 모두 무전해 도금 처리에 의해 형성되어 있고, 예를 들면 배리어층(23) 및 시드층(24)을 PVD 혹은 CVD 등의 성막 처리에 의해 형성하는 경우에 비해 메탈층(25) 전체의 두께를 200 nm 이하, 예를 들면 150 nm 이하까지 작게 할 수 있다.
배리어층(23) 및 시드층(24)을 성막 처리에 의해 형성한 경우, 메탈층(25) 전체의 두께는 1000 nm 이상이 되어, 후술하는 에칭 처리에 의해 제거하는 것은 곤란하지만, 본 실시의 형태에 따르면, 메탈층(25) 전체의 두께를 작게 할 수 있고, 이 때문에 에칭 처리에 의해 메탈층(25)을 용이하게 제거할 수 있다.
또한, 시드층(24)이 형성된 기판(2)을 소성부(15)로 보내 소성한 후, 레지스트 패턴 형성부(30)로 보내도 된다.
이어서 레지스트 패턴 형성부(30)에서, 기판(2)의 메탈층(25) 상에 오목부(2a)를 둘러싸고, 또한 오목부(2a)보다 큰 형상을 가지는 개구(26a)를 가지는 레지스트 패턴(26)이 형성된다(도 2e 참조).
이와 같이 하여 기판(2)의 메탈층(25) 상에 레지스트 패턴(26)이 형성된 기판(2)은, 기판 반송 암(11)에 의해 배선층 형성부(17)로 보내진다. 이어서 배선층 형성부(17)에서, 기판(2)에 대하여 전해 Cu 도금 처리가 실시되고, 기판(2)의 오목부(2a) 내에 시드층(24)을 시드막으로서 전해 Cu 도금층이 충전되고, 이 전해 도금층에 의해 배선층(27)이 얻어진다(도 3a 참조).
이어서 오목부(2a)에 전해 도금층을 충전함으로써 배선층(27)이 형성된 기판(2)은, 이 후 레지스트 패턴 제거부(31)로 보내지고, 이 레지스트 패턴 제거부(31)에서 기판(2) 상의 레지스트 패턴(26)이 제거된다(도 3b 참조).
이 경우, 레지스트 패턴 제거부(31)에서 레지스트 패턴(26)을 드라이 에칭 또는 웨트 에칭에 의해 제거할 수 있다.
이어서 레지스트 패턴 제거부(31)에서 레지스트 패턴(26)이 제거된 기판(2)은, 이 후 에칭 처리부(32)로 보내지고, 이 에칭 처리부(32)에서 기판(2) 상의 메탈층(25) 중, 배선층(27)의 외방에 위치하는 메탈층(25) 및 밀착층(21)이 에칭 처리에 의해 제거된다(도 3c 참조).
에칭 처리부(32)에서 메탈층(25)을 드라이 에칭 또는 웨트 에칭에 의해 용이하고 또한 정밀도 좋게 제거할 수 있다.
즉, 상술한 바와 같이 기판(2)에 형성된 메탈층(25)의 배리어층(23) 및 시드층(24)은, 모두 무전해 도금 처리에 의해 형성되기 때문에, 기판(2) 표면 상의 메탈층(25) 전체의 두께는 200 nm 이하, 바람직하게는 150 nm 이하로 되어 있다.
이 때문에 에칭 처리부(32)에서, 메탈층(25)을 에칭 처리에 의해 용이하고 또한 간단하게 제거할 수 있다.
한편, 메탈층(25)의 배리어층(23) 및 시드층(24)의 쌍방을, PVD 또는 CVD 등의 성막 처리에 의해 형성하는 경우, 메탈층(25)의 두께는 1000 nm 이상이 된다. 이 때문에 메탈층(25)을 에칭 처리에 의해 제거하는 경우, 에칭 처리에 장시간을 요하고, 또한 이 에칭 처리 중에 배선층(27)도 일부 제거되는 것도 상정된다.
이에 대하여 본 실시의 형태에 따르면, 메탈층(25)을 도금 처리에 의해 형성하여 메탈층(25) 전체의 두께를 작게 억제할 수 있고, 이에 의해, 메탈층(25)을 에칭 처리에 의해 용이하고 또한 간단하게 제거할 수 있다.
또한 에칭 처리에 의해 메탈층(25)을 매우 단시간에 제거할 수 있기 때문에, 에칭 처리 중에 배선층(27)이 깎이는 경우는 없다. 또한 메탈층(25)을 형성하기 위하여 PVD 또는 CVD 등의 고가의 성막 장치를 이용할 필요가 없어, 배선 형성 시스템을 전체적으로 저비용으로 구성할 수 있다.
<본 실시의 형태의 변형예>
이하, 본 실시의 형태의 변형예에 대하여 설명한다.
상기 실시의 형태에 있어서, 메탈층(25) 중 배리어층(23) 및 시드층(24)의 쌍방을 무전해 도금 처리에 의해 형성한 예를 나타냈지만, 이에 한정되지 않고, 배리어층(23)을 PVD 또는 CVD 등의 성막 처리에 의해 형성하고, 또한 시드층(24)만을 무전해 도금 처리에 의해 형성해도 된다.
또한 Co-W-B를 포함하는 도금액을 이용하여, Co-W-B를 포함하는 배리어층(23)을 형성한 예를 나타냈지만, 이에 한정되지 않고, 배리어층(23)이 Ni 또는 Ni 합금을 포함하고 있어도 된다. 또한, 배리어층(23)은 Ni 합금, Co 합금 등의 복수 층으로 형성되어도 된다.
또는 배선층(27)이 전해 Cu 도금층을 포함하는 예를 나타냈지만, 이에 한정되지 않고, 배선층(27)은 전해 Ni 도금층을 포함하고 있어도 되고, 전해 Co 도금층을 포함하고 있어도 된다. 배선층(27)이 전해 Ni 도금층을 포함하는 경우, 시드층(24)은 Ni 또는 Ni 합금을 포함하고 있어도 되고, 배선층(27)이 전해 Co 도금층을 포함하는 경우, 시드층(24)은 Co 또는 Co 합금을 포함하고 있어도 된다. 또한, 이 경우는 배리어층(23)을 이용하지 않는 경우여도 된다.
또한 기판(2)은, 배선층(27)을 형성하기 위한 오목부(2a)를 가지는 예를 나타냈지만, 기판(2)은 오목부(2a)에 더하여 오목부(2a)보다 작은 홈으로 이루어지는 얼라인먼트 마크(도시하지 않음)를 가지고 있어도 된다.
기판(2) 상에 성막 처리에 의해 배리어층(23)과 시드층(24)을 포함하는 메탈층(25)을 형성하는 경우, 메탈층(25)의 두께가 커지기 때문에, 메탈층(25)에 의해 기판(2) 상의 얼라인먼트 마크가 매몰되어, 이 얼라인먼트 마크를 검지기에 의해 판독하는 것이 어려워진다. 이에 대하여 본 실시의 형태에 따르면, 기판(2) 상에 도금 처리를 실시하여 두께가 작은 메탈층(25)을 형성할 수 있기 때문에, 메탈층(25)에 의해 얼라인먼트 마크가 매몰되는 경우가 없다.
2 : 기판
2a : 오목부
10 : 배선층 형성 시스템
11 : 기판 반송 암
12 : 밀착층 형성부
13 : 촉매층 형성부
14 : 배리어층 형성부
15 : 소성부
16 : 시드층 형성부
17 : 배선층 형성부
18 : 카세트 스테이션
19 : 제어부
19A : 기억 매체
21 : 밀착층
22 : 촉매층
23 : 배리어층
24 : 시드층
25 : 메탈층
26 : 레지스트 패턴
26a : 개구
27 : 배선층
30 : 레지스트 패턴 형성부
31 : 레지스트 패턴 제거부
32 : 에칭 처리부

Claims (9)

  1. 기판에 대하여 배선층을 형성하는 배선층 형성 방법에 있어서,
    오목부를 가지는 기판을 준비하는 공정과,
    상기 기판의 표면 및 상기 오목부 내면에 배리어층 및 시드층으로 이루어지는 메탈층을 형성하는 공정과,
    상기 기판의 메탈층 상에 상기 오목부를 둘러싸는 개구를 가지는 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴의 개구로부터 도금액을 공급하는 도금 처리에 의해 상기 오목부 내에 배선층을 마련하는 공정과,
    상기 기판 상의 상기 메탈층 중, 상기 배선층의 외방에 위치하는 메탈층을 에칭 처리에 의해 제거하는 공정을 구비하고,
    상기 메탈층의 시드층은 무전해 도금 처리에 의해 형성되어 있는 것을 특징으로 하는 배선층 형성 방법.
  2. 제 1 항에 있어서,
    상기 메탈층의 배리어층은 무전해 도금 처리에 의해 형성되어 있는 것을 특징으로 하는 배선층 형성 방법.
  3. 제 1 항에 있어서,
    상기 메탈층의 배리어층은 CVD 또는 PVD에 의한 성막 처리에 의해 형성되어 있는 것을 특징으로 하는 배선층 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 메탈층의 두께는 200 nm 이하로 되어 있는 것을 특징으로 하는 배선층 형성 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 배리어층은 코발트 또는 코발트 합금을 포함하는 것을 특징으로 하는 배선층 형성 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 시드층은 구리 또는 구리 합금을 포함하는 것을 특징으로 하는 배선층 형성 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 배선층은 구리를 포함하는 도금액을 이용한 전해 도금 처리에 의해 형성되어 있는 것을 특징으로 하는 배선층 형성 방법.
  8. 기판에 대하여 배선층을 형성하는 배선층 형성 시스템에 있어서,
    오목부를 가지는 기판의 표면 및 오목부 내면에 배리어층 및 시드층으로 이루어지는 메탈층을 형성하는 메탈층 형성부와,
    상기 기판 상에 상기 오목부를 둘러싸는 개구를 가지는 레지스트 패턴을 형성하는 레지스트 패턴 형성부와,
    상기 레지스트 패턴의 개구로부터 도금액을 공급하는 도금 처리에 의해 상기 오목부 내에 배선층을 마련하는 배선층 형성부와,
    상기 기판 상의 상기 메탈층 중, 상기 배선층의 외방에 위치하는 메탈층을 에칭 처리에 의해 제거하는 에칭 처리부를 구비하고,
    상기 메탈층의 시드층은, 무전해 도금 처리에 의해 형성되어 있는 것을 특징으로 하는 배선층 형성 시스템.
  9. 배선층 형성 시스템에 배선층 형성 방법을 실행시키기 위한 컴퓨터 프로그램을 저장한 기억 매체에 있어서,
    상기 배선층 형성 방법은,
    오목부를 가지는 기판을 준비하는 공정과,
    상기 기판의 표면 및 상기 오목부 내면에 배리어층 및 시드층으로 이루어지는 메탈층을 형성하는 공정과,
    상기 기판의 메탈층 상에 상기 오목부를 둘러싸는 개구를 가지는 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴의 개구로부터 도금액을 공급하는 도금 처리에 의해 상기 오목부 내에 배선층을 마련하는 공정과,
    상기 기판 상의 상기 메탈층 중, 상기 배선층의 외방에 위치하는 메탈층을 에칭 처리에 의해 제거하는 공정을 구비하고,
    상기 메탈층의 시드층은, 무전해 도금 처리에 의해 형성되어 있는 것을 특징으로 하는 기억 매체.
KR1020150180254A 2014-12-25 2015-12-16 배선층 형성 방법, 배선층 형성 시스템 및 기억 매체 KR102560933B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014263452A JP6359444B2 (ja) 2014-12-25 2014-12-25 配線層形成方法、配線層形成システムおよび記憶媒体
JPJP-P-2014-263452 2014-12-25

Publications (2)

Publication Number Publication Date
KR20160078882A true KR20160078882A (ko) 2016-07-05
KR102560933B1 KR102560933B1 (ko) 2023-07-28

Family

ID=56165076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150180254A KR102560933B1 (ko) 2014-12-25 2015-12-16 배선층 형성 방법, 배선층 형성 시스템 및 기억 매체

Country Status (4)

Country Link
US (1) US20160190040A1 (ko)
JP (1) JP6359444B2 (ko)
KR (1) KR102560933B1 (ko)
TW (1) TW201635462A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020255772A1 (ja) * 2019-06-18 2020-12-24 東京エレクトロン株式会社 基板処理方法および基板処理装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349593A (ja) * 2003-05-26 2004-12-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR20120011801A (ko) * 2010-07-20 2012-02-08 롬 앤드 하스 일렉트로닉 머트어리얼즈, 엘.엘.씨. 나노입자 조성물
JP2012231096A (ja) 2011-04-27 2012-11-22 Elpida Memory Inc 半導体装置及びその製造方法
JP2013067856A (ja) * 2011-09-09 2013-04-18 Kansai Univ 触媒の吸着処理方法および吸着処理装置
JP2013204071A (ja) * 2012-03-27 2013-10-07 Tokyo Electron Ltd めっき処理方法、めっき処理システムおよび記憶媒体
JP2013247254A (ja) * 2012-05-25 2013-12-09 Lapis Semiconductor Co Ltd 半導体装置およびその製造方法
KR20140113550A (ko) * 2013-03-15 2014-09-24 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 무전해 금속화를 위한 안정한 촉매
KR20140138161A (ko) * 2012-03-22 2014-12-03 도쿄엘렉트론가부시키가이샤 도금 처리 방법, 도금 처리 시스템 및 기억 매체

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495443B1 (en) * 2001-06-05 2002-12-17 Advanced Micro Devices, Inc. Method of re-working copper damascene wafers
US20030074098A1 (en) * 2001-09-18 2003-04-17 Cheung Robin W. Integrated equipment set for forming an interconnect on a substrate
US20050230262A1 (en) * 2004-04-20 2005-10-20 Semitool, Inc. Electrochemical methods for the formation of protective features on metallized features
TW200632147A (ko) * 2004-11-12 2006-09-16
US7960825B2 (en) * 2006-09-06 2011-06-14 Megica Corporation Chip package and method for fabricating the same
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
KR101078738B1 (ko) * 2009-09-08 2011-11-02 한양대학교 산학협력단 반도체 소자의 구리배선 및 그 형성방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349593A (ja) * 2003-05-26 2004-12-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR20120011801A (ko) * 2010-07-20 2012-02-08 롬 앤드 하스 일렉트로닉 머트어리얼즈, 엘.엘.씨. 나노입자 조성물
JP2012231096A (ja) 2011-04-27 2012-11-22 Elpida Memory Inc 半導体装置及びその製造方法
JP2013067856A (ja) * 2011-09-09 2013-04-18 Kansai Univ 触媒の吸着処理方法および吸着処理装置
KR20140138161A (ko) * 2012-03-22 2014-12-03 도쿄엘렉트론가부시키가이샤 도금 처리 방법, 도금 처리 시스템 및 기억 매체
JP2013204071A (ja) * 2012-03-27 2013-10-07 Tokyo Electron Ltd めっき処理方法、めっき処理システムおよび記憶媒体
KR20140138714A (ko) * 2012-03-27 2014-12-04 도쿄엘렉트론가부시키가이샤 도금 처리 방법, 도금 처리 시스템 및 기억 매체
JP2013247254A (ja) * 2012-05-25 2013-12-09 Lapis Semiconductor Co Ltd 半導体装置およびその製造方法
KR20140113550A (ko) * 2013-03-15 2014-09-24 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 무전해 금속화를 위한 안정한 촉매

Also Published As

Publication number Publication date
TW201635462A (zh) 2016-10-01
JP2016122800A (ja) 2016-07-07
US20160190040A1 (en) 2016-06-30
JP6359444B2 (ja) 2018-07-18
KR102560933B1 (ko) 2023-07-28

Similar Documents

Publication Publication Date Title
JP6054279B2 (ja) 金属配線層形成方法、金属配線層形成装置および記憶媒体
KR20160102896A (ko) 반도체 장치, 도금 처리 방법, 도금 처리 시스템 및 기억 매체
KR20140138161A (ko) 도금 처리 방법, 도금 처리 시스템 및 기억 매체
TWI663286B (zh) 觸媒層形成方法、觸媒層形成系統及記憶媒體
KR20160078882A (ko) 배선층 형성 방법, 배선층 형성 시스템 및 기억 매체
JP6181006B2 (ja) めっき前処理方法、めっき処理システムおよび記憶媒体
KR102356776B1 (ko) 촉매층 형성 방법, 촉매층 형성 시스템 및 기억 매체
TWI679301B (zh) 緊密層形成方法、緊密層形成系統及記憶媒體
KR20190064569A (ko) 금속 배선층 형성 방법, 금속 배선층 형성 장치 및 기억 매체

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant