JP6359444B2 - 配線層形成方法、配線層形成システムおよび記憶媒体 - Google Patents

配線層形成方法、配線層形成システムおよび記憶媒体 Download PDF

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Description

本発明は基板に対して配線層を形成する配線層形成方法、配線層形成システムおよび記憶媒体に関する。
近年、LSIなどの半導体装置は、実装面積の省スペース化や処理速度の改善といった課題に対応するべく、より一層高密度化することが求められている。高密度化を実現する技術の一例として、複数の配線基板を積層することにより三次元LSIなどの多層基板を作製する多層配線技術が知られている。
多層配線技術においては一般に、配線基板間の導通を確保するため、配線基板を貫通するとともに銅(Cu)などの導電性材料が埋め込まれた貫通ビアホールが配線基板に設けられている。導電性材料が埋め込まれた貫通ビアホールを作製するための技術の一例として、無電解めっき法が知られている。
配線基板を作製する具体的な方法として、凹部が形成された基板を準備し、次に、基板上にCu拡散防止膜としてのバリア層を形成し、このバリア層上にシード層を形成する方法が知られている。その後凹部内のシード層上に電解CuめっきによりCuが埋め込まれ、埋め込まれたCuは凹部内で配線層を構成する。
上述のように、基板の凹部内にCuを埋め込んで配線層を形成する前に、基板上にバリア層およびシード層を形成しているが、これらのバリア層およびシード層はPVD又はCVD等の成膜処理により形成される。このため、基板表面のバリア層およびシード層は膜厚が大きくなり(例えば1000nm以上)、基板の凹部内にCuを埋め込んで配線層を形成した後、基板表面の配線層外方に位置するバリア層およびシード層をエッチング等で除去する作業が困難となる。また膜厚が大きなバリア層およびシード層をエッチングで除去する際、エッチング時間が長くかかり、このエッチング中に配線層までが欠けてしまうことがある。
特開2012−231096号公報
本発明は、このような点を考慮してなされたものであり、基板の凹部内に配線層を形成した後、基板表面の配線層外方に位置するバリア層およびシード層を容易に除去することができる配線層形成方法、配線層形成システムおよび記憶媒体を提供することを目的とする。
本発明は、基板に対して配線層を形成する配線層形成方法において、凹部を有する基板を準備する工程と、前記基板の表面および前記凹部内面にバリア層およびシード層からなるメタル層を形成する工程と、前記基板のメタル層上に前記凹部を囲む開口を有するレジストパターンを形成する工程と、前記レジストパターンの開口からめっき液を供給するめっき処理により前記凹部内に配線層を設ける工程と、前記基板上の前記メタル層のうち、前記配線層の外方に位置するメタル層をエッチング処理により除去する工程とを備え、前記メタル層のシード層は、無電解めっき処理により形成されていることを特徴とする配線層形成方法である。
本発明は、基板に対して配線層を形成する配線層形成システムにおいて、凹部を有する基板の表面および凹部内面にバリア層およびシード層からなるメタル層を形成するメタル形成部と、前記基板上に前記凹部を囲む開口を有するレジストパターンを形成するレジストパターン形成部と、前記レジストパターンの開口からめっき液を供給するめっき処理により前記凹部内に配線層を設ける配線層形成部と、前記基板上の前記メタル層のうち、前記配線層の外方に位置するメタル層をエッチング処理により除去するエッチング処理部とを備え、前記メタル層のシード層は、無電解めっき処理により形成されていることを特徴とする配線層形成システムである。
本発明は、配線層形成システムに配線層形成方法を実行させるためのコンピュータプログラムを格納した記憶媒体において、前記配線層形成方法は、凹部を有する基板を準備する工程と、前記基板の表面および前記凹部内面にバリア層およびシード層からなるメタル層を形成する工程と、前記基板のメタル層上に前記凹部を囲む開口を有するレジストパターンを形成する工程と、前記レジストパターンの開口からめっき液を供給するめっき処理により前記凹部内に配線層を設ける工程と、前記基板上の前記メタル層のうち、前記配線層の外方に位置するメタル層をエッチング処理により除去する工程とを備え、前記メタル層のシード層は、無電解めっき処理により形成されていることを特徴とする記憶媒体である。
本発明によれば、基板の凹部内に配線層を形成した後、基板表面の配線層外方に位置するバリア層およびシード層をエッチング処理により容易かつ簡単に除去することができる。
図1は、本発明の実施の形態における配線層形成システム全体を示すブロック図。 図2(a)〜(e)は、配線層形成方法が施される基板を示す図。 図3(a)〜(c)は、配線層形成方法が施される基板を示す図。 図4は、バリア層形成部およびシード層形成部を示す側断面図。 図5は、バリア層形成部およびシード層形成部を示す平面図。
<配線層形成システム>
図1乃至図5により本発明の一実施の形態について説明する。
まず図1により本発明による配線層形成システムについて述べる。
図1に示すように、配線層形成システム10は半導体ウエハ等の凹部2aを有する基板(シリコン基板)2に対してめっき処理を施すものである(図2(a)〜(e)および図3(a)〜(d)参照)。
このような配線層形成システム10は、基板2を収納したカセット(図示せず)が載置されるカセットステーション18と、カセットステーション18上のカセットから基板2を取り出して搬送する基板搬送アーム11と、基板搬送アーム11が走行する走行路11aとを備えている。
また走行路11の一側に、基板2上にシランカップリング剤等のカップリング剤を吸着させて後述する密着層21を形成する密着層形成部12と、基板2の密着層21上に触媒を吸着させて後述する触媒層22を形成する触媒層形成部13と、基板2の触媒層22上に後述するCu拡散防止膜(バリア層)として機能するバリア層23を形成するバリア層形成部14とが配置されている。
また走行路11の他側に、基板2に形成されたバリア層23を焼きしめる焼きしめ部15と、基板2に形成されたバリア層23上に、後述するシード層24となる無電解銅めっき層(無電解Cuめっき層)を形成するためのシード層形成部16が配置されている。さらにシード層形成部16には、基板2上に凹部2aを囲む開口26aを有するレジストパターン26を形成するためのレジストパターン形成部30が接続されている。
また焼きしめ部15に隣接して、基板2に形成された凹部2a内に、無電解Cuめっき層24をシード層として電解銅めっき層(電解Cuめっき層)を充てんして配線層27を形成するための配線層形成部17が配置されている。
さらに配線層形成部17には、基板2上のレジストパターン26を除去するレジストパターン除去部31が接続され、さらにレジストパターン除去部31には、基板2上のバリア層23およびシード層24のうち、配線層27の外方に位置するバリア層23およびシード層24をエッチング処理により除去するエッチング処理部32が接続されている。
ところで、バリア層形成部14により形成されるバリア層23と、シード層形成部16により形成されるシード層24は、いずれも後述のように無電触めっき処理により形成され、これらバリア層23とシード層24とによりメタル層25が構成される。
このためバリア層形成部14とシード層形成部16は、メタル層25を形成するためのメタル層形成部14、16を構成する。
またレジストパターン形成部30は基板2上に凹部2aを囲む開口26aを有するレジストパターン26を形成するものであり、図示しないが、シード層24が形成された基板2上にレジストを塗布するレジスト塗布部と、レジストを露出するレジスト露光部と、露光されたレジストを現像するレジスト現像部とを有している。
また上述した配線層形成システム10の各構成部材、例えばカセットステーション18、基板搬送アーム11、密着層形成部12、触媒層形成部13、バリア層形成部14、焼きしめ部15、シード層形成部16、配線層形成部17、レジストパターン形成部30、およびエッチング処理部31は、いずれも制御部19に設けた記憶媒体19Aに記録された各種のプログラムに従って制御部19で駆動制御され、これによって基板2に対する様々な処理が行われる。ここで、記憶媒体19Aは、各種の設定データや後述するめっき処理プログラム等の各種のプログラムを格納している。記憶媒体19Aとしては、コンピューターで読み取り可能なROMやRAMなどのメモリーや、ハードディスク、CD−ROM、DVD−ROMやフレキシブルディスクなどのディスク状記憶媒体などの公知のものが使用され得る。
次にバリア層23を形成するためのバリア層形成部14と、シード層24を形成するためのシード層形成部16について更に述べる。
バリア層形成部14とシード層形成部16は、いずれも図4および図5に示す液処理装置から構成することができる。
なお、バリア層形成部14とシード層形成部16はいずれも同様の液処理装置から構成することができ、このうちバリア層形成部14について図4および図5により説明する。
バリア層形成部14は、図4および図5に示すように、ケーシング101の内部で基板2を回転保持するための基板回転保持機構(基板収容部)110と、基板2の表面にめっき液や洗浄液などを供給する液供給機構30A,90と、基板2から飛散しためっき液や洗浄液などを受けるカップ105と、カップ105で受けためっき液や洗浄液を排出する排出口124,129,134と、排出口に集められた液を排出する液排出機構120,125,130と、基板回転保持機構110、液供給機構30A,90,カップ105、および液排出機構120,125,130を制御するバリア層形成部用の制御機構160と、を備えている。
(基板回転保持機構)
このうち基板回転保持機構110は、図4および図5に示すように、ケーシング101内で上下に伸延する中空円筒状の回転軸111と、回転軸111の上端部に取り付けられたターンテーブル112と、ターンテーブル112の上面外周部に設けられ、基板2を支持するウエハチャック113と、回転軸111を回転駆動する回転機構162と、を有している。このうち回転機構162は、制御機構160により制御され、回転機構162によって回転軸111が回転駆動され、これによって、ウエハチャック113により支持されている基板2が回転される。
次に、基板2の表面にめっき液や洗浄液などを供給する液供給機構30A,90について、図4および図5を参照して説明する。液供給機構30A,90は、基板2の表面に対してめっき液を供給するめっき液供給機構30Aと、基板2の表面に洗浄液を供給する洗浄液供給機構90と、を含んでいる。
図4および図5に示すように、吐出ノズル32は、ノズルヘッド104に取り付けられている。またノズルヘッド104は、アーム103の先端部に取り付けられており、このアーム103は、上下方向に延伸可能となっており、かつ、回転機構165により回転駆動される支持軸102に固定されている。めっき液供給機構30Aのめっき液供給管はアーム103の内側に配置されている。このような構成により、めっき液吐出ノズル32を介して基板2の表面の任意の箇所に所望の高さから吐出することが可能となっている。
洗浄液供給機構90は、後述するように基板2の洗浄工程において用いられるものであり、図4に示すように、ノズルヘッド104に取り付けられたノズル92を含んでいる。
この場合、ノズル92から、洗浄液またはリンス処理液のいずれかが選択的に基板2の表面に吐出される。
(液排出機構)
次に、基板2から飛散しためっき液や洗浄液などを排出する液排出機構120,125,130について、図4を参照して説明する。図4に示すように、ケーシング101内には、昇降機構164により上下方向に駆動され、排出口124,129,134を有するカップ105が配置されている。液排出機構120,125,130は、それぞれ排出口124,129,134に集められる液を排出するものとなっている。
図4に示すように、液排出機構120,125は、流路切換器121,126により切り替えられる回収流路122,127および廃棄流路123,128をそれぞれ有している。このうち回収流路122,127は、めっき液を回収して再利用するための流路であり、一方、廃棄流路123,128は、めっき液を廃棄するための流路である。なお図4に示すように、処理液排出機構130には廃棄流路133のみが設けられている。
また図4および図5に示すように、回収流路122にはめっき液を冷却する冷却バッファ120Aが設けられている。
<配線層形成方法>
次にこのような構成からなる本実施の形態の作用について、図2および図3により説明する。
まず前工程において、半導体ウエハ等からなる基板(シリコン基板)2に対して凹部2aが形成され、凹部2aが形成された基板2が本発明による配線層形成システム10内に搬送される。
そして配線層形成システム10の密着層形成部12内において、凹部2aを有する基板2上に密着層21が形成される(図2(a)参照)。
ここで基板2に凹部2aを形成する方法としては、従来公知の方法から適宜採用することができる。具体的には、例えば、ドライエッチング技術として、弗素系又は塩素系ガス等を用いた汎用的技術を適用できるが、特にアスペクト比(孔の深さ/孔の径)の大きな孔を形成するには、高速な深掘エッチングが可能なICP−RIE(Inductively Coupled Plasma Reactive Ion Etching:誘導結合プラズマ−反応性イオンエッチング)の技術の採用した方法をより好適に採用でき、特に、六フッ化硫黄(SF6)を用いたエッチングステップとC4F8などのテフロン系ガスを用いた保護ステップとを繰り返しながら行うボッシュプロセスと称される方法を好適に採用できる。
また密着層形成部12は加熱部を有する真空室(図示せず)を有し、この密着層形成部12内において、凹部2aを有する基板2上にシランカップリング剤等のカップリング剤が吸着され、このようにして基板2上に密着層21が形成される(SAM処理)。シランカップリング剤を吸着させて形成された密着層21は、後述する触媒層22と基板2との密着性を向上させるものである。
密着層形成部12において密着層21が形成された基板2は、基板搬送アーム11によって触媒層形成部13へ送られる。そしてこの触媒層形成部13において、基板2の密着層21上に、例えば触媒となるナノパラジウム(n−Pd)が吸着されて触媒層22が形成される(図2(b)参照)。
次に本発明の実施の形態による触媒層形成部13における触媒層形成工程について、更に説明する。
まず、基板2に供給される触媒溶液および触媒溶液に含まれる触媒について説明する。
基板2の密着層21に吸着される触媒としては、めっき反応を促進することができる触媒作用を有する触媒が適宜用いられるが、例えば、ナノ粒子からなる触媒が用いられる。ここでナノ粒子とは、触媒作用を有するコロイド状の粒子であって、平均粒径が20nm以下、例えば0.5nm〜20nmの範囲内となっている粒子のことである。ナノ粒子を構成する元素としては、例えば、パラジウム、金、白金などが挙げられる。このうちナノ粒子のパラジウムをn−Pdとして表わすことができる。
また、ナノ粒子を構成する元素として、ルテニウムが用いられてもよい。
ナノ粒子の平均粒径を測定する方法が特に限られることはなく、様々な方法が用いられ得る。例えば、触媒溶液内のナノ粒子の平均粒径を測定する場合、動的光散乱法などが用いられ得る。動的光散乱法とは、触媒溶液内に分散しているナノ粒子にレーザー光を照射し、その散乱光を観察することにより、ナノ粒子の平均粒径などを算出する方法である。
また、基板2の凹部2aに吸着したナノ粒子の平均粒径を測定する場合、TEMやSEMなどを用いて得られた画像から、所定の個数のナノ粒子、例えば20個のナノ粒子を検出し、これらのナノ粒子の粒径の平均値を算出することもできる。
次に、ナノ粒子からなる触媒が含まれる触媒溶液について説明する。触媒溶液は、触媒となるナノ粒子を構成する金属のイオンを含有するものである。例えばナノ粒子がパラジウムから構成されている場合、触媒溶液には、パラジウムイオン源として、塩化パラジウムなどのパラジウム化合物が含有されている。
触媒溶液の具体的な組成は特には限られないが、好ましくは、触媒溶液の粘性係数が0.01Pa・s以下となるよう触媒溶液の組成が設定されている。触媒溶液の粘性係数を上記範囲内とすることにより、基板2の凹部2aの直径が小さい場合であっても、基板2の凹部2aの下部にまで触媒溶液を十分に行き渡らせることができる。このことにより、基板2の凹部2aの下部にまで触媒をより確実に吸着させることができる。
好ましくは、触媒溶液中の触媒は、分散剤によって被覆されている。これによって、触媒の界面における界面エネルギーを小さくすることができる。従って、触媒溶液内における触媒の拡散をより促進することができ、このことにより、基板2の凹部2aの下部にまで触媒をより短時間で到達させることができると考えられる。
また、複数の触媒が凝集してその粒径が大きくなることを防ぐことができ、このことによっても、触媒溶液内における触媒の拡散をより促進することができると考えられる。
分散剤で被覆された触媒を準備する方法が特に限られることはない。例えば、予め分散剤で被覆された触媒を含む触媒溶液が、触媒層形成部13に対して供給されてもよい。若しくは、触媒を分散剤で被覆する工程を触媒層形成部13の内部で実施するよう、触媒層形成部13が構成されていてもよい。
分散剤としては、具体的には、ポリビニルポロリドン(PVP)、ポリアクリル酸(PAA)、ポリエチレンイミン(PEI)、テトラメチルアンモニウム(TMA)、クエン酸等が好ましい。
その他、特性を調整するための各種薬剤が触媒溶液に添加されていてもよい。
なお触媒を含む触媒溶液としては、n−Pd等のナノ粒子を含む触媒溶液に限られることはなく、塩化パラジウム水溶液(PdCl)を触媒溶液として用い、塩化パラジウム(PdCl)中のPdイオンを触媒として用いてもよい。
このように、触媒形成部13において基板2上に触媒層22を形成した後、基板2は基板搬送アーム11によってバリア層形成部14へ送られる。
次にバリア層形成部14において、基板2の触媒層22上に、Cu拡散防止膜(バリア膜)として機能するバリア層23が形成される(図2(c)参照)。
この場合、バリア層形成部14は、図4および図5に示すような液処理装置からなり、基板2の触媒層22上に無電解めっき処理を施すことによりバリア層23を形成することができる。
バリア層形成部14においてバリア層23を形成する場合、めっき液としては、例えばCo−W−Bを含むめっき液を用いることができ、めっき液の温度は40〜75℃(好ましくは65℃)に保たれている。
Co−W−Bを含むめっき液を基板2上に供給することにより、基板2の触媒層22上に無電解めっき処理により、Co−W−Bを含むバリア層23が形成される。
次に触媒層22上にバリア層23が形成された基板2は、基板搬送アーム11により、バリア層形成部14から焼きしめ部15へ送られる。
そして、この焼きしめ部15内において、基板2は、酸化を抑制するためにNガスが充てんされた不活性雰囲気中でホットプレート上で加熱される。このようにして基板2のバリア層23が焼きしめられる(Bake処理)。
焼きしめ部15において、バリア層23を焼きしめる際の焼きしめ温度は、150〜200℃、焼きしめ時間は10〜30分となっている。
このように基板2上のバリア層23を焼きしめることにより、バリア層23内の水分を外方へ放出することができ、同時にバリア層23内の金属間結合を高めることができる。
このようにして形成されたバリア層23は、Cu拡散防止層(バリア膜)として機能する。次にバリア層23が形成された基板2は、その後基板搬送アーム11によりシード層形成部16に送られる。
次にシード層形成部16において、基板2のバリア層23上に、配線層27を形成するためのシード膜として機能する無電解Cuめっき層を含むシード層24が形成される(図2(d)参照)。
この場合、シード層形成部16は、図4および図5に示すような液処理装置からなり、基板2のバリア層23上に無電解めっき処理を施すことにより、無電解Cuめっき層を含むシード層24を形成することができる。
シード層形成部16において形成された無電解Cuめっき層を含むシード層24は、配線層27を形成するためのシード膜として機能するものであり、シード層形成部16において用いられるめっき液には、銅イオン源となる銅塩、例えば硫酸銅、硝酸銅、塩化銅、臭化銅、酸化銅、水酸化銅、ピロリン酸銅などが含まれている。まためっき液には、銅イオンの錯化剤および還元剤がさらに含まれている。まためっき液には、めっき反応の安定性や速度を向上させるための様々な添加剤が含まれていてもよい。
このようにして基板2上に形成されたバリア層23とシード層24とによりメタル層25が構成され、メタル層25が形成された基板2は、シード層形成部16からレジストパターン形成部30へ送られる。
この場合、基板2上に形成されたメタル層25のバリア層23およびシード層24は、いずれも無電解めっき処理により形成されており、例えばバリア層23およびシード層24をPVDあるいはCVD等の成膜処理により形成する場合に比べてメタル層25全体の厚みを、200nm以下、例えば150nm以下まで小さくすることができる。
バリア層23およびシード層24を成膜処理により形成した場合、メタル層25全体の厚みは1000nm以上となり、後述するエッチング処理により除去することは困難であるが、本実施の形態によれば、メタル層25全体の厚みを小さくすることができ、このためエッチング処理によりメタル層25を容易に除去することができる。
なお、シード層24が形成された基板2を焼きしめ部15に送って焼きしめた後、レジストパターン形成部30へ送ってもよい。
次にレジストパターン形成部30において、基板2のメタル層25上に凹部2aを囲むとともに、凹部2aより大きな形状をもつ開口26aを有するレジストパターン26が形成される(図2(e)参照)。
このようにして基板2のメタル層25上にレジストパターン26が形成された基板2は、基板搬送アーム11により、配線層形成部17へ送られる。次に配線層形成部17において、基板2に対して電解Cuめっき処理が施され、基板2の凹部2a内にシード層24をシード膜として電解Cuめっき層が充てんされ、この電解めっき層により配線層27が得られる(図3(a)参照)。
次に凹部2aに電解めっき層を充てんすることにより配線層27が形成された基板2は、その後レジストパターン除去部31へ送られ、このレジストパターン除去部31において基板2上のレジストパターン26が除去される(図3(b)参照)。
この場合、レジストパターン除去部31において、レジストパターン26をドライエッチング又はウェットエッチングにより除去することができる。
次にレジストパターン除去部31においてレジストパターン26が除去された基板2は、その後エッチング処理部32へ送られ、このエッチング処理部32において基板2上のメタル層25のうち、配線層27の外方に位置するメタル層25および密着層21がエッチング処理により除去される(図3(c)参照)。
エッチング処理部32において、メタル層25をドライエッチング又はウェットエッチングにより容易かつ精度良く除去することができる。
すなわち、上述のように基板2に形成されたメタル層25のバリア層23およびシード層24は、いずれも無電解めっき処理により形成されるため、基板2表面上のメタル層25全体の厚みは200nm以下、好ましくは150nm以下となっている。
このためエッチング処理部32において、メタル層25をエッチング処理により容易かつ簡単に除去することができる。
一方、メタル層25のバリア層23およびシード層24の双方を、PVD又はCVD等の成膜処理により形成する場合、メタル層25の厚みは1000nm以上となる。このためメタル層25をエッチング処理により除去する場合、エッチング処理に長時間を要し、かつこのエッチング処理中に配線層27も一部除去されることも考えられる。
これに対して本実施の形態によれば、メタル層25をめっき処理により形成してメタル層25全体の厚みを小さく抑えることができ、このことにより、メタル層25をエッチング処理により容易かつ簡単に除去することができる。
またエッチング処理によりメタル層25をきわめて短時間で除去することができるため、エッチング処理中に配線層27が削れてしまうことはない。さらにまたメタル層25を形成するためにPVD又はCVD等の高価な成膜装置を用いる必要がなく、配線形成システムを全体として安価に構成することができる。
<本実施の形態の変形例>
以下、本実施の形態の変形例について説明する。
上記実施の形態において、メタル層25のうちバリア層23およびシード層24の双方を無電解めっき処理により形成した例を示したが、これに限らずバリア層23をPVD又はCVD等の成膜処理により形成するとともに、シード層24のみを無電解めっき処理により形成してもよい。
さらにまたCo−W−Bを含むめっき液を用いて、Co−W−Bを含むバリア層23を形成した例を示したが、これに限らずバリア層23がNi又はNi合金を含んでいてもよい。また、バリア層23はNi合金、Co合金等の複数層から形成されてもよい。
または配線層27が電解Cuめっき層を含む例を示したが、これに限らず配線層27は電解Niめっき層を含んでいてもよく、電解Coめっき層を含んでいてもよい。配線層27が電解Niめっき層を含む場合、シード層24はNi又はNi合金を含んでいてもよく、配線層27が電解Coめっき層を含む場合、シード層24はCo又はCo合金を含んでいてもよい。なお、この場合はバリア層23を用いない場合もであってもよい。
さらにまた基板2は、配線層27を形成するための凹部2aを有する例を示したが、基板2は凹部2aに加えて凹部2aより小さな溝からなるアライメントマーク(図示せず)を有していてもよい。
基板2上に成膜処理によってバリア層23とシード層24とを含むメタル層25を形成する場合、メタル層25の厚みが大きくなるため、メタル層25により基板2上のアライメントマークが埋込まれて、このアライメントマークを検知器により読み取ることがむずかしくなる。これに対して本実施の形態によれば、基板2上にめっき処理を施して厚みが小さいメタル層25を形成することができるため、メタル層25によってアライメントマークが埋没してしまうことはない。
2 基板
2a 凹部
10 配線層形成システム
11 基板搬送アーム
12 密着層形成部
13 触媒層形成部
14 バリア層形成部
15 焼きしめ部
16 シード層形成部
17 配線層形成部
18 カセットステーション
19 制御部
19A 記憶媒体
21 密着層
22 触媒層
23 バリア層
24 シード層
25 メタル層
26 レジストパターン
26a 開口
27 配線層
30 レジストパターン形成部
31 レジストパターン除去部
32 エッチング処理部

Claims (6)

  1. 基板に対して配線層を形成する配線層形成方法において、
    凹部を有する基板を準備する工程と、
    前記凹部を有する基板上にカップリング剤を吸着して、基板上に密着層を形成する工程と、
    前記密着層上にナノ粒子からなる触媒を吸着して、触媒層を形成する工程と、
    前記基板の表面および前記凹部内面にバリア層およびシード層からなるメタル層を無電解めっき処理により形成する工程と、
    前記基板のメタル層上に前記凹部を囲む開口を有するレジストパターンを形成する工程と、
    前記レジストパターンの開口からめっき液を供給するめっき処理により前記凹部内に配線層を設ける工程と、
    前記基板上の前記メタル層のうち、前記配線層の外方に位置するメタル層をエッチング処理により除去して、前記配線層の外方へ突出する前記密着層および前記メタル層をなくす工程とを備え、
    前記メタル層の厚みは、150nm以下となっていることを特徴とする配線層形成方法。
  2. 前記バリア層はコバルト又はコバルト合金を含むことを特徴とする請求項1記載の配線層形成方法。
  3. 前記シード層は銅又は銅合金を含むことを特徴とする請求項1または2記載の配線層形成方法。
  4. 前記配線層は銅を含むめっき液を用いた電解めっき処理により形成されていることを特徴とする請求項1乃至3のいずれか記載の配線層形成方法。
  5. 基板に対して配線層を形成する配線層形成システムにおいて、
    部を有する基板上にカップリング剤を吸着して、基板上に密着層を形成する密着層形成部と、
    前記密着層上にナノ粒子からなる触媒を吸着して、触媒層を形成する触媒層形成部と、
    前記基板の表面および凹部内面にバリア層およびシード層からなるメタル層を無電解めっき処理により形成するメタル形成部と、
    前記基板上に前記凹部を囲む開口を有するレジストパターンを形成するレジストパターン形成部と、
    前記レジストパターンの開口からめっき液を供給するめっき処理により前記凹部内に配線層を設ける配線層形成部と、
    前記基板上の前記メタル層のうち、前記配線層の外方に位置するメタル層をエッチング処理により除去して、前記配線層の外方へ突出する前記密着層および前記メタル層をなくすエッチング処理部とを備え、
    前記メタル層の厚みは、150nm以下となっていることを特徴とする配線層形成システム。
  6. 配線層形成システムに配線層形成方法を実行させるためのコンピュータプログラムを格納した記憶媒体において、
    前記配線層形成方法は、
    凹部を有する基板を準備する工程と、
    前記凹部を有する基板上にカップリング剤を吸着して、基板上に密着層を形成する工程と、
    前記密着層上にナノ粒子からなる触媒を吸着して、触媒層を形成する工程と、
    前記基板の表面および前記凹部内面にバリア層およびシード層からなるメタル層を無電解めっき処理により形成する工程と、
    前記基板のメタル層上に前記凹部を囲む開口を有するレジストパターンを形成する工程と、
    前記レジストパターンの開口からめっき液を供給するめっき処理により前記凹部内に配線層を設ける工程と、
    前記基板上の前記メタル層のうち、前記配線層の外方に位置するメタル層をエッチング処理により除去して、前記配線層の外方へ突出する前記密着層および前記メタル層をなくす工程とを備え、
    前記メタル層の厚みは、150nm以下となっていることを特徴とする記憶媒体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495443B1 (en) * 2001-06-05 2002-12-17 Advanced Micro Devices, Inc. Method of re-working copper damascene wafers
WO2003026001A2 (en) * 2001-09-18 2003-03-27 Applied Materials, Inc. Integrated equipment set for forming an interconnect on a substrate
JP2004349593A (ja) * 2003-05-26 2004-12-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20050230262A1 (en) * 2004-04-20 2005-10-20 Semitool, Inc. Electrochemical methods for the formation of protective features on metallized features
TW200632147A (ja) * 2004-11-12 2006-09-16
US7960825B2 (en) * 2006-09-06 2011-06-14 Megica Corporation Chip package and method for fabricating the same
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
KR101078738B1 (ko) * 2009-09-08 2011-11-02 한양대학교 산학협력단 반도체 소자의 구리배선 및 그 형성방법
US20120177821A1 (en) * 2010-07-20 2012-07-12 Rohm And Haas Electronic Materials Llc Composition of nanoparticles
JP2012231096A (ja) 2011-04-27 2012-11-22 Elpida Memory Inc 半導体装置及びその製造方法
WO2013035480A1 (ja) * 2011-09-09 2013-03-14 学校法人 関西大学 触媒の吸着処理方法および吸着処理装置
JP5968657B2 (ja) * 2012-03-22 2016-08-10 東京エレクトロン株式会社 めっき処理方法、めっき処理システムおよび記憶媒体
JP6054049B2 (ja) * 2012-03-27 2016-12-27 東京エレクトロン株式会社 めっき処理方法、めっき処理システムおよび記憶媒体
JP6021441B2 (ja) * 2012-05-25 2016-11-09 ラピスセミコンダクタ株式会社 半導体装置
US9441300B2 (en) * 2013-03-15 2016-09-13 Rohm And Haas Electronic Materials Llc Stable catalysts for electroless metallization

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