CN108735678A - 一种量子裸芯片立体封装结构及其封装方法 - Google Patents
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- 238000005538 encapsulation Methods 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 103
- 239000000523 sample Substances 0.000 claims description 43
- 238000007789 sealing Methods 0.000 claims description 17
- 125000000391 vinyl group Chemical group [H]C([*])=C([H])[H] 0.000 claims 1
- 229920002554 vinyl polymer Polymers 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 15
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 40
- 239000004810 polytetrafluoroethylene Substances 0.000 description 40
- -1 polytetrafluoroethylene Polymers 0.000 description 19
- 238000010586 diagram Methods 0.000 description 10
- GHZKGHQGPXBWSN-UHFFFAOYSA-N methyl(propan-2-yloxy)phosphinic acid Chemical compound CC(C)OP(C)(O)=O GHZKGHQGPXBWSN-UHFFFAOYSA-N 0.000 description 10
- 101001001429 Homo sapiens Inositol monophosphatase 1 Proteins 0.000 description 9
- 102100035679 Inositol monophosphatase 1 Human genes 0.000 description 9
- 238000011999 immunoperoxidase monolayer assay Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 5
- 238000003754 machining Methods 0.000 description 5
- 239000002360 explosive Substances 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000712 assembly Effects 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- FGRBYDKOBBBPOI-UHFFFAOYSA-N 10,10-dioxo-2-[4-(N-phenylanilino)phenyl]thioxanthen-9-one Chemical compound O=C1c2ccccc2S(=O)(=O)c2ccc(cc12)-c1ccc(cc1)N(c1ccccc1)c1ccccc1 FGRBYDKOBBBPOI-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67259—Position monitoring, e.g. misposition detection or presence detection
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Measuring Leads Or Probes (AREA)
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Abstract
本申请公开一种量子裸芯片立体封装结构及其封装方法,其中,所述量子裸芯片立体封装结构,包括衬底、调整板、量子裸芯片、固定板、电路板和至少两个定位销;通过定位销将衬底、调整板、固定板和电路板进行初步定位,通过衬底和调整板形成容纳量子裸芯片的凹槽,然后再通过固定板进行固定,在固定的过程中,可以通过调整板对量子裸芯片的位置进行调整,从而能够在量子裸芯片封装过程中,对量子裸芯片的位置实时监测,并进行相应的调整,使得量子裸芯片与固定板的位置固定后,再进行最终封装,进而提高量子裸芯片的对准封装精度。
Description
技术领域
本发明涉及芯片封装技术领域,尤其涉及一种量子裸芯片立体封装结构及其封装方法。
背景技术
量子裸芯片,包括量子芯片、IMPA(带阻抗匹配的参数放大器)等,工作时需要极其稳定的工作环境,使得量子裸芯片能够免除振动、热辐射、电气噪声、信号串扰、磁场波动等等各方面的影响。
为了减少外界环境对量子裸芯片的影响,通常量子裸芯片会被封装起来。现有技术中主要采用两种封装方式,一种是将量子裸芯片粘贴在封装盒的底部进行封装,这种方式具有很大的随机性,例如粘贴过程中产生倾斜或者因粘贴不牢出现量子裸芯片脱落问题。另一种是通过带槽的多层夹具将量子裸芯片夹紧,具体通过将量子裸芯片放置在固定腔上,再覆盖一层PCB板(Printed Circuit Board,印刷电路板),PCB板上覆盖对准腔,通过紧固装置连接固定腔和对准腔,使得量子裸芯片被压紧在固定腔和对准腔之间。
但是,现有技术中量子裸芯片的封装方式在封装过程中无法实时监测量子裸芯片的位置和矫正量子裸芯片的相对位置,使得量子裸芯片的封装对准精度较低。
发明内容
有鉴于此,本发明提供一种量子裸芯片立体封装结构及其封装方法,以解决现有技术中量子裸芯片在封装过程中无法实时监测量子裸芯片的位置和矫正量子裸芯片的相对位置,使得量子裸芯片的封装对准精度较低的问题。
为实现上述目的,本发明提供如下技术方案:
一种量子裸芯片立体封装结构,包括:衬底、调整板、量子裸芯片、固定板、电路板和至少两个定位销;
所述衬底用于承载所述量子裸芯片;
所述调整板位于所述衬底承载所述量子裸芯片的表面,所述调整板上设置第一通孔;
所述量子裸芯片位于所述第一通孔内,且所述量子裸芯片背离所述衬底的表面设置有基准线;
所述固定板位于所述调整板背离所述衬底的表面,所述固定板上设置有第二通孔,所述第二通孔的轮廓与所述量子裸芯片上的基准线形状相同,所述固定板用于在所述调整板调整所述量子裸芯片的基准线与所述第二通孔的轮廓重叠后,与所述衬底将所述调整板和所述量子裸芯片固定;
所述电路板位于所述固定板背离所述衬底的一侧,所述电路板与所述量子裸芯片电性连接;
所述衬底上具有至少两个定位孔,所述调整板、所述固定板和所述电路板上均具有与所述衬底上的定位孔数量和位置相同的多个定位孔,所述定位销位于所述定位孔中。
优选地,量子裸芯片立体封装结构还包括顶板;
所述顶板设置在所述电路板和所述固定板之间;
所述顶板上设置有多个第三通孔,所述第三通孔的个数与所述量子裸芯片上连接点的个数相同,且所述第三通孔的位置与所述量子裸芯片上的连接点的位置一一对应设置。
优选地,量子裸芯片立体封装结构还包括:多个探针,所述探针位于所述第三通孔中,且电性连接所述量子裸芯片和所述电路板。
优选地,所述探针的一端为可伸缩顶端;
所述可伸缩顶端与所述量子裸芯片的连接点接触,所述探针的另一端与所述电路板上的焊盘点接触。
优选地,还包括多个密封套,所述密封套的数量与所述第三通孔的数量相同,且一一对应设置,所述密封套位于所述顶板的第三通孔内,且一个所述密封套包围一个所述探针。
优选地,所述密封套为聚四氟乙烯套。
优选地,所述衬底、所述调整板和所述固定板之间通过螺钉固定连接。
优选地,所述量子裸芯片为量子芯片或带阻抗匹配的参数放大器。
优选地,所述电路板为PCB板。
本发明还提供一种量子裸芯片封装方法,用于形成上面任意一项所述的量子裸芯片立体封装结构,所述量子裸芯片封装方法包括:
提供衬底、量子裸芯片、调整板、固定板、电路板和至少两个定位销,其中,所述调整板上具有第一通孔,所述固定板上具有第二通孔,且所述衬底、所述调整板、所述固定板和所述电路板上均具有定位孔;
将所述调整板放置在所述衬底上;
将所述量子裸芯片放置在所述调整板的第一通孔中;
将所述固定板放置在所述调整板上;
将所述定位销插入到所述衬底、所述调整板和所述固定板的定位孔中进行定位;
调整所述调整板,使得所述量子裸芯片表面的基准线与所述固定板的第二通孔轮廓重叠;
将所述电路板固定在所述固定板背离所述衬底的一侧,所述电路板上的定位孔与所述定位销匹配,且所述电路板与所述量子裸芯片之间电性连接。
优选地,在所述将所述电路板固定在所述固定板背离所述衬底的一侧之前还包括:
提供顶板,所述顶板包括多个第三通孔,所述第三通孔的个数与所述量子裸芯片上连接点的个数相同,且所述第三通孔的位置与所述量子裸芯片上的连接点的位置一一对应设置;
将所述顶板设置在所述固定板表面,使得所述第三通孔与所述量子裸芯片上的连接点一一对应设置。
优选地,在所述将所述顶板设置在所述固定板表面之后,还包括:
提供多个探针;
将所述探针插入到所述第三通孔中,使得所述探针的一端与所述量子裸芯片的连接点接触。
优选地,所述将所述电路板固定在所述固定板背离所述衬底的一侧,具体为:
将所述电路板设置在所述顶板背离所述衬底的表面;
通过所述定位销对所述电路板初定位;
再通过所述多个探针和所述电路板上的焊盘一一对应接触,对所述电路板进行二次定位;
通过螺钉将所述电路板固定在所述固定板上。
经由上述的技术方案可知,本发明提供的量子裸芯片立体封装结构,包括衬底、调整板、量子裸芯片、固定板、电路板和至少两个定位销;通过定位销将衬底、调整板、固定板和电路板进行初步定位,通过衬底和调整板形成容纳量子裸芯片的凹槽,然后再通过固定板进行固定,在固定的过程中,可以通过调整板对量子裸芯片的位置进行调整,从而能够在量子裸芯片封装过程中,对量子裸芯片的位置实时监测,并进行相应的调整,使得量子裸芯片与固定板的位置固定后,再进行最终封装,进而提高量子裸芯片的对准封装精度。
本发明还提供一种量子裸芯片封装方法,基于上面所述的量子裸芯片立体封装结构,由于在封装过程中可以通过调整板调整量子裸芯片的位置,从而使得量子裸芯片的对准封装精度能够提高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据提供的附图获得其他的附图。
图1为现有技术中采用固定腔和对准腔进行封装量子裸芯片的结构示意图;
图2为本发明实施例提供的一种量子裸芯片立体封装结构爆炸图;
图3为本发明另一实施例提供的量子裸芯片立体封装结构爆炸图;
图4为本发明实施例提供的量子裸芯片封装方法流程示意图;
图5为本发明实施例提供的一种量子芯片立体封装结构未电连接电路板的结构示意图;
图6为本发明实施例提供的一种量子芯片立体封装结构的侧视图;
图7为本发明实施例提供的一种量子芯片立体封装结构的引线连接设计示意图;
图8为本发明实施例提供的一种量子芯片立体封装结构的整体示意图;
图9为本发明实施例提供的一种IMPA芯片立体封装结构未电连接电路板的结构示意图;
图10为本发明实施例提供的一种IMPA芯片立体封装结构的对准固定示意图。
具体实施方式
正如背景技术部分所述,现有技术中量子裸芯片的封装方式在封装过程中无法实时监测量子裸芯片的位置和矫正量子裸芯片的相对位置,存在量子裸芯片的封装对准精度较低的问题。
发明人发现,出现上述现象的原因是,如图1所示,为现有技术中采用固定腔和对准腔进行封装量子裸芯片的结构,其中,固定腔01内设置有凹槽011,量子裸芯片04位于凹槽011内,对准腔02位于固定腔01的上方,使得量子裸芯片04位于所述固定腔01和所述对准腔02之间,通过定位销(图中未示出)压紧固定腔01和对准腔02从而封装所述量子裸芯片,再通过电性连接电路板03实现量子裸芯片的引线引出。但是由于固定腔内的凹槽是加工成型固定形状的,而且固定腔、对准腔和定位销的位置均已经确定,那么量子裸芯片的位置也是确定的,当由于工艺原因使得固定腔内的凹槽加工出现偏差,或者定位销和固定腔、对准腔尺寸配合发生偏差时,就会导致各组件的相对位置发生位移,从而使得量子裸芯片的封装对准精度降低。
而且,由于现有技术中固定腔内的凹槽为加工成型的成品,量子裸芯片在封装过程中无法进行实时监测和位置调整,使得最终量子裸芯片的封装对准精度无法满足其工作环境。
基于此,本发明提供一种量子裸芯片立体封装结构,包括:
衬底、调整板、量子裸芯片、固定板、电路板和至少两个定位销;
所述衬底用于承载所述量子裸芯片;
所述调整板位于所述衬底承载所述量子裸芯片的表面,所述调整板上设置第一通孔;
所述量子裸芯片位于所述第一通孔内,且所述量子裸芯片背离所述衬底的表面设置有基准线;
所述固定板位于所述调整板背离所述衬底的表面,所述固定板上设置有第二通孔,所述第二通孔的轮廓与所述量子裸芯片上的基准线形状相同,所述固定板用于在所述调整板调整所述量子裸芯片的基准线与所述第二通孔的轮廓重叠后,与所述衬底将所述调整板和所述量子裸芯片固定;
所述电路板位于所述固定板背离所述衬底的一侧,所述电路板与所述量子裸芯片电性连接;
所述衬底上具有至少两个定位孔,所述调整板、所述固定板和所述电路板上均具有与所述衬底上的定位孔数量和位置相同的多个定位孔,所述定位销位于所述定位孔中。
本发明提供的量子裸芯片立体封装结构,包括衬底、调整板、量子裸芯片、固定板、电路板和至少两个定位销;通过定位销将衬底、调整板、固定板和电路板进行初步定位,通过衬底和调整板形成容纳量子裸芯片的凹槽,然后再通过固定板进行固定,在固定的过程中,可以通过调整板对量子裸芯片的位置进行调整,从而能够在量子裸芯片封装过程中,对量子裸芯片的位置实时监测,并进行相应的调整,使得量子裸芯片与固定板的位置固定后,再进行最终封装,进而提高量子裸芯片的对准封装精度。
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
请参见图2,图2为本发明实施例提供的一种量子裸芯片立体封装结构爆炸图,所述量子裸芯片立体封装结构包括:衬底1、调整板2、量子裸芯片3、固定板4、电路板5和至少两个定位销6。
其中,衬底1用于承载量子裸芯片3;调整板2位于衬底1承载量子裸芯片3的表面,调整板2上设置第一通孔21;量子裸芯片3位于第一通孔3内,且量子裸芯片3背离衬底1的表面设置有基准线31;固定板4位于调整板2背离衬底1的表面,固定板4上设置有第二通孔41,第二通孔41的轮廓与量子裸芯片3上的基准线31形状相同,固定板4用于在调整板2调整量子裸芯片3的基准线31与第二通孔41的轮廓重叠后,与衬底1将调整板2和量子裸芯片3固定;电路板5位于固定板44背离衬底1的一侧,电路板5与量子裸芯片3电性连接;衬底1上具有至少两个定位孔11,调整板2、固定板4和电路板5上均具有与衬底1上的定位孔数量和位置相同的多个定位孔,定位销6位于定位孔中。
需要说明的是,衬底1上还包括用于与其他组件固定连接的其他装置,可选的,本实施例中采用螺纹将衬底和调整板、固定板、电路板等固定连接,因此,各个板上除定位孔之外,还包括螺纹孔,用于实现固定。
本实施例中不限定定位孔的个数,以及螺纹孔等固定孔的个数,只要能够实现各个组件的定位以及固定,均在本发明实施例中的保护范围中。本实施例中以衬底上设置有2个定位孔11,4个螺纹孔12为例进行说明。
调整板2采用通孔结构,使得将调整板2放置在衬底1后,调整板2上的第一过孔21与衬底1的表面形成凹槽,所述凹槽用于容纳量子裸芯片3。
需要说明的是,本实施例中不限定第一过孔21的侧壁组成的形状,可选的,所述凹槽的形状与量子裸芯片3的轮廓形状一致,且所述凹槽的尺寸大于量子裸芯片3的实际尺寸,从而,当量子裸芯片3放置到凹槽中后,通过移动调整板2的位置,可以移动和调整量子裸芯片3的位置。
需要说明的是,由于调整板2的位置可以相对于衬底1进行移动,而定位销6穿过所有组件的定位孔进行定位,因此,调整板2上的定位孔应该设置为,即使插入定位销,也能够使得调整板2进行移动,本实施例中调整板2上的2个定位孔22的尺寸相对于衬底1上两个定位孔11的尺寸较大,从而方便调整板2的移动。同样的,由于后续需要用螺钉穿过调整板2将固定板4和衬底1进行固定,而调整板2仅用于做量子裸芯片3的调整,因此调整板2上还设置4个大于衬底1上螺纹孔12尺寸的通孔。
本实施例中固定板4也采用通孔结构,固定板4上首先设置有用于与量子裸芯片进行对准的第二通孔41,其次,固定板4同样需要采用定位销进行定位,以及与衬底1将调整板2夹紧固定,因此,固定板4上还设置有位置和尺寸均与衬底1上的定位孔位置和尺寸相同的定位孔42,以及4个与衬底1上螺纹孔12的位置和尺寸一致的螺纹孔43。
量子裸芯片3的封装的过程可以为:先将调整板2放置在衬底4上;将量子裸芯片3放置在调整板2的第一过孔21和衬底4组成的凹槽中;将固定板4放置在调整板2背离衬底4的表面;通过定位销6,将固定板4、调整板2和衬底1的定位孔对准实现初步定位。
再移动调整板2的位置,带动量子裸芯片3移动,通过带有刻度的显微镜观察,使得量子裸芯片3上的基准线31与固定板4上的第二过孔41的轮廓对准,实时观察对准的精度,达到对准精度后,通过螺丝钉将固定板4和衬底1固定连接,实现量子裸芯片3的封装。
在实际应用中,在量子裸芯片3初步封装后,还需要将量子裸芯片3上的电性功能引出到外面的电路中,因此,本实施例中提供的量子裸芯片立体封装结构还包括电路板5,其中电路板5上也包括定位孔51和螺纹孔52,该定位孔51的位置和尺寸与衬底1上的定位孔11的位置和尺寸一致,通过定位销6和定位孔51将电路板5进行定位,然后通过金丝或其他电性连接结构将量子裸芯片3和电路板5上的焊盘进行电性连接,实现量子裸芯片的电性引出。
也即,本发明实施例提供的量子裸芯片封装结构,能够在固定封装过程中,显微镜下通过移动容纳量子裸芯片调整板,实现量子裸芯片上的基准线与固定板第二过孔轮廓线的精确对准,并且可以实时观察对准精度,达到要求的精度值后,将衬底、调整板和固定板连接固定,如此量子裸芯片的位置则被固定,同时固定板的第二通孔轮廓线与量子裸芯片上的基准对准。
需要说明的是,本发明实施例中不限定量子裸芯片的线路引出的具体方式,针对量子裸芯片为量子芯片的情况,可以使用绑定线将量子裸芯片上的焊盘通过量子线路连接到电路板上,然后再引出到封装盒外,当时随着量子位的增加,量子裸芯片上的焊盘增多,使用的绑定线数量也随之增多,但是当绑定线过多时,绑定线之间的相互串扰的概率随之增大,这就导致量子裸芯片的性能恶化,甚至一些功能无法实现,因此,该线路引出方式无法应用于大规模集成化的量子芯片上;而针对IMPA,现有技术中通常使用绑定线(wirebonding)工艺将放大线路从量子裸芯片的焊盘连接到电路板的微带线上,再引出到封装外盒外,但是使用电路板制作的阻抗带线由于电路板加工精度引起的阻抗变换线指标浮动会带来更多不可控影响。
为此,本发明另一个实施例提供一种量子裸芯片立体封装结构,包括衬底、调整板、量子裸芯片、固定板、电路板和至少两个定位销,另外,与上面实施例不同的是,本实施例中提供的量子裸芯片立体封装结构还包括顶板,请参见图3,图3为本发明另一实施例提供的量子裸芯片立体封装结构爆炸图;其中,顶板7设置在电路板5和固定板4之间,顶板7上设置有多个第三通孔71,第三通孔71的个数与量子裸芯片3上连接点的个数相同,且第三通孔71的位置与量子裸芯片3上的连接点的位置一一对应设置。
需要说明的是,本实施例中不限定第三通孔71的个数,第三通孔的个数与量子裸芯片3上连接点的数量相同,也即量子裸芯片上连接点的数量决定了顶板上第三通孔的数量。
本实施例中通过顶板7上的第三通孔71以及固定板4上的第二过孔41实现电路板5和量子裸芯片3的电性连接。
其中,电路板5和量子裸芯片3之间可以通过金丝电性连接,也可以通过其他连接结构电性连接,本实施例中对此不做限定。为了使得量子裸芯片3和电路板5之间的对准,本实施例中可选的,还包括多个探针8,探针8位于第三通孔71中,且电性连接量子裸芯片3和电路板5。
本实施例中不限定探针的具体材质和结构,可选的,所述探针可以为高频探针pogo-pin。
需要说明的是,本实施例中探针的一端为可伸缩顶端,本实施例中探针8的可伸缩顶端与量子裸芯片3的连接点接触,探针8的另一端与电路板5上的焊盘点接触。仅仅通过探针8的两端点接触量子裸芯片3和电路板5,从而将量子裸芯片3和电路板5电性连接在一起。最后,通过螺丝将电路板5和顶板7固定连接在一起。本实施例中,顶板7上也设置有与衬底1的定位孔尺寸一致的定位孔,用于与其他组件进行定位。
本实施例中为了使得探针8能够在第三通孔71中稳固设置,所述量子裸芯片立体封装结构还可以包括多个密封套9,密封套9的数量与第三通孔71的数量相同,且一一对应设置,密封套9位于顶板7的第三通孔71内,且一个密封套9包围一个探针8。
本实施例中不限定密封套的具体材质,可选的,密封套9为聚四氟乙烯套。本实施例中聚四氟乙烯套9和探针8组成同轴结构。
现有技术中也有同轴结构实现量子裸芯片和电路板连接的,再搭配定位销实现量子裸芯片和电路板的对准,实现布线的引出的方案,但是由于定位销的加工精度决定了定位的准确性,封装过程以及封装完成后,均无法检查同轴结构的定位精度,无法保证布线引出的稳定性。而本发明实施例中,通过调整板2的调整,能够调节量子裸芯片的位置,从而使得同轴结构中的探针能够与量子裸芯片3和电路板5上的焊盘进行精确对准,实现电性连接。
具体的,本实施例中量子裸芯片的封装过程可以参见上面实施例中的部分步骤,如将调整板放置在衬底上,将量子裸芯片放置在调整板和衬底组成的凹槽内,再设置固定板,调整调整板使得固定板和量子裸芯片固定,采用螺丝固定连接固定板和衬底。
在固定板和衬底将调整板和量子裸芯片固定完成后,将直径与顶板上第三通孔的直径相当的聚四氟乙烯套塞入到顶板的第三通孔中,聚四氟乙烯套的一端连接量子裸芯片上的连接点,另一端抵住电路板,然后将探针可伸缩的一端插入到聚四氟乙烯套中,使得探针的一端与量子裸芯片上的连接点接触,不可伸缩的一端伸出聚四氟乙烯套一段距离,然后将电路板放置在顶板上,使得探针不可伸缩的一端与电路板接触,最后用螺丝固定,如此便实现了量子裸芯片和电路板的对准连接。本实施例中不限定电路板的具体材质和结构,可选的,所述电路板为PCB板。
需要说明的是,本实施例中通过顶板实现探针的位置固定,使得电路板和量子裸芯片之间对准,而且由于顶板的限制,探针的位置不会出现错位和移动的情况,因此,本实施例中,探针与量子裸芯片上的连接点,以及与电路板上的焊盘之间仅通过接触即可实现电连接,无需进行焊接,使得封装操作方便简捷。
本实施例中通过增加设置顶板和聚四氟乙烯以及探针,使得电路板和量子裸芯片之间能够形成良好的对准和电性连接。通过调整板的移动,使得顶板上的探针与量子裸芯片的连接点形成良好的对准,另外,同轴连接结构(聚四氟乙烯套和探针组成的结构)可以确定电路板的相对位置,而且电路板上的连接点采用Pad(焊盘)形式,可以与量子裸芯片上的连接点实现精准对准连接,操作起来更加方便简捷。
基于上述实施例中提供的量子裸芯片,本发明实施例还提供一种量子裸芯片的封装方法,如图4所示,为本发明实施例提供的量子裸芯片封装方法流程示意图,所述量子裸芯片封装方法包括:
S101:提供衬底、量子裸芯片、调整板、固定板、电路板和至少两个定位销,其中,所述调整板上具有第一通孔,所述固定板上具有第二通孔,且所述衬底、所述调整板、所述固定板和所述电路板上均具有定位孔;
S102:将所述调整板放置在所述衬底上;
S103:将所述量子裸芯片放置在所述调整板的第一通孔中;
S104:将所述固定板放置在所述调整板上;
S105:将所述定位销插入到所述衬底、所述调整板和所述固定板的定位孔中进行定位;
S106:调整所述调整板,使得所述量子裸芯片表面的基准线与所述固定板的第二通孔轮廓重叠;
S107:将所述电路板固定在所述固定板背离所述衬底的一侧,所述电路板上的定位孔与所述定位销匹配,且所述电路板与所述量子裸芯片之间电性连接。
需要说明的是,若采用顶板、同轴连接结构(包括密封套和探针的结构)实现量子裸芯片和电路板之间的电性连接,则本实施例中在将电路板固定在固定板背离衬底的一侧之前还包括:
提供顶板,顶板包括多个第三通孔,第三通孔的个数与量子裸芯片上连接点的个数相同,且第三通孔的位置与量子裸芯片上的连接点的位置一一对应设置;
将顶板设置在固定板表面,使得第三通孔与量子裸芯片上的连接点一一对应设置。
在所述将所述顶板设置在所述固定板表面之后,还包括:
提供多个探针;
将所述探针插入到所述第三通孔中,使得所述探针的一端与所述量子裸芯片的连接点接触。
对应地,本实施例中,将所述电路板固定在所述固定板背离所述衬底的一侧,具体为:
将所述电路板设置在所述顶板背离所述衬底的表面;
通过所述定位销对所述电路板初定位;
再通过所述多个探针和所述电路板上的焊盘一一对应接触,对所述电路板进行二次定位;
通过螺钉将所述电路板固定在所述固定板上。
为了清楚说明本实施例中提供的量子裸芯片的封装方法,本实施例中以包括顶板、聚四氟乙烯套和探针的量子芯片立体封装结构为例,并结合附图进行详细说明。
如图5和图6所示,其中,图5为本发明实施例提供的一种量子芯片立体封装结构未电连接电路板的结构示意图;图6为量子芯片立体封装结构的侧视图;所述量子芯片封装结构包括:衬底1、调整板2、量子裸芯片(在封装结构内部,图中未示出)、固定板4、电路板(图中未示出)和至少两个定位销6。
如图7所示,衬底1和调整板2紧密结合后形成的凹槽的轮廓尺寸大于量子裸芯片3的尺寸,将调整板2通过定位销6放置在衬底1上,量子裸芯片3放置在由衬底1与调整板2紧密结合形成的凹槽内,然后将固定板4放置在调整板2上方,在显微镜下移动调整板2直至量子裸芯片3位置确定,再用螺丝拧紧固定。
图7为本发明实施例提供的一种量子芯片立体封装结构的引线连接设计示意图。顶板7和PCB板5之间使用同轴结构(介质/聚四氟乙烯套9、内导体/pogo-pin8)连接。量子裸芯片3固定之后,将聚四氟乙烯套9塞入到顶板7的通孔内,聚四氟乙烯套9的一端抵住量子裸芯片,另外一端与顶板7平面齐平。然后将pogo-pin8可伸缩的一端插入到聚四氟乙烯套内,使pogo-pin7的一端与量子裸芯片(图中未示出)接触,也就是与量子裸芯片上的连接点接触。另外一端伸出聚四氟乙烯套9一段距离。然后将PCB板5放置在顶板7上,使得pogo-pin8的一端接触在PCB板5上的pad,然后将PCB板5紧固在顶板7上方,如此便实现了量子裸芯片与PCB的对准连接。
图8为本发明实施例提供的一种量子芯片立体封装结构的整体示意图,由以下部分组成衬底1、调整板2、固定板4、顶板7、PCB板5、同轴结构(聚四氟乙烯套9/pogo-pin8)、量子裸芯片3、量子裸芯片上的连接点32、顶板7上通孔、定位销6。
本发明实施例提供的量子芯片立体封装结构,在设计过程中,首先确定量子裸芯片的外形尺寸,然后根据其外形尺寸确定调整板和固定板的开槽底部框型尺寸。固定板的开槽底部框型尺寸加工精度为A,然后按照量子裸芯片上的基准图形,以此确定量子裸芯片在凹槽内的位置。根据本发明提供的量子裸芯片立体封装结构可以按照如下步骤进行装配:
1、将量子裸芯片3平行放置到衬底1与调整板2所形成的槽内;
2、将固定板4放置在量子裸芯片3上方,覆盖量子裸芯片3的基准图形区域;
3、在带有刻度的显微镜(分辨率为C)下前后左右移动调整板2,直至量子裸芯片上的基准图形与固定板4开槽底部框型重合,固定板4的开槽底部框型与量子裸芯片上的基准图形之间的对准误差为B,然后将组件固定,则对准精度在A+B范围之内;
4、将聚四氟乙烯套9(加工精度设为C)塞入到顶板7的通孔中,使得聚四氟乙烯套9的一端抵住量子裸芯片,另一端与顶板7的通孔平面平齐,如伸出顶板7的通孔平面,可以使用刀具沿着顶板7的通孔平面横切,使之齐平;
5、将pogo-pin8塞入到聚四氟乙烯套9的套孔中,一端与量子裸芯片接触,另外一端伸出聚四氟乙烯套,如此内导体与量子裸芯片上连接点的对准精度控制在A+B+C范围之内;
6、将PCB板5放置到组件上方,使pogo-pin8不可伸缩的一端接触在PCB板5的pad上,如此便完成了量子裸芯片与立体封装盒的对准连接。
本发明提供的量子裸芯片封装方法,基于上面所述的量子裸芯片立体封装结构,由于在封装过程中可以通过调整板调整量子裸芯片的位置,从而使得量子裸芯片的对准封装精度能够提高。而且采用同轴连接结构,能够使得电路板和量子裸芯片上的连接点对准精度也相对提高,进而提高量子裸芯片的对准封装精度。
本发明实施例还提供一种IMPA芯片立体封装结构,需要说明的是,IMPA芯片的立体封装结构与量子芯片的立体封装结构相似,封装方法也类似,主要区别再与顶板上含有的同轴连接结构通孔(也即第三通孔)为两个。
如图9是本发明实施例提供的一种IMPA芯片立体封装结构未电连接电路板的结构示意图;固定结构包括衬底10、调整板20、固定板30和顶板40,本实施例中还没电性连接电路板。顶板40上包括两个定位孔401、四个螺纹孔402和两个第三通孔403。
图10为本发明实施例提供的一种IMPA芯片立体封装结构的对准固定示意图;通过定位销60将固定板30、调整板20和衬底10进行固定。
本发明实施例提供的一种IMPA芯片立体封装结构的引线连接可以参见图7,整体结构示意图可以参见图8,在实现引线连接后,还连接有电路板。本实施例中提供的IMPA芯片立体封装结构的具体封装过程可以参考上面实施例中的说明,本实施例中对此不做详细说明。
需要说明的是,本说明书中的各个实施例均采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似的部分互相参见即可。
还需要说明的是,在本文中,诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的物品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明,使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的,本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下,在其它实施例中实现。因此,本发明将不会被限制于本文所示的这些实施例,而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (13)
1.一种量子裸芯片立体封装结构,其特征在于,包括:衬底、调整板、量子裸芯片、固定板、电路板和至少两个定位销;
所述衬底用于承载所述量子裸芯片;
所述调整板位于所述衬底承载所述量子裸芯片的表面,所述调整板上设置第一通孔;
所述量子裸芯片位于所述第一通孔内,且所述量子裸芯片背离所述衬底的表面设置有基准线;
所述固定板位于所述调整板背离所述衬底的表面,所述固定板上设置有第二通孔,所述第二通孔的轮廓与所述量子裸芯片上的基准线形状相同,所述固定板用于在所述调整板调整所述量子裸芯片的基准线与所述第二通孔的轮廓重叠后,与所述衬底将所述调整板和所述量子裸芯片固定;
所述电路板位于所述固定板背离所述衬底的一侧,所述电路板与所述量子裸芯片电性连接;
所述衬底上具有至少两个定位孔,所述调整板、所述固定板和所述电路板上均具有与所述衬底上的定位孔数量和位置相同的多个定位孔,所述定位销位于所述定位孔中。
2.根据权利要求1所述的量子裸芯片立体封装结构,其特征在于,还包括顶板;
所述顶板设置在所述电路板和所述固定板之间;
所述顶板上设置有多个第三通孔,所述第三通孔的个数与所述量子裸芯片上连接点的个数相同,且所述第三通孔的位置与所述量子裸芯片上的连接点的位置一一对应设置。
3.根据权利要求2所述的量子裸芯片立体封装结构,其特征在于,还包括:多个探针,所述探针位于所述第三通孔中,且电性连接所述量子裸芯片和所述电路板。
4.根据权利要求3所述的量子裸芯片立体封装结构,其特征在于,所述探针的一端为可伸缩顶端;
所述可伸缩顶端与所述量子裸芯片的连接点接触,所述探针的另一端与所述电路板上的焊盘点接触。
5.根据权利要求3所述的量子裸芯片立体封装结构,其特征在于,还包括多个密封套,所述密封套的数量与所述第三通孔的数量相同,且一一对应设置,所述密封套位于所述顶板的第三通孔内,且一个所述密封套包围一个所述探针。
6.根据权利要求5所述的量子裸芯片立体封装结构,其特征在于,所述密封套为聚四氟乙烯套。
7.根据权利要求1-6任意一项所述的量子裸芯片立体封装结构,其特征在于,所述衬底、所述调整板和所述固定板之间通过螺钉固定连接。
8.根据权利要求1-6任意一项所述的量子裸芯片立体封装结构,其特征在于,所述量子裸芯片为量子芯片或带阻抗匹配的参数放大器。
9.根据权利要求1-6任意一项所述的量子裸芯片立体封装结构,其特征在于,所述电路板为PCB板。
10.一种量子裸芯片封装方法,其特征在于,用于形成权利要求1-9任意一项所述的量子裸芯片立体封装结构,所述量子裸芯片封装方法包括:
提供衬底、量子裸芯片、调整板、固定板、电路板和至少两个定位销,其中,所述调整板上具有第一通孔,所述固定板上具有第二通孔,且所述衬底、所述调整板、所述固定板和所述电路板上均具有定位孔;
将所述调整板放置在所述衬底上;
将所述量子裸芯片放置在所述调整板的第一通孔中;
将所述固定板放置在所述调整板上;
将所述定位销插入到所述衬底、所述调整板和所述固定板的定位孔中进行定位;
调整所述调整板,使得所述量子裸芯片表面的基准线与所述固定板的第二通孔轮廓重叠;
将所述电路板固定在所述固定板背离所述衬底的一侧,所述电路板上的定位孔与所述定位销匹配,且所述电路板与所述量子裸芯片之间电性连接。
11.根据权利要求10所述的量子裸芯片封装方法,其特征在于,在所述将所述电路板固定在所述固定板背离所述衬底的一侧之前还包括:
提供顶板,所述顶板包括多个第三通孔,所述第三通孔的个数与所述量子裸芯片上连接点的个数相同,且所述第三通孔的位置与所述量子裸芯片上的连接点的位置一一对应设置;
将所述顶板设置在所述固定板表面,使得所述第三通孔与所述量子裸芯片上的连接点一一对应设置。
12.根据权利要求11所述的量子裸芯片封装方法,其特征在于,在所述将所述顶板设置在所述固定板表面之后,还包括:
提供多个探针;
将所述探针插入到所述第三通孔中,使得所述探针的一端与所述量子裸芯片的连接点接触。
13.根据权利要求12所述的量子裸芯片封装方法,其特征在于,所述将所述电路板固定在所述固定板背离所述衬底的一侧,具体为:
将所述电路板设置在所述顶板背离所述衬底的表面;
通过所述定位销对所述电路板初定位;
再通过所述多个探针和所述电路板上的焊盘一一对应接触,对所述电路板进行二次定位;
通过螺钉将所述电路板固定在所述固定板上。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810845454.7A CN108735678B (zh) | 2018-07-27 | 2018-07-27 | 一种量子裸芯片立体封装结构及其封装方法 |
CN202310640444.0A CN116721975A (zh) | 2018-07-27 | 2018-07-27 | 一种量子裸芯片立体封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810845454.7A CN108735678B (zh) | 2018-07-27 | 2018-07-27 | 一种量子裸芯片立体封装结构及其封装方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310640444.0A Division CN116721975A (zh) | 2018-07-27 | 2018-07-27 | 一种量子裸芯片立体封装结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108735678A true CN108735678A (zh) | 2018-11-02 |
CN108735678B CN108735678B (zh) | 2024-02-06 |
Family
ID=63941978
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310640444.0A Pending CN116721975A (zh) | 2018-07-27 | 2018-07-27 | 一种量子裸芯片立体封装结构 |
CN201810845454.7A Active CN108735678B (zh) | 2018-07-27 | 2018-07-27 | 一种量子裸芯片立体封装结构及其封装方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310640444.0A Pending CN116721975A (zh) | 2018-07-27 | 2018-07-27 | 一种量子裸芯片立体封装结构 |
Country Status (1)
Country | Link |
---|---|
CN (2) | CN116721975A (zh) |
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- 2018-07-27 CN CN202310640444.0A patent/CN116721975A/zh active Pending
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Also Published As
Publication number | Publication date |
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CN108735678B (zh) | 2024-02-06 |
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Address after: 230088 Six Floors, E2 Floor, Phase II, Innovation Industrial Park, 2800 Innovation Avenue, Hefei High-tech Zone, Anhui Province Applicant after: Benyuan Quantum Computing Technology (Hefei) Co.,Ltd. Address before: 230088 Six Floors, E2 Floor, Phase II, Innovation Industrial Park, 2800 Innovation Avenue, Hefei High-tech Zone, Anhui Province Applicant before: ORIGIN QUANTUM COMPUTING COMPANY, LIMITED, HEFEI |
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CB02 | Change of applicant information | ||
GR01 | Patent grant | ||
GR01 | Patent grant |