JPH04242971A - ダイナミック型半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
メモリに係る。

【０００２】

【従来の技術】現在、ＤＲＡＭは各種構造のものが開発
され、大別すると、スタックドキャパシタ型、トレンチ
キャパシタ型、フィン構造型その他に分けられる。いず
れの型にしろその等価回路は図２６に示され、コンデン
サー４０は絶縁膜を２つの電極４１，４２ではさんで構
成され、スイッチ４３はＭＯＳトランジスタで構成され
る。

【０００３】コンデンサー４０における蓄積電荷Ｑは、
次式で表され、 Ｑ＝ＣＶｄｄ　　　　　　　　　　　　　　　　　　式
（１）ただし、　　Ｃ：キャパシタ容量 Ｖｄｄ：電圧 である。

【０００４】さらにＣは、次式で表される。

【０００５】Ｃ＝Ｓεｒε０／ｄ　　　　　　　　　　
　　式（２）ただし、　　Ｓ：対向面積 εｒ：比誘電率 ε０：絶縁膜の誘電率 ｄ：絶縁膜厚 である。

【０００６】ところで、実装されたメモリには多かれ少
なかれ一定量のリークがあり、一定量のリークを許容し
た場合、蓄積電荷Ｑは大きければ大きいほど良い。蓄積
電荷Ｑ大きくするためには式（１）、式（２）から明ら
かなように、誘電率ε０を大きくするか、対抗面積Ｓを
大きくするか、絶縁膜厚ｄを小さくするかすればよい。 　しかるに、近時、ＤＲＡＭの高密度化には著しいもの
があり、サブミクロンの領域に入っている。高密度化を
図ろうとすると対向面積Ｓの値は小さくなり、Ｓが小さ
くなると上式から明らかなように、キャパシタ容量Ｃは
小さくなってしまう。そこで、ε０を高くしたり、Ｓを
大きくしてＣを大きくするための工夫が各種なされてい
る。

【０００７】一方、誘電率を大きくすることは、式（１
）、式（２）のうえからは蓄積電荷Ｑを大きくすること
に通じるが、誘電率ε０の大きな材料は、絶縁性が悪く
、そのため電荷電荷のリークを招いてしまう。従って、
蓄積電荷Ｑを大きくするには、単にε０を高くしたり、
Ｓを大きくして単にＣを大きくするのみではなく、材質
的に、また、構造的に絶縁特性をも高めなければならな
い。

【０００８】ここで、従来の技術を見ると、従来、キャ
パシタ容量Ｃをある一定の値以上（４０ｆＦ以上）に確
保すべく、前記した各種構造のＤＲＡＭの改良が試みら
れている。トレンチキャパシタ型は図２７に、フィン構
造型は図２８に、スタックドキャパシタ型は図２９に図
示される構造を有している。

【０００９】トレンチキャパシタ型は、溝の中に金属膜
１２と絶縁膜２３を埋めることより対向面積Ｓを大きく
してキャパシタ容量Ｃを大きくしようとするものである
。

【００１０】しかし、トレンチキャパシタ型は、溝が深
くなり、アスペクト比が２０〜３０ともなると溝の中の
クリーニングが困難となり、汚染表面に成膜を行いかね
ない。また、溝のコーナー部において絶縁破壊が生じ易
くなり、信頼性、歩留まりがきわめて悪くなる。

【００１１】フィン構造型は、金属膜１２を立体化する
ことにより対向面積を大きくし、キャパシタ容量を大き
くしようとするものである。しかし、フィン構造型も、
微細構造の奥のクリーニングがむずかしく、また、エッ
ジ部で絶縁耐圧不良が生じ易いという問題点を有してい
る。

【００１２】一方、スタックドキャパシタ型は、トレン
チキャパシタ型あるいはフィン構造型に比べ、製造は容
易であり、また信頼性、歩留まりにおいて優れている。

【００１３】従来、スタックドキャパシタ型は次のよう
に製造されていた。図３０及び図３１に基づいて説明す
ると、絶縁膜３で覆われているＮ＋領域７の表面を、Ｒ
ＩＥ（リアクティブイオンエッチング）等により露出さ
せ、その上にポリシリコンを堆積することにより導電性
膜１２を形成し、次いで、レジスト塗布、フォトリソグ
ラフィーによりレジスト１５をパターン化し（図３０（
ａ））、ＲＩＥにより第１電極１２ｄを形成する（図３
０（ｂ））。次いで、酸化性雰囲気中で加熱することに
よりポリシリコン表面を酸化し、下部電極１２ｄの表面
にポリシリコン酸化物よりなる絶縁膜１３を形成した後
（図３１（ａ））、全面にポリシリコンをＣＶＤ法によ
り堆積し上部電極１４を形成する（図３１（ｂ））。 この方法によれば、絶縁膜１３はＳｉＯ２により構成さ
れるが、ＳｉＯ２の誘電率は３．９と低いため、キャパ
シタ容量の大きなＤＲＡＭメモリセルを得ることはでき
ない。

【００１４】そこで、（図３１（ｂ））の状態から、Ｓ
ｉＯ２より誘電率の高いＳｉ２Ｎ３（誘電率８．０）の
堆積を行い、このＳｉ２Ｎ３を絶縁膜とし（図３１（ａ
’））、その上にポリシリコンを堆積し上部電極１４を
形成する（図３１（ｂ’））ことが試みられている。し
かし、この絶縁膜は堆積膜であるためにピンホールを多
数含み、従って、耐圧不良をおこし易い。そこで、さら
に、Ｓｉ２Ｎ３を堆積後加熱処理を行うことによりピン
ホールを塞ぐことも試みられている。しかし、この試み
においては、Ｓｉ２Ｎ３の表面が加熱処理により酸化さ
れてＳｉＮｘＯｙとなってしまい、実効的な誘電率は３
．９〜８の間の値となり、加熱処理により誘電率が低下
してしまう。

【００１５】結局、従来、キャパシタ容量が大きく、か
つ、耐圧特性に優れた電荷蓄積用のコンデンサーを含む
ダイナミック型半導体メモリは存在しなかった。

【００１６】

【発明が解決しようとする課題】本発明は、製造が容易
であり、耐圧性に優れ、かつ、キャパシタ容量が大きな
ＤＲＡＭメモリを提供することを目的とする。

【００１７】

【課題を解決するための手段】上記課題を解決するため
の本発明の要旨は、絶縁物を介して対向するほぼ同一の
面積を有する２つの電極と、該電極に隣接して形成され
ている他の絶縁物とにより構成されたコンデンサを信号
電荷蓄積用コンデンサとしているダイナミック型半導体
メモリであって、該絶縁物の誘電率を、該他の絶縁物の
誘電率よりも大きくして構成したことを特徴とするダイ
ナミック型半導体メモリに存在する。

【００１８】

【作用】図１９（ａ）に基づき本発明の作用を説明する
。

【００１９】本発明では、絶縁物１３を介して対向する
ほぼ同一の面積を有する第１の電極１２と第２の電極１
４と、第１の電極１２及び第２の電極１４に隣接して形
成されている他の絶縁物１７とにより構成されたコンデ
ンサを信号電荷蓄積用コンデンサとしており、絶縁物１
３の誘電率ε１を、他の絶縁物１７の誘電率ε２よりも
大きくして構成している。

【００２０】このように、第１の電極と第２の電極をほ
ぼ同一面積とし、かつ、ε１／ε２＞１とすることによ
り絶縁特性を高くすることができることを本発明者は知
見し、本発明をなしたものである。

【００２１】それに対し、図２０（ｃ）あるいは、図２
１（ｃ）に示すように、第１の電極１２と第２の電極１
４との面積が異なる場合には、絶縁特性は図１９（ａ）
に示す場合に比べ低下する。特に、図２０（ｃ）に示す
構造の場合には、ε１／ε２が大きくなればなるほど絶
縁特性の低下が著しい。

【００２２】本発明でかかる効果が生じるのは、電気力
線は、誘電率の大きい方に集中し、ε１／ε２とすると
、横方向に電気力線が伸びにくく、電極に側面における
電気力線の集中が緩和されるためと推測される。

【００２３】

【実施態様例】本発明においては、第１の電極は、例え
ば、Ｔｉ，Ｔａ，Ａｌ，Ｂａ，Ｓｒ，Ｈｆ等が好ましい
。

【００２４】なお、第１の電極は、１層構造でもよいが
、２層以上の多層構造でもよい。２層以上の多層構造の
場合下層をＣｒにより形成することが金属薄膜と、基板
表面を覆う絶縁膜との密着性を高める上で好ましい。

【００２５】一方、導電性薄膜（上部電極）の材質とし
ては、例えば、Ｔａ，Ｔｉ、ポリシリコン、シリサイド
その他の任意の導電性を有する材質を用いることができ
る。なお、この金属薄膜あるいは導電性薄膜の形成手段
には特に限定されないが、例えば、図２２に示す、基板
に外部からバイアス電圧を印加して成膜を行うＤＣ−Ｒ
Ｆスパッタ装置（特開昭６２−２８７０７１号公報）あ
るいは、図２３に示すＲＦ電源の周波数を基板側ｆ２と
ターゲット側ｆ１で異ならしめて成膜を行う２周波励起
スパッタ装置（特開昭６３−５００２５号公報）を用い
ればよい。もちろん他の手段例えば、ＣＶＤ法等により
行ってもよい。

【００２６】絶縁物は、第１の電極の表面を直接酸化す
ることにより形成することが耐圧特性のより一層の向上
を図るうえからは好ましい。

【００２７】直接酸化法としては、酸化性ガス（例えば
、Ｏ２ガスあるいはＯ２＋Ｎ２ガスの混合ガス雰囲気中
で基板を加熱する方法があげられる。

【００２８】また、基板を低温に保ったまま酸化する方
法としては、金属膜表面に酸素ガス分子を供給するとと
もに、その表面に運動エネルギーが９０ｅＶ以下の不活
性ガスイオンを照射することにより行う方法がある。こ
の方法は、例えば、Ａｒイオンで、金属表面をたたくと
、欠陥を生じないで表面の原子層を活性化できる。２５
ｅＶのイオンは表面の２〜３原子層内にとどまるため表
面にのみにそのエネルギーを与える。そして、実効的に
金属表面の温度を上昇させることができる。同時に酸素
ガスを成膜室内に導入すると、酸素分子や放電によって
生じた酸素ラジカルが金属表面に吸着し、Ａｒイオン照
射により高温になった金属表面で金属と反応を起こす。 これにより金属の酸化が進行する。

【００２９】従って、基板温度を４００℃まで上昇させ
なくとも、例えば、１５０から２００℃でも５〜１０ｎ
ｍの金属酸化膜（例えば、Ｔａ２Ｏ５膜）を形成するこ
とができる。なお、照射するイオンのエネルギーを９０
ｅＶ以下に保てば下地にダメージを与えることはない。

【００３０】なお、このように、９０ｅＶ以下のイオン
を照射するための装置をしては、例えば、図２２あるい
は図２３に示すような装置を用い、Ｏ２ガスとＡｒガス
とを装置内に導入し、基板側の周波数５０ＭＨｚ、ター
ゲット側の周波数を２００ＭＨｚ、ＲＦパワー１０〜５
０Ｗとし、１ｍＴｏｒｒ〜数１０ｍＴｏｒｒの雰囲気中
でプラズマを発生させて行えばよい。

【００３１】なお、第１の電極形成工程と絶縁膜の形成
工程は同一の真空装置内で真空を破ることなく連続して
行うことにより、第１の電極の表面上に自然酸化膜が形
成されることを極力避けることが好ましい。

【００３２】また、同一装置内で、第１の電極の形成工
程と絶縁膜の形成工程を行わない場合には、第１の電極
を行う装置から絶縁膜の形成を行う装置への基板の搬送
を、不活性ガス雰囲気叉は水分濃度が１０ｐｐｂ以下の
高純度空気雰囲気中で行うことが好ましい。このうち、
特に、水分濃度が１０ｐｐｂ以下の高純度空気雰囲気中
で搬送することが好ましい。

【００３３】不活性ガスの場合、人が搬送手段内に誤っ
て首を入れた場合酸欠状態に陥ってしまう。しかるに、
空気の場合はかかる事態を回避することができる。この
ように空気を用いることが可能であることも発明者がは
じめて知見したものである。すなわち、空気のような酸
素を含有するガス中においては、基体表面あるいは基体
上に形成された金属配線表面は自然酸化され易いと考え
られていた。しかるに、本発明者は鋭意研究を行ったと
ころ、たとえ、酸素が存在していたも水分濃度が１０ｐ
ｐｂ以下に保持されていれば自然酸化は生じないことを
知見したものである。従って、大気の空気を、水分濃度
を１０ｐｐｂ以下に純化して用いることもできる。

【００３４】基板の搬送手段としては、図２４に示すよ
うな、各種装置３０２〜３０５をトンネル３０１で連結
し、トンネル３０１を大気とは遮断するとともに、トン
ネル３０１内に水分濃度が１０ｐｐｂ以下のガスを流入
せしめる構造のものを用いることができる。

【００３５】なお、このトンネル３０１内に、基板の下
面にあたるようにガスを噴出させて、このガスにより、
基体を浮上させたまま搬送せしめることが好ましい。

【００３６】一方、図２５に示すように、内部に水分濃
度が１０ｐｐｂ以下のガスが充填されたボックス３０６
構造のものでもよい。

【００３７】

【実施例】以下に図面に基づいて本発明の実施例を説明
する。

【００３８】（実施例１）図１に実施例１の製造工程を
示す。

【００３９】本例では、半導体基板としてＰ型のＳｉ基
板１を用いた。

【００４０】Ｓｉ基板１に、厚さ約１μｍのＳｉＯ２フ
ィールド酸化膜２を、ＬＯＣＯＳ（ｌｏｃａｌ　ｏｘｉ
ｄａｔｉｏｎ　ｏｆ　ｓｉｌｉｃｏｎ）法により形成し
た（図１）。

【００４１】次に、乾燥酸素雰囲気中において、９００
℃×３０分加熱することにより、基板１の表面に１０ｎ
ｍのゲート酸化膜３を形成した（図２）。

【００４２】次に、ＬＰＣＶＤ法により、全面に、下部
電極となるＮ＋ポリシリコン４を堆積し、その上にレジ
ストを塗布後、フォトリソグラフィーによりレジスト５
をパターン化した（図３）。

【００４３】次いで、ＲＩＥにより、レジスト５をマス
キングとして、ポリシリコン４を除去し、ゲート電極（
ワードライン）６を形成した（図４）。

【００４４】次に、ゲート電極６をマスキングとして、
Ａｓを５０ｋＶで、５×１０１５／ｃｍ２の密度で全面
にイオン注入を行った。その後、９００℃×３０分、Ｎ
２雰囲気中でアニールを行うことにより、イオン注入に
より生じた欠陥を回復させてＮ＋領域７，８を形成した
（図５）。

【００４５】次に、常圧ＣＶＤ法を用いＳｉＨ４とＯ２
を反応させて、ＳｉＯ２膜９を全面に堆積した（図６）
。

【００４６】次にコンタクトホールを形成し、Ｎ＋領域
の表面を露出した。

【００４７】まず、ＳｉＯ２膜９上にレジストを塗布し
、フォトリソグラフィーによりレジストパターンを形成
した（図７）。次いで、レジスト１０をマスキングとし
て、ＲＩＥにより、ＳｉＯ２膜９、ゲート酸化膜３の一
部をエッチングし、Ｎ＋領域７の表面の一部を露出させ
、コンタクトホール１１を形成した（図８）。

【００４８】次に第１の電極形成工程を次のように行っ
た。

【００４９】基板を図２２に示すＤＣ−ＲＦ結合スパッ
タリング装置内に入れ、成膜室のバックグラウンドの真
空度を１０−１０Ｔｏｒｒ以下の超高真空とした後、Ａ
ｒガスを導入し、スパッタリングによりＴａ膜１２を３
００ｎｍの厚さに堆積した。この際、成膜初期及び成膜
途中で、表面に数１０ｅＶの低エネルギーのＡｒイオン
の照射を行いながら成膜した。かかる照射により極めて
結晶性の良好なＴａ膜１２が得られた（図９）。

【００５０】次に、絶縁膜形成工程を次のように行った
。

【００５１】本例では、第１の電極形成工程と絶縁膜の
形成を同一の装置で行った。すなわち、第１の電極形成
工程終了後、装置内に酸化性ガスを導入してＴａ膜１２
の酸化を行った。もちろん、この際ＲＦ電源は印加せず
、スパッタリングは行っていない。Ｔａ膜１２の酸化は
、基板温度を４００℃に加熱し、水分濃度が１０ｐｐｂ
以下の酸素ガスを導入することにより行い、５ｎｍのＴ
ａ２Ｏ５膜１３を形成した（図１０）。

【００５２】次に、第２の電極の形成を次のように行っ
た。

【００５３】すなわち、第１の電極及び絶縁膜の形成を
行った装置と同じ装置を用い、第１の電極の形成工程を
行ったと同様にして導電性薄膜としてＴａ膜１４を形成
した（図１１）。

【００５４】次に、層間絶縁膜及び多層配線の形成を次
のように行った。

【００５５】まず、Ｎ＋領域７の上方のみにレジストが
残るようにレジスト１５をパターニングした（図１２）
。次に、レジスト１５をマスキングとして、ＣＦ４ガス
を用いてＴａ膜１４をＲＩＥでエッチングし、さらに、
ＣＦ４／Ｈ２ガスを用いてＴａ２Ｏ５１３をＲＩＥでエ
ッチングし、さらにＣＦ４ガスを用いてＴａ膜１２をＲ
ＩＥでエッチングした（図１３）。

【００５６】次いで、常圧ＣＶＤプロセスを用いて全面
にＳｉＯ２膜あるいはＰを含むＳｉＯ２膜（ＰＳＧ膜）
１７を堆積した。なお、ＰＳＧ膜ではなく、ＢＰＳＧ膜
を堆積してもよく、絶縁膜１３の誘電率ε１よりも小さ
な誘電率ε２を有する材質を用いてε１／ε２＞１とな
るようにすればよい。

【００５７】本例では、その後のリソグラフィーを高精
度に行うために、表面の平坦化を行った（図１４）。こ
の平坦化は、例えば、バイアススパッタ法やエッチバッ
ク法を用いて行えばよい。もちろん他の方法を用いて行
ってもよい。

【００５８】次に、コンタクトホールをあけて、第１の
Ａｌ配線１８の形成を行った（図１５）。

【００５９】次に、再度層間絶縁膜としてＰＳＧ膜２０
をスパッタリング法を用いて形成し、ＲＩＥ法によりエ
ッチングを行い、コンタクトホールをあけた後、Ｎ＋領
域８に通ずるＡｌを堆積し、ビットライン２１を形成し
た（図１６）。

【００６０】なお、ＰＳＧ膜２０の形成は、プラズマＣ
ＶＤ法あるいはスピンオングラス法を用いて行ってもよ
い。

【００６１】なお、図１７に示すように、ビットライン
２１’を形成後、Ａｌ配線１８’を形成してもよい。ま
た、図１８に示すように、Ｔａ膜１４とのコンタクトを
とるＡｌ配線１８”と、Ｎ＋領域８とのコンタクトをと
るＡｌ線２１”とを同時に形成し、最終的にビットライ
ン２２を形成してもよい。

【００６２】以上の工程により作製したダイナミック型
半導体メモリは、優れた絶縁特性を示した。

【００６３】（実施例２）本例では、第１の電極形成工
程終了後、図２４に示す構造のトンネルを介して基板を
酸化処理室に搬入し、酸化処理室にて酸化処理を行った
。トンネ内は、水分濃度が１０ｐｐｂ以下の高純度空気
雰囲気に保持した。

【００６４】（比較例１）本例は、図１２に示す工程ま
では実施例１と同一であるが、図１２の状態からＲＩＥ
エッチングを行うに際し、Ｔａ膜１４のみのエッチング
にとどめ、Ｔａ膜１４のエッチング終了後（図２０（ａ
））、再度レジスト塗布、フォトリソグラフィーにより
レジストパターン３３を形成し（図２０（ｂ））、ＲＩ
Ｅエッチングを行い、エッジ部が図２０（ｃ）に示され
る構造とした。

【００６５】このダイナミック型半導体メモリは、実施
例に比べ絶縁特性が劣っていた。

【００６６】（比較例２）比較例１では、図１２の状態
から、Ｔａ膜１４のみのエッチングにとどめたが、本例
では、Ｔａ膜１４と、Ｔａ２Ｏ５膜１３とをエッチング
した。比較例１とは異なりＴａ膜１２は残存せしめた（
図２１（ａ））。

【００６７】次いで、図２１（ｂ）の点線で示すように
レジストをパターニングし、エッジ部が、図２１（ｃ）
に示す構造とした。

【００６８】このダイナミック型半導体メモリは、実施
例に比べ絶縁特性が劣っていた。

【００６９】（実施例３）本例では、図９において、Ｔ
ａ膜１２にかえ、下層がＣｒ上層がＴａからなる２層構
造の膜とした。もちろん３層以上の多層構造としてもよ
い。多層とする場合、下層は、本例のようにＣｒ層とす
ることが好ましい。ＣｒはＳｉＯ２との密着性が良好と
なり好ましい。

【００７０】（実施例４）本例では、上部電極を、Ｔｉ
で形成し、それ以降の工程は５００℃以下の温度は５０
０℃以下の温度で行った。

【００７１】（実施例５）本例では、下部電極１２を構
成するＴａ膜の表面の酸化を、次のように行った。

【００７２】すなわち、高純度酸素ガスを成膜室内に供
給するとともに、Ｔａ膜の表面に運動エネルギーが３０
ｅＶのＡｒイオンを照射した。かかる方法により、作製
したＤＲＡは、実施例１よりもさらに優れた耐圧性を示
すとともに、大きなキャパシタ容量を有していた。

【００７３】

【発明の効果】本発明によれば、耐圧性に優れ、かつ、
キャパシタ容量が大きなＤＲＡＭメモリセルを提供する
ことができる。

【図面の簡単な説明】

【図１】　　実施例１に係る工程断面図である。

【図２】　　実施例１に係る工程断面図である。

【図３】　　実施例１に係る工程断面図である。

【図４】　　実施例１に係る工程断面図である。

【図５】　　実施例１に係る工程断面図である。

【図６】　　実施例１に係る工程断面図である。

【図７】　　実施例１に係る工程断面図である。

【図８】　　実施例１に係る工程断面図である。

【図９】　　実施例１に係る工程断面図である。

【図１０】　　実施例１に係る工程断面図である。

【図１１】　　実施例１に係る工程断面図である。

【図１２】　　実施例１に係る工程断面図である。

【図１３】　　実施例１に係る工程断面図である。

【図１４】　　実施例１に係る工程断面図である。

【図１５】　　実施例１に係る工程断面図である。

【図１６】　　実施例１に係る工程断面図である。

【図１７】　　実施例１に係る工程断面図である。

【図１８】　　実施例１に係る工程断面図である。

【図１９】　　本発明概念を示す電荷蓄積用コンデンサ
の断面図である。

【図２０】　　比較例１に係る工程断面図である。

【図２１】　　比較例２に係る工程断面図である。

【図２２】　　本発明において膜の形成等に用いる装置
例の概念図である。

【図２３】　　本発明において膜の形成等に用いる装置
例の概念図である。

【図２４】　　搬送手段例を示す概念図である。

【図２５】　　搬送手段例を示す概念図である。

【図２６】　　ＤＲＡＭメモリセルの等価回路図である
。

【図２７】　　従来のＤＲＡＭメモリセルの構造を示す
断面図である。

【図２８】　　従来のＤＲＡＭメモリセルの構造を示す
断面図である。

【図２９】　　従来のＤＲＡＭメモリセルの構造を示す
断面図である。

【図３０】　　従来のＤＲＡＭメモリセルの製造方法を
示す工程断面図である。

【図３１】　　従来のＤＲＡＭメモリセルの製造方法を
示す工程断面図である。

【符号の説明】

１　　　　基板（Ｓｉ基板） ２　　　　フィールド酸化膜（ＳｉＯ２膜）３　　　　
ゲート絶縁膜（酸化膜） ４　　　　下部電極（Ｎ＋ポリシリコン）５　　　　レ
ジスト ６　　　　ゲート電極（ワードライン）７　　　　Ｎ＋
領域（導電性膜） ８　　　　Ｎ＋領域 ９　　　　ＳｉＯ２膜 １０　　　　レジスト １１　　　　コンタクトホール １２　　　　金属薄膜 １２ｄ　　第１の電極（下部電極） １３　　　　絶縁膜 １４　　　　第２の電極（上部電極） １５　　　　レジスト １７　　　　ＰＳＧ膜（電極に隣接する絶縁膜）１８　
　　　Ａｌ配線 １８’　　Ａｌ配線 １８”　　Ａｌ配線 ２０　　　　層間絶縁膜（ＰＳＧ膜） ２１　　　　ビットライン ２１’　　ビットライン ２１”　　Ａｌ配線 ２２　　　　ビットライン ２３　　　　絶縁膜 ３０　　　　酸化膜 ３３　　　　レジストパターン ３０１　　　　装置 ３０１　　　　トンネル ３０２　　　　装置 ３０３　　　　装置 ３０４　　　　酸化装置 ３０５　　　　成膜装置 ３０６　　　　ボックス

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　絶縁物を介して対向するほぼ同一の面
   積を有する２つの電極と、該電極に隣接して形成されて
   いる他の絶縁物とにより構成されたコンデンサを信号電
   荷蓄積用コンデンサとしているダイナミック型半導体メ
   モリであって、該絶縁物の誘電率を、該他の絶縁物の誘
   電率よりも大きくして構成したことを特徴とするダイナ
   ミック型半導体メモリ。