KR100532787B1 - 금속대금속캐패시터장치및제조방법 - Google Patents

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Abstract

본 발명의 실시예들은 동적 임의 접근 메모리(DRAM) 및 DRAM 제조 방법에 관한 것으로서, 여기서의 용량성 소자들은 평면이거나 거의 평면이며, 도전성 윈도우(W1)를 통해 트랜지스터의 소스들과 드레인들을 접속하는 금속 영역들(M1)보다 위에 위치하도록 조립된다. 본 발명의 실시예들은 적절한 방식으로 적당한 기판 위에 트랜지스터를 형성하고, 이후 적당한 기술에 의해 평탄화된 제 1 산화물층을 침착시킴으로써 DRAM을 제조한다. 이후, 윈도우가 산화물층 내에 형성되고, 전도성 플러그가 윈도우 내에 형성된다. 이 후, 메모리 셀 비트선(memry cell bit line) 또는 도전성 플러그들 간의 결합기로서 기능하는 제 1 패턴화된 금속 영역이 산화물층 위에 형성된다. 제 2 산화물층이 상기 제 1 패턴화된 금속 영역 위에 형성되고, 적절한 윈도우 및 전도성 플러그가 상기 제 1 패턴화된 금속 영역 안에 형성된다. 이후, 캐패시터가 평면 또는 거의 평면 구조로 상기 제 2 산화물층 위에 형성된다. 제 2 패턴화된 금속 영역은 캐패시터 위에 형성된다. 제 3 산화물층이 상기 제 2 패턴화된 금속 영역 위에 형성되고, 적절한 윈도우 및 도전성 플러그가 상기 제 2 패턴화된 금속 영역 안에 형성된다. 이후, 제 3 패턴화된 금속 영역이 산화물층 위에 형성된다. 마지막으로, 제 4 산화물층이 침착되고 적절한 방식으로 평탄화된다. 또한, 상기 제 4 산화물층 위에 캐패시터를 형성하기 전에 도전성 플러그 주위의 제 2 산화물층 내에 트렌치가 형성된다. 또한, 다른 실시예들에서, 도전성 플러그들이 패턴화된 금속 영역들을 사용하지 않고 결합된다. 본 발명의 실시예들에 따르면, DRAM 제조 방법 및 이 방법에 의해 형성된 DRAM은 종래의 제조 방법보다 화학기계적 연마(CMP)와 같은 평탄화 기술들의 이용에 더 도움이 된다. 여러 산화물층들의 평면 또는 거의 평면 구조와 내부에 형성된 여러 DRAM 소자들은 평탄화 기술들에 적합하다.

Description

금속 대 금속 캐패시터 장치 및 제조 방법
본 발명은 전자 장치들의 제조에 관한 것이다. 특히, 동적 임의 접근 메모리(DRAM; dynamic random access memory) 장치 내의 캐패시터의 조립에 관한 것이다.
캐패시터들은 전기 전하(electrical charge)를 저정하는 집적 회로(ICs)와 같은 전자 장치들에서 이용된다. 동적 임의 접근 메모리(DRAM)와 같은 ICs에서의 캐패시터들은 메모리 셀들 내에서 축전을 위해 이용된다.
통상적으로, ICs에 형성된 캐패시터들은, 예컨대 다결정 실리콘(폴리실리콘) 또는 헤미스페리컬 그레인 폴리실리콘(HSG; hemispherical grain polysilicon)으로 이루어진 하부 전극(축적 노드)과, 예컨대 탄탈륨 펜타사이드(Ta2O5)와 바륨 스트론튬 티탄산염(BaSrTiO3 또는 BST)으로 이루어진 유전층과, 예컨대 티타늄 질화물(TiN), 티타늄(Ti), 텅스텐(W), 플라티늄(Pt), 폴리실리콘 또는 다른 반도체 도전 물질들로 이루어진 상부 전극(셀 플레이트)을 포함한다.
소정의 조립 공정에서, 간단하고 효율적인 장점이 있다. 조립 공정은 보다 적은 단계들을 이용하여 동일한 물질들에 대한 비용으로 동일하거나 보다 고품질의 제품 또는 고수율을 달성할 수 있으며, 특히 조립 단계들을 제거할 수 있다면 노동 비용들 및 고가의 제조 장비에 드는 비용을 줄일 수 있다. 또한, 조립 공정은 고품질의 제품 또는 고수율을 달성할 수 있어서 전체적인 공정 효율에 장점이 있지만 조립 단계들의 수가 증가하거나 비용이 약간 상승하게 되는 문제가 있다.
IC 캐패시터 조립 공정들은, 예들 들면 금속 대 금속(MOM) 캐패시터를 조립하는 방법으로 라도세키트(Radosevich) 등에 의한 미국 특허 제 5,576,240호에 개시되어 있다. 상기 방법은 종래의 공정의 기존 비용들을 줄이거나 유지를 기하면서 생산된 제품의 품질 및 공정의 유연성을 향상시킨다. 또한, 패터슨 등에 의한 미국 특허 제 5,065,220호에 개시된 금속 대 폴리실리콘 캐패시터 및 그 제조 방법에 있어서, 유전층은 저압 화학 기상 성장법(LPCVD)을 통해 침착된다.
그러나, ICs에 형성된 캐패시터들의 유전층은 통상적으로 전형적인 에칭 기술들에는 잘 반응하지 않는 높은 K 유전 물질이다. 따라서, 조립 공정들이 화학기계적 연마(CMP)와 같은 에칭 이외의 공정들 및 다른 평탄화 기술들을 이용시에, 특히 캐패시터의 유전층의 형성에 관해서는 장점이 있다. CMP는 또한 반도체 토포그래피를 통해 평탄화 유지에 기여하는 장점이 있다. 또한, 종래의 IC 캐패시터 조립 공정들은 통상적으로 반도체 본체의 제조중 트랜지스터들 및 다른 전자 소자들의 공정 파라미터들을 변화시킬 필요가 있다.
따라서, 반도체 장치 내에 다른 IC 장치들을 조립하는 현재의 공정에 보다 적합한 IC 캐패시터 조립 공정을 제공하는 장점이 있다.
본 발명은 청구범위에 의해 한정된다. 본 발명의 실시예들은 동적 임의 접근 메모리(DRAM) 및 DRAM 제조 방법에 관한 것으로서, 여기서의 용량성 소자는 평면이거나 거의 평면이며, 도전성 윈도우(W1)를 통해 트랜지스터의 소스들과 드레인들을 접속하는 금속 영역(M1)보다 위에 위치하도록 조립된다. 본 발명의 실시예들은 적절한 방식으로 적당한 기판 위에 트랜지스터를 형성하고, 이후 적당한 기술에 의해 평탄화된 제 1 산화물층을 침착시킴으로써 DRAM을 제조한다. 이후, 윈도우가 산화물층 내에 형성되고, 도전성 플러그가 윈도우 내에 형성된다. 이후, 메모리 셀 비트선 또는 도전성 플러그들 간의 결합기로서 기능하는 제 1 패턴화된 금속 영역이 산화물층 위에 형성된다. 제 2 산화물층이 상기 제 1 패턴화된 금속 영역 위에 형성되고, 적절한 윈도우 및 도전성 플러그가 상기 제 1 패턴화된 금속 영역 안에 형성된다. 이후, 캐패시터가 평면 또는 거의 평면 구조로 상기 제 2 산화물층 위에 형성된다. 제 2 패턴화된 금속 영역은 캐패시터 위에 형성된다. 제 3 산화물층이 상기 제 2 패턴화된 금속 영역 위에 형성되고, 적절한 윈도우 및 도전성 플러그가 상기 제 2 패턴화된 금속 영역 위에 형성된다. 이후, 제 3 패턴화된 금속 영역이 산화물층 위에 형성된다. 마지막으로, 제 4 산화물층이 침착되고 적절한 방식으로 평탄화된다. 또한, 상기 제 4 산화물층 위에 캐패시터를 형성하기 전에 도전성 플러그 주위의 제 2 산화물층 내에 트렌치가 형성된다. 또한, 다른 실시예에서는, 도전성 플러그들이 패턴화된 금속 영역을 사용하지 않고 결합된다. 본 발명의 실시예들에 따르면, DRAM 제조 방법 및 이 방법에 의해 형성된 DRAM은 종래의 제조 방법보다 화학기계적 연마(CMP)와 같은 평탄화 기술들의 이용에 더 도움이 된다. 여러 산화물층들의 평면 또는 거의 평면 구조와 내부에 형성된 여러 DRAM 소자들은 평탄화 기술들에 적합하다.
다음의 설명에 있어서 유사한 구성요소들에는 도면의 일련의 측면을 간단화하기 위해서 및 도면의 설명을 통해 본 발명의 이해를 높이기 위해 동일한 참조번호를 붙인다.
특정의 형태, 구성 및 구조가 이하에 설명되지만, 이것이 예시 목적으로 행해짐을 이해해야 한다. 관련 기술에 숙련된 사람은 다른 단계, 구성 및 구조가 본 발명의 범주를 이탈하지 않는 범위 내에서 이용될 수 있음을 인식할 수 있다.
도 1을 참조하면, 본 발명의 실시예에 따른 금속 대 금속(MOM) 캐패시터들(12)의 단면도가 도시되어 있다. 캐패시터들(12)는, 예를 들면 제공된 동적 임의 접근 메모리(DRAM)(10)와 같은 반도체 본체 내에 형성된다. 캐패시터들(12)과 함께 DRAM(10)은 N 채널 트랜지스터들(14)과 같은 다른 전자 장치 소자들을 포함한다.
캐패시터(12)는 하부 플레이트, 전극 또는 층(22)과, 상부 플레이트, 전극 또는 층(26) 및 상부 플레이트(26)와 하부 플레이트(22) 사이에 배치된 유전층(24)을 포함한다. 본 발명의 실시예들에 따르면, 캐패시터들(12)은 일반적으로 금속 1 또는 M1 으로 알려진 제 1 금속층 또는 영역보다 위 또는 뒤에 형성된다. 또한, 트랜지스터(14)와 같은 DRAM(10) 내의 다른 소자들과 함께 캐패시터들(12) 및 M1 영역들은 현재의 IC 제조의 평탄화 성과에 도움에 되는 평면 또는 거의 평면 구조들로 형성된다. 웨이퍼의 평탄화는 차례로 정교한 패턴 상(imaging)을 허가하는 일정한 웨이퍼 토포그래피에서 중요하다.
종래의 DRAM에서, 예를 들면 도 2 및 3에 도시된 바와 같이, 그의 메모리 셀부는 일반적으로 데이터 워드선(33)과 결합된(예를 들면, 게이트 접속부를 통하여) 게이트(31), 데이터 비트선(37)과 결합된 드레인(35) 및 축적 캐패시터(12)의 한 전극과 접속된 소스(39)를 포함하며, 상기 캐패시터(12)의 다른 전극은 접지와 결합된다. 트랜지스터(14)는 캐패시터(12)로의 액세스를 위한 스위치로서 작용하여 정보가 메모리 셀에 축적될 때 캐패시터(12)를 충전하거나 또는 정보가 메모리 셀로부터 판독됨에 따라 캐패시터(12)가 충전되었는가를 판단한다. 대용량의 캐패시터(12)는 축적된 정보의 손실을 방지하는데 적합하다.
그러나, 특히 도 3에 도시된 바와 같이, 종래의 DRAMs에서 캐패시터(12)는 스택 셀 구조로 구성되기 때문에, 캐패시터(12)는 트랜지스터를 접속하기 위해 이용되는 M1 영역들(일반적으로 41로 도시됨)을 형성하기 전에 반도체 본체(40) 내에 형성된다. 상기 종래의 구조는 용량값을 증가시키려고 할 때 및 소스(46)(및 비트선)를 M1 영역들을 통해 외부 회로와 전기적으로 결합시킬 때 공간화(일반적으로 H로 도시된다)의 문제가 있다. 또한, 캐패시터(12)에 의해 발생하는 불평탄한 공간화가 CMP와 같은 공정들에 도움을 주지 못한다. 따라서, 결과로서 생긴 장치는 상대적으로 불량한 평탄성를 갖는다.
예를 들면, 비트선은 캐패시터(12) 밑에 배치된 제 1 도전층부(42) 및 하나 또는 그 이상의 전기적으로 도전성인 플러그 영역들(46)을 통해 제 1 부분(42)과 전기적으로 접속된 M1 영역(41)으로 존재한다. 제 1 도전층부(42)는 일반적으로 텅스텐(W), 텅스텐 실리사이드(WSi2) 또는 도프된 폴리실리콘으로 이루어진다. M1 영역(41)은 일반적으로 캐패시터(12)보다 위에 배치되고, 이외의 것은 제 1 도전층부(42)와 반드시 평탄하지 않아도 되는 방식으로 배치된다. 즉, 제 1 도전층부(42) 및 M1 영역(41)은 일반적으로 DRAM 내의 분리된 로케이션들 때문에 독립적 형성 단계를 이용하여 조립되어야 한다.
도 1을 다시 참조하면, 본 발명의 실시예에 따른 DRAMs(10)은, 예를 들면 게이트(31), 드레인(35), 소스(39) 및 그 내부에 형성된 전계 산화물 같은 다른 영역(48)을 갖는 실리콘 기판(16)을 포함한다. 본 실시예에서, 게이트(31)는 도시된 바와 같이 드레인(35) 및 소스(39)와 결합되며, 워드선(33)은 게이트(31)와 결합된다.
평탄화된 산화물 영역 또는 층(52)(D1)은 도시된 바와 같이 기판(16) 위에 제공된다. 평탄화된 산화물층(D1)은 그 내부에 형성된 하나 또는 그 이상의 윈도우들(54)(W1)를 포함하며, 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W) 또는 알루미늄(Al) 같은 소정의 적합한 전기적으로 도전성인 물질로 채워지기 때문에 전도성 플러그로 된다. 도전성 플러그들은 기판(16) 내의 소자들과 산화물층(D1)보다 위에 형성된 소자들(예를 들면, 이후에 설명되는 금속 1 소자들) 사이의 산화물층(D1)을 통해 전기적인 결합을 제공한다.
하나 또는 그 이상의 금속 1(M1) 영역들은 평탄화된 산화물층(D1)위에 존재한다. M1 영역은 예를 들면 초기에 침착된 금속 1 층(일반적으로 28로 도시됨)의 패턴 형성으로 제공된다.
다른 평탄화된 산화물 영역 또는 층(56)(D2)은 산화물층(D1) 및 패턴화된 M1 영역들보다 위에 존재한다. 평탄화된 산화물층(D2)은 도시된 바와 같이 그 내부에 형성된 하나 또는 그 이상의 윈도우/플러그 영역들(58)(W2)을 갖는다. 본 명세서에서 이전에 설명된 바와 같이, 패턴화된 M1 영역들은 예를 들면 윈도우들(W1, W2) 내의 도전성 플러그들 간의 전기적 결합을 위해 비트선(37)으로서 이용되어 산화물층들(D1, D2)을 각각 전기적으로 결합시킨다.
캐패시터들(12)은 하부 플레이트 또는 층(22), 유전 영역 또는 층(24) 및 상부 플레이트 또는 층(26)의 형성시 산화물층(D2) 위에 존재한다. 하나 또는 그 이상의 금속 2 영역들(61)(M2)은 도시된 바와 같이 캐패시터들(12)위에 존재한다. DRAM(10)에서, 패턴화된 M2 영역들은 예를 들면 캐패시터들(12)의 상부 전극들로 이용된다.
또 다른 평탄화된 산화물 영역 또는 층(63)(D3)은 산화물층(D2), 캐패시터들(12) 및 M2 영역들보다 위에 존재한다. 산화물층들(D1, D2)과 마찬가지로, 산화물층(D3)은 예를 들면 산화물층(D3)과 플러그된 윈도우(W3) 위에 패턴화된 하나 또는 그 이상의 금속 3 영역들(67)(M3)과의 결합을 위하여 그 내부에 형성된 하나 또는 그 이상의 윈도우/플러그 영역들(65)(W3)을 갖는다. M3 영역(67)은 직접 또는 하나 또는 그 이상의 도전층들을 통해 예를 들면 소스 전압 또는 접지 같은 부가 회로와의 전기적 접속을 위해 이용된다.
결국, 평탄화된 산화물 영역 또는 층(D4)(69)은 산화물층(D3) 및 패턴화된 M3 영역(67)위에 존재한다. 본 명세서에서의 설명을 목적으로, 산화물층(D4)은 DRAM(10) 내의 최상위 산화물층이고, 산화물층(D4)은 예를 들면 DRAM(10)의 상부 또는 외부 표면으로서 작용하는 상부 또는 외부 표면(70)을 갖는다.
도 1에 도시된 바와 같이, 캐패시터들(12)은 평탄화 기술에 따른 방식으로 치수화 및 구성된다. 또한, 비트선이 M1 영역 레벨(즉, 트랜지스터들(14)과 캐패시터들(12) 사이)에서 조립될 수 있도록 DRAM(10) 전체에 걸쳐 산화물층들(D1 내지 D4)의 층화 및 형성과, 윈도우들(W1, W2) 내의 도전성 플러그들의 이용은 DRAM(10) 내의 평탄성을 제공 및 유지하기 위해 이용된다. 상기 구조에서는 M1 영역과 독립적 비트선을 결합시킬 필요가 없다(예를 들면, 도 2에서의 종래의 DRAM 셀에 도시된 바와 같이).
도 4a 내지 4e는 본 발명의 실시예에 따라 DRAM(10)을 조립하기 위한 여러 가지 단계를 도시한다. 우선, 도 4a에 도시된 바와 같이, 트랜지스터(14)는 예를 들면 패턴화 에칭 또는 다른 적절한 포토리소그라피 및 도핑 기술들과 같은 종래의 방식으로 기판(16) 위에 형성된다. 트랜지스터(14)는 도시된 바와 같이 소스(39), 드레인(35) 및 게이트(31)를 포함한다. 데이터 워드선(33)은 예를 들면 종래의 방식으로 게이트(31)와 결합된다. 또한, 제 1 레벨 산화물층(D1)은 예를 들면 실리콘의 LOCal 산화(LOCOS)와 같은 종래의 방식에 의해 기판(16) 및 트랜지스터(14) 위에 형성된다. 산화물층(D1)은 특히 기판(16) 위에 형성된 구성요소들과 이후에 형성된 구성요소들 간의 절연을 위하여 유전 영역으로 작용한다. 또한, 전계 산화물 영역(48)과 같은 다른 영역들은 다른 회로 소자(도시되지 않음)의 도프된 영역으로부터 트랜지스터의 도프된 드레인 및 소스 영역을 분리하기 위해 기판(16) 위에 또는 그 안에 형성된다.
산화물층(D1)은 예를 들면 화학기계적 연마(CMP) 같은 적절한 기술을 이용하여 평탄화된다. 이 후, 평탄화된 산화물층(D1)은 패턴화되고, 그 내에는 윈도우들(일반적으로 W1 으로 도시됨)이 예를 들면 에칭 또는 다른 적절한 기술에 의해 피턴에 따라 형성된다. 이후, 윈도우들(W1)은 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 알루미늄(Al) 또는 이외의 적절한 물질과 같은 하나 또는 그 이상의 전기적으로 도전성인 물질로 채워진다. 산화물층(D1) 및 윈도우(W1) 내의 도전성 플러그들의 평탄화는, 예를 들면 CMP 또는 이외의 적절한 평탄화 기술들에 의해 달성된다.
도 4b를 참조하면, 제 1 금속층은 산화물층(D1) 위에 형성된 후, 예를 들면 플라즈마 클로린 같은 종래의 방식으로 패턴화된다. 상술한 바 및 이후의 설명으로부터 명백한 바와 같이, 제 1 금속층(일반적으로 M1 으로 도시됨)으로부터 패턴화된 영역들은 예를 들면 DRAM(10)의 여러 가지 층들을 전기적으로 결합하기 위해 비트선들로 이용된다.
패턴화된 영역들(M1)이 형성되면, 제 2 레벨 산화물층(D2)은 도시된 바와 같이 평탄화된 산화물층(D1)과 패턴화된 금속 영역들(M1) 위에 형성된다. 제 2 산화물층(D2)은 평탄화되고(예를 들면, CMP를 이용함), 그 내부에는 윈도우들(W2)이 도시된 바와 같이 선택적으로 형성된다. 상기 형성은 상술한 바와 같이 제 1 산화물층(D1) 내의 윈도우들(W1)을 통한 형성과 유사하다. 윈도우들(W2)은 도전성 물질(예를 들면, 티타늄, 티타늄 질화물, 텅스텐 또는 알루미늄)로 채워진 후, 상면이 제 2 산화물층(D2)과 함께 평면 또는 거의 평면인 도전성 플러그들을 형성하기 위해 연마된다(예를 들면 CMP를 이용한다). 상기 방식에서는 이전에 본 명세서에서 설명된 바와 같이, 예를 들면 트랜지스터(14)의 드레인(35)과 전기적 접속된 제 1 금속층의 소정의 패턴화된 영역이 DRAM(10)의 층(D1)과 층(D2) 사이에 전기적 결합을 위해 이용된다. 예를 들면 트랜지스터(14)의 소스(39)와 전기적으로 접속된 다른 패턴화된 영역은 비트선들로 이용된다.
도 4c를 참조하면, DRAM(10)은 캐패시터(12)의 형성 후에 도시된다. 우선, 하부 플레이트(22)는 제 2 산화물층(D2) 위에 전기적으로 전도성인 물질로 된 층을 침착시키고, 반응성 스퍼터 에칭(RSE) 같은 적절한 패터닝 기술에 의해 층을 선택적으로 패터닝하여 형성된다. 하부 플레이트(22)는 티타늄 질화물(TiN), 알루미늄(Al), 구리(Cu), 은(Ag), 티타늄(Ti) 같은 전기적 전하 또는, 금(Au), 플라티늄(Pt) 및/또는 플라듐(Pd) 같은 귀금슥을 도통 및 유지하는데 적합한 소정의 물질로 이루어질 수 있다. 패턴화된 층을 침착하는데 적합한 방법은, 예를 들면 스퍼터링, 화학 기상 성장법(CVD) 및 플라즈마 증가형 화학 기상 성장법(PECVD)을 포함한다. 하부 플레이트(22)의 두께는, 예를 들면 대략 100 Å 내지 대략 1000 Å 범위 내에 있다. 하부 플레이트(22)가 예를 들면 티타늄 질화물로 된 층으로 코팅된 티타늄층 같은 다층 구조를 갖도록 할 수 있다.
하부 플레이트(22)위에 유전층의 형성은, 예를 들면 유전 물질로 된 층을 침착시키고, 적절한 기술에 의해 층을 패터닝함으로써 이루어진다. 유전층(24)은 실리콘 이산화물(SiO2), 실리콘 질화물(SiN) 및/또는 적절히 큰 유전 상수 K를 갖는 물질 또는 합금 물질로 형성된다. 다른 적절한 물질로는, 예를 들면 탄탈륨 펜토사이드(Ta2O5), 바륨 스트론튬 티타네이트(BaSrTiO3 또는 BST), 바륨 티타네이트(BaTiO3) 및 스트론튬 티타네이트(SrTiO3)가 있다. 일단 형성되면 유전층(24)의 두께는 일반적으로 대략 50 Å 내지 대략 200 Å 범위에 있다.
유전층(24)은 소정의 적절한 기술에 의해 하부 플레이트(22) 위에 침착된다. 예를 들면, 평면 셀(예컨대, 도 1에 도시된 바와 같이)이 제공되면, 유전층(24)은 일반적으로 스퍼터링에 의해 침착된다. 그러나, 트렌치 셀 구조가 제공되면(예를 들면, 이후 도 5a 및 5b에서 설명됨), 유전층(24)은 일반적으로 CVD를 이용하여 침착된다.
유전층(24)의 형성 후, 상부 플레이트(26)는 적절한 물질로 된 층을 침착시키고, 침착된 층을 선택적 패터닝함으로써 형성된다. 상부 플레이트(26)는 집적 회로 내에 캐패시터를 조립하기에 적합한 소정의 물질로 이루어진다. 상술한 바와 같이, 적당한 물질들은 티타늄 질화물, 알루미늄, 구리, 은, 티타늄 같은 하나 또는 그 이상의 물질들 또는 금, 플라티늄, 팔라듐 같은 귀금속이 있다. 상부 플레이트 물질을 침착시키기 위한 방법으로는, 예를 들면 물리 기상 성장(PVD), 화학 기상 성장(CVD), 플라즈마 증가형 화학 기상 성장(PECVD)이 있다. 상부 플레이트(26)는 일반적으로 예를 들면 대략 300Å 내지 대략 5000Å 두께의 범위를 갖는다. 하부 플레이트(22)와 마찬가지로, 상부 플레이트(26)는 단일 또는 다층 구조를 갖는데, 즉 제 1 물질(알루미늄 같은)이 제 2 물질(구리 또는 실리콘 같은)로 코팅되는 구성을 갖는다. 또한, 본 발명의 상기 특정 실시예에서, 캐패시터(12)의 각 층(상부 플레이트(26) 포함)의 평면 형성은 반도체 본체 내의 포토그래피에 관한 평탄화의 모든 목적과 일치한다.
캐패시터(12)의 완성시, 제 2 금속층(61)은 상부 프레이트들(26) 위에 형성된다. 제 2 금속층은 도 4c에 도시된 바와 같이, 상부 플레이트(26), 유전층(24) 및 하부 플레이트(22)와 함께 패턴화된다. 제 2 금속층은 PVD, CVD 또는 다른 적절한 기술 같은 적절한 방식으로 침착된다. 또한, 제 2 금속층의 패턴화된 영역들(일반적으로 M2 로 도시됨)은, 예들 들면 종래의 포토리소그라피 기술을 이용하는 적절한 방식으로 형성된다. 패턴화된 영역들(M2)은, 예를 들면 캐패시터들(12)의 상부 전극들로 이용되며, 따라서 DRAM(10) 내의 다른 구성요소들과 전기적 결합을 위해 이용된다.
패턴화된 영역들(M2)의 형성의 종료시, 제 3 레벨 산화물층(D3)은 도시된 바와 같이 패턴화된 영역들(M2) 및 제 2 산화물층(D2) 위에 형성된다. 제 3 산화물층(D3)은 평탄화되고(예를 들면, CMP를 이용함), 그 내부에는 윈도우들(W3)이 도시된 바와 같이 선택적으로 형성된다. 이러한 형성은 상술된 바와 같이 제 1 산화물층(D1) 내의 윈도우들(W1) 및 제 2 산화출층(D2) 내의 윈도우들(W2)의 형성과 유사하다. 윈도우들(W3)은 도 4d에 도시된 바와 같이 제 2 산화물층(D3)과 함께 평면 또는 거의 평면인 도전성 플러그들을 형성하기 위해 도전성 물질(예를 들면, tI, TiN, W, Al)로 채워진 후 연마된다(예를 들면, CMP를 이용함).
도 4e를 참조하면, DRAM(10)은 본 발명의 실시에에 따른 조립 방법의 최종 단계를 종료한 후가 도시된다. 패턴화된 금속 영역들(M3)은, 예를 들면 상술한 바와 같이 패턴화된 금속 영역들(M1, M2)의 형성과 유사한 방식으로 소정의 적절한 방식으로 형성된다. 또한, 제 4 레벨 산화물층(D4)은, 예를 들면 도시된 바와 같이 패턴화된 영역(M3) 및 제 3 산화물층(D3)위에 형성된다. 제 4 산화물층(D4)은, 예를 들면 상술한 바와 같이 제 2 산화물층(D2), 제 2 산화물층(D2) 및 제 3 산화물층(D3)을 형성하기 위해 이용되는 방식 같은 소정의 방식으로 형성된다.
상술한 바와 같이, 본 발명의 실시예에 따른 조립 방법 및 그 결과의 구조 또는 구성은 종래의 조립 방법 및 구조와는 달리 현대의 평탄화 기술에서 전도성을 갖는다. 평탄화 기술은 일정한 웨이퍼 토포그래피를 유지 또는 재설립을 추구한다. 또한, 평탄화 기술은 다양한 웨이퍼 토포그래피를 오프셋하고자 한다. 평탄화 기술은, 예를 들면 화학기계적 연마(CMP), 다층 레지스트 처리, 평탄화층의 이용 및 리플로우를 포함한다. 따라서, 웨이퍼의 평탄화는 패턴 이미징의 정밀화 때문에 리소그라피 공정의 향상을 위해 중요하다.
본 발명의 실시예들은 여러 가지 방식의 평탄화 기술들에 적용된다. 예를 들면, 산화물층들(D1 내지 D4)의 형성시, 침착된 산화물층은 다음의 처리 단계를 수행하기 전에 평탄화된다. 즉, 산화물층(D1)을 제 1 금속층을 침착시키기 전에 평탄화한 후, 금속 영역들(M1)을 패터닝시킨다. 이후에 형성된 금속 영역(M1)의 패터닝을 증대시키는 것은 산화물층(D1)의 평탄화이다. 본 발명의 실시예에 따른 다른 층들 및 소자들의 평탄화 성과들로부터 유사한 장점을 얻을 수 있다.
본 발명의 다른 실시예에 있어서, 예를 들면 도 5a 및 5b에 도시된 바와 같이, 트렌치 셀은 몇가지 부가적인 처리 단계를 이용하여 조립된다. 트렌치 셀은 도 5a에 도시된 바와 같이 윈도우(W2) 내의 플러그 주위의 트렌치를 패터닝함으로써 조립된다. 트렌치는 종래의 에칭 또는 다른 적절한 기술들에 의해 패턴화된다. 예를 들면, SiN 에치 스톱(일반적으로 72로 도시됨)은 그 형성중에 제 2 산화물층(D2) 내에 형성된다. 따라서, 에칭 스톱(72)은 트렌치 에치의 실제적인 깊이를 결정한다. 일단 트렌치가 형성되면, 캐패시터(12) 및 잔류 층(즉, M2 층, 산화물층(D3), 윈도우(W3) 내의 플러그, M3 층 및 산화물층(D4))이 본 발명의 실시예에 따라, 예를 들면 상술한 방식으로 형성된다.
또한, 윈도우들(W1, W2) 내에 형성된 도전성 플러그 사이에 패턴화된 M1 영역들은 도 6에 도시된 바와 같이 제조중에 생략된다. 상기 타입의 구성은 캐패시터의 트렌치부가 윈도우들(W1, W2) 내의 플러그들 사이에 패턴화된 M1 영역들과 너무 가깝다는 소정의 관점에 관계한다.
도 5 및 6에 도시된 실시예들에서는 통상의 트렌치 셀 DRAMs 이 캐패시턴스 제어를 제공한다는 장점이 있다. 캐패시턴스 제어는 캐패시터들 자체의 표면 영역을 포함한 많은 요소들에 의해 결정된다. 본 발명의 실시예에 따른 캐패시터들의 평면 또는 거의 평면은 캐패시터 표면 영역의 치수들이 DRAM 내의 공간 요건들과 같은 다른 파라미터를 제공하지 않고 변화되도록 한다.
도 7a 내지 7b를 참조하면, 본 발명의 다른 실시예에서는 DRAMs 및 M1 및 M2 영역들이 형성될 때 M3 영역들이 형성되지 않는 2 레벨 금속 기술을 이용하는 다른 장치에 대하여 도시된다. 도 7a에 도시된 바와 같이, 하부 플레이트(22)가 형성 및 패턴화되면, 유전층(24)은, 하부 플레이트(22) 위에 침착될 때, 하부 플레이트(22)의 패턴화된 단부 주변을 형성하는 유전층(24)으로 된다. 이후, 상부 플레이트(26)는 침착 및 패턴화되어 도시된 구성으로 된다.
또한, 도 7b에 도시된 바와 같이, M2 영역은, 예를 들어 일반적으로 74로 도시된 에리어 같은 캐패시터 에리어 사이의 에리어 내에 반드시 패턴화되지 않는다. 본 실시예에서는 어떠한 부가적인 패터닝 기술도 필요치 않기 때문에, 비패턴화 영역(74)은 동일한 물질로 이루어지며, 동일한 침착 단계중에는 M2 영역(61)을 침착시에 이용되는 것과 같다.
또한, 다른 실시예에서는, 예를 들면 도 8에 도시된 바와 같이 윈도우(W2) 내의 도전성 플러그는 그 초기 형성 조금 후에 에치되어 충분한 룸이 하부 플레이트(22)를 정제할 수 있도록 한다. 이상 본 명세서에서 설명된 바와 같이, 하부 플레이트(22)는 산화물층(D2)과 윈도우(W2) 내의 도전성 플러그 위에 침착되고, 이후 유전층(24)이 하부 플레이트(22) 위에 침착된다.
첨부된 청구범위 및 그 동등한 범주로 규정되는 본 발명의 사상 및 범주를 이탈하지 않는 범위 내에서 본 명세서에서의 DRAM 셀의 실시예에 많은 변형 및 응용이 이루어질 수 있음은 당업자에게는 자명한 일이다.
본 발명에 의하면, 반도체 장치 내에 다른 IC 장치를 조립하는 현재의 공정에 보다 적합한 IC 캐패시터 조립 공정을 제공하는 장점이 있다.
도 1은 본 발명의 일 실시예에 따라 제공된 동적 임의 접근 메모리(DRAM) 셀에 대한 금속 대 금속(MOM) 캐패시터의 단면도.
도 2a는 종래의 구조에 따른 DRAM 셀을 단순화한 개략도.
도 3은 종래의 스택 셀 구조에 따른 DRAM 셀에 대한 캐패시터의 단면도.
도 4a 내지 4e는 도 1의 캐패시터를 조립하기 위한 본 발명의 실시예에 따른 공정에서의 여러 가지 단계를 예시한 단면도.
도 5a 내지 5b는 본 발명의 다른 실시예에 따른 DRAM 셀에 대한 MOM 캐패시터의 조립을 예시한 단면도.
도 6은 본 발명의 다른 실시예에 따른 DRAM 에 대한 MOM 캐패시터의 단면도.
도 7은 본 발명의 또 다른 실시예에 따른 DRAM 셀에 대한 MOM 캐패시터의 단면도.
도 8은 본 발명의 또 다른 실시예에 따른 DRAM 셀에 대한 MOM 캐패시터의 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : DRAM 12 : 금속 대 금속(MOM) 캐패시터
14 : N 채널 트랜지스터 22 : 하부 플레이트
24 : 유전층 26 : 상부 플레이트

Claims (3)

  1. 동적 임의 접근 메모리 장치를 제조하는 방법에 있어서:
    적어도 하나의 트랜지스터가 위에 형성된 기판을 제공하는 단계;
    상기 트랜지스터 및 상기 기판 위에 제 1 평탄화된 산화물층(D1)을 침착하는 단계로서, 상기 제 1 평탄화된 산화물층(D1)은 그 내부에 형성되어 제 1 도전성 플러그가 형성되도록 도전성 물질로 채워진 적어도 하나의 제 1 윈도우(W1)를 갖는, 상기 침착 단계;
    상기 제 1 도전성 플러그 및 상기 제 1 평탄화된 산화물층(D1)의 일부 위에 상기 제 1 도전성 플러그와 전기적으로 결합된 적어도 하나의 제 1 패턴화된 금속 영역(M1)을 형성하는 단계;
    상기 제 1 패턴화된 금속 영역(M1) 및 상기 제 1 평탄화된 산화물층(D1) 위에 제 2 평탄화된 산화물층(D2)을 침착하는 단계로서, 상기 제 2 평탄화된 산화물층(D2)은 그 내부에 형성되어 제 2 도전성 플러그가 형성되도록 도전성 물질로 채워진 적어도 하나의 제 2 윈도우(W2)를 갖는, 상기 침착 단계;
    상기 제 2 도전성 플러그 및 상기 평탄화된 산화물층(D2)의 일부 위에 상기 제 2 도전성 플러그와 전기적으로 결합된 적어도 하나의 캐패시터를 형성하는 단계;
    상기 캐패시터 위에 상기 캐패시터와 전기적으로 결합된 적어도 하나의 제 2 패턴화된 금속 영역(M2)을 형성하는 단계;
    상기 제 2 패턴화된 금속 영역(M2)과 상기 캐패시터의 일부와 상기 제 2 평탄화된 산화물층(D2) 위에 제 3 평탄화된 산화물층(D3)을 침착하는 단계로서, 상기 제 3 평탄화된 산화물층(D3)은 그 내부에 형성되어 제 3 도전성 플러그가 형성되도록 도전성 물질로 채워진 적어도 하나의 제 3 윈도우(W3)를 갖는, 상기 침착 단계;
    상기 제 3 도전성 플러그 및 상기 제 3 평탄화된 산화물층(D3)의 일부 위에 상기 제 3 도전성 플러그와 전기적으로 결합된 적어도 하나의 제 3 패턴화된 금속 영역(M3)을 형성하는 단계; 및
    상기 제 3 평탄화된 금속 영역(M3) 및 상기 제 3 평탄화된 산화물층(D3)위에 제 4 평탄화된 산화물층(D4)을 침착하는 단계를 포함하는, 동적 임의 접근 메모리 장치 제조 방법
  2. 제 1 항에 있어서,
    적어도 하나의 상기 평탄화된 산화물층 침착 단계를 화학기계적 연마(CMP)를 이용하여 상기 침착된 산화물층을 연마하는 단계를 더 포함하는, 동적 임의 접근 메모리 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 캐패시터 형성 단계는:
    대략 100 Å 내지 대략 1000 Å 범위 내의 두께를 갖는 하부 플레이트를 상기 제 2 전도성 플러그 및 상기 제 2 평탄화된 산화물층(D2)위에 패터닝하는 단계로서, 상기 하부 플레이트는 티타늄 질화물(TiN), 알루미늄(Al), 구리(Cu), 은(Ag), 티타늄(Ti), 금(Au), 플라티늄(Pt) 및 팔라듐(Pd)으로 구성된 그룹에서 선택된 적어도 하나의 물질로 이루어진, 상기 하부 플레이트를 패터닝하는 단계;
    대략 50 Å 내지 대략 500 Å 범위 내의 두께를 갖는 유전층을 상기 하부 플레이트 위에 패터닝하는 단계로서, 상기 유전층은 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 탄탈륨 펜토사이드(Ta2O5), 바륨 스트론튬 티타네이트(BaSrTiO3 또는 BST), 바륨 티타네이트(BaTiO3) 및 스트론튬 티타네이트(SrTiO3)로 구성된 그룹에서 선택된 적어도 하나의 물질로 이루어진, 상기 유전층을 패터닝하는 단계; 및
    대략 100 Å 내지 대략 1000 Å 범위 내의 두께를 갖는 상부 플레이트를 상기 유전층 위에 패터닝하는 단계로서, 상기 상부 플레이트는 티타늄 질화물(TiN), 알루미늄(Al), 구리(Cu), 은(Ag), 티타늄(Ti), 금(Au), 플라티늄(Pt), 팔라듐(Pd)으로 구성된 그룹에서 선택된 적어도 하나의 물질로 이루어진, 상기 상부 플레이트를 패터닝하는 단계를 더 포함하는, 동적 임의 접근 메모리 장치 제조 방법.
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