JPH10270661A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離機能を有する深いウエルを半導体チ
ップに設けてなる半導体集積回路装置において、その半
導体チップのサイズを縮小させる。 【解決手段】 半導体基板９のメモリ領域Ｍに設けられ
た深いｎウエル１０の端部が製造プロセス中の熱処理等
によって周辺回路領域Ｐ側に延びてしまい形成された延
在領域１０ａの直上方にも、周辺回路を形成するシェア
ードＭＯＳ・ＦＥＴ３を配置した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、半導体基板に形成
された所定の素子形成領域を他の素子形成領域から電気
的に分離する機能を有する深いウエルを半導体基板に設
けてなる半導体集積回路装置技術に適用して有効な技術
に関するものである。

【０００２】

【従来の技術】この種の深いウエルを有する半導体集積
回路装置として、例えばＤＲＡＭ（Dynamic Random Acc
ess Memory）がある。本発明者は、この深いウエルを有
するＤＲＡＭについて検討した。以下は、公知とされた
技術ではないが、本発明者によって検討された技術であ
り、その概要は次のとおりである。

【０００３】すなわち、本発明者が検討したＤＲＡＭに
おいては、例えば半導体基板上に形成された複数のメモ
リセルが、半導体基板に形成された深いウエルおよび深
いウエル上にその外周に沿って形成された給電用ウエル
によって取り囲まれ、他の集積回路素子と電気的に分離
された構造となっている。

【０００４】ＤＲＡＭが形成された半導体基板の上部に
は、素子形成用ウエルが形成されており、この素子形成
用ウエル内に上記したメモリセルが形成されている。深
いウエルは、その素子形成用ウエルの下層に形成されて
いる。

【０００５】また、給電用ウエルは、素子分離機能とと
もに深いウエルに所定の電位を供給する機能を有してお
り、素子形成用ウエルと同じ深さ位置に深いウエルに電
気的に接続された状態で形成され、かつ、素子形成用ウ
エルを取り囲むように深いウエルの外周に沿って形成さ
れている。

【０００６】ところで、本発明者が検討した技術におい
ては、メモリセル領域に隣接する周辺回路領域等におい
ては、集積回路素子の配置を次のようにしている。

【０００７】すなわち、その周辺回路領域等において
は、深いウエルが半導体集積回路装置の製造プロセス中
の熱処理によって半導体基板の主面に対して平行な方向
に延びてしまうのを考慮して、その深いウエルが延びて
しまう領域上には周辺回路等の集積回路素子を配置せ
ず、専ら上記した給電用ウエルの形成領域（分離領域）
等として使用しており、周辺回路等の集積回路素子はそ
の深いウエルの延在領域の端部からさらに離れた領域に
配置するようにしている。

【０００８】なお、ＤＲＡＭの構造等については、例え
ば株式会社工業調査会、１９９５年６月１日発行、「電
子材料、１９９１年６月号」Ｐ２２〜Ｐ７７に記載があ
る。

【０００９】

【発明が解決しようとする課題】ところが、深いウエル
の延在領域上に集積回路素子を配置していない発明者が
検討した技術によれば、深いウエルの延在領域上が有効
に活用されておらず、半導体チップのサイズの増大を招
いているという問題があることを本発明者は見出した。

【００１０】本発明の目的は、素子分離機能を有する深
いウエルを半導体チップに設けてなる半導体集積回路装
置において、その半導体チップのサイズを縮小させるこ
とのできる技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】本発明の半導体集積回路装置は、半導体基
板における所定の領域に形成され前記半導体基板の厚さ
方向における深い位置に形成された深いウエルと、前記
半導体基板において前記深いウエル上に形成され集積回
路形成用の第１の集積回路素子が形成される第１の素子
形成用ウエルと、前記半導体基板において前記深いウエ
ル上に形成され深いウエルに所定の電位を供給するため
の給電用ウエルと、前記半導体基板における他の領域に
おいて前記第１の素子形成用ウエルと同じ深さ位置に形
成され集積回路形成用の第２の集積回路素子が形成され
る第２の素子形成用ウエルとを備え、前記深いウエルの
端部が前記半導体基板の主面に平行な方向に延びること
で形成された深いウエルの延在領域上に、前記第２の素
子形成用ウエルを形成し、前記第２の素子形成用ウエル
上に前記第２の集積回路素子を設けたものである。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００１５】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部回路図、図２は図
１の半導体集積回路装置の要部平面図、図３は図２に配
線接続状態を示した半導体集積回路装置の要部平面図、
図４は図２の半導体集積回路装置の要部断面図、図５は
図４の半導体集積回路装置の要部拡大断面図である。

【００１６】本実施の形態においては、本発明を、例え
ば６４Ｍ・ＤＲＡＭ（Dynamic Random Access Memory）
に適用した場合について説明する。ただし、ＤＲＡＭの
ワード構成は、これに限定されるものではなく種々変更
可能である。

【００１７】本実施の形態のＤＲＡＭにおけるメモリ領
域および周辺回路領域の要部回路図を図１に示す。図１
は相補形のデータ線ＤＬ1 （ＤＬ1a, ＤＬ1b),ＤＬ2(Ｄ
Ｌ2a, ＤＬ2b）の標準的な繰り返し単位を示している。

【００１８】したがって、実際の半導体チップ上には、
この１組の相補形のデータ線ＤＬ1,ＤＬ2 が図１の上下
方向に沿って互いに平行になるように複数組繰り返し並
んで配置されている。なお、データ線ＤＬ1 はアクティ
ブハイ（Active High)に設定され、データ線ＤＬ2 はア
クティブロウ（Active Low）に設定されている。

【００１９】図１の左右のメモリ領域Ｍの各々には、複
数本のワード線ＷＬが相補形のデータ線ＤＬ1,ＤＬ2 に
対して直交するように配置されている。そして、このワ
ード線ＷＬと相補形のデータ線ＤＬ1 （ＤＬ1a, ＤＬ1
b）の交点近傍にメモリセルＭＣが配置されている。

【００２０】このメモリセルＭＣは、Ｈｉｇｈｔ（以
下、単に“Ｈ”と略す）またはＬｏｗ（以下、単に
“Ｌ”と略す）の２値の信号レベルのうち、いずれか一
方を記憶するメモリの最小単位であり、例えば１つのト
ランスファＭＯＳ・ＦＥＴ１と、１つのキャパシタ２と
からなる。

【００２１】このトランスファＭＯＳ・ＦＥＴ１は、デ
ータ線ＤＬ1 とキャパシタ２とを電気的に接続したり、
分離したりするためのスイッチング素子であり、キャパ
シタ２は、上記した“Ｈ”または“Ｌ”のいずれか一方
の情報を電荷の形として記憶するための素子である。

【００２２】トランスファＭＯＳ・ＦＥＴ１のゲート電
極はワード線ＷＬと電気的に接続され、そのソース・ド
レインのうちの一方はデータ線ＤＬ1 と電気的に接続さ
れ、他方はキャパシタ２を介して所定電位の電極と電気
的に接続されている。

【００２３】一方、周辺回路領域Ｐには、シェアードＭ
ＯＳ・ＦＥＴ３、プリチャージ回路ＰＣ、センスアンプ
回路ＳＡおよび列選択ゲート回路ＹＳＧ等が、１組の相
補形のデータ線ＤＬ1,ＤＬ2 の間に電気的に接続されて
いる。

【００２４】シェアードＭＯＳ・ＦＥＴ３, ３は、所定
のメモリ領域Ｍと周辺回路とを配線ＳＬ1 に伝送される
信号に基づいて電気的に接続したり、切り離したりする
ためのスイッチング素子である。

【００２５】このシェアードＭＯＳ・ＦＥＴ３, ３は、
メモリ領域Ｍと周辺回路領域Ｐとの境界領域に配置さ
れ、その各々のゲート電極が共通の配線ＳＬ1 に電気的
に接続された状態で、それぞれデータ線ＤＬ1,ＤＬ2 に
直列に接続されている。

【００２６】プリチャージ回路ＰＣは、データ線ＤＬ1,
ＤＬ2 の電位を、配線ＳＬ2 に伝送される信号に基づい
て所定の電位（プリチャージ電圧）に設定するための回
路であり、例えば３つのｎチャネル形のＭＯＳ・ＦＥＴ
４〜６を有している。

【００２７】センスアンプ回路ＳＡは、ＤＲＡＭのデー
タ読み出し動作等に際して、データ線ＤＬ1,ＤＬ2 に伝
送された微小電圧（または電流）を検出して増幅する回
路であり、プリチャージ電圧を参照電圧として動作する
ようになっている。

【００２８】このセンスアンプ回路ＳＡは、例えばｎチ
ャネル形のＭＯＳ・ＦＥＴアンプＳＡｎと、ｐチャネル
形のＭＯＳ・ＦＥＴアンプＳＡｐとを有している。

【００２９】ｎＭＯＳ・ＦＥＴアンプＳＡｎは、２つの
ｎＭＯＳ７ｎ, ７ｎを有しており、信号ＣＳＮに基づい
て動作するようになっている。また、ｐＭＯＳ・ＦＥＴ
アンプＳＡｐは、２つのｎＭＯＳ７ｐ, ７ｐを有してお
り、信号ＣＳＰに基づいて動作するようになっている。

【００３０】列選択ゲート回路ＹＳＧは、相補形のデー
タ線ＤＬ1,ＤＬ2 と相補形の入出力信号配線Ｉ／Ｏ1,Ｉ
／Ｏ2 とを配線ＳＬ3 に伝送される信号に基づいて電気
的に接続したり、分離したりするための回路であり、例
えば２つのｎチャネル形のＭＯＳ・ＦＥＴ８ａ, ８ｂを
有している。

【００３１】例えばＤＲＡＭのデータ読み出し動作時に
は、センスアンプ回路ＳＡで増幅された信号（情報）を
相補形の入出力信号配線Ｉ／Ｏ1,Ｉ／Ｏ2 に伝送した
り、ＤＲＡＭの書き込み動作に際しては、相補形の入出
力信号配線Ｉ／Ｏ1,Ｉ／Ｏ2 からの信号（情報）をデー
タ線ＤＬ1,ＤＬ2 側に伝送したりするのを配線ＳＬ3 に
伝送される信号に基づいて制御するようになっている。

【００３２】この列選択ゲート回路ＹＳＧの２つのＭＯ
Ｓ・ＦＥＴ８ａ, ８ｂの各々のゲート電極は共通の配線
ＳＬ3 に電気的に接続されている。

【００３３】また、ＭＯＳ・ＦＥＴ８ａのソース・ドレ
インの一方はデータ線ＤＬ1 に電気的に接続され、他方
は入出力信号配線Ｉ／Ｏ1 に電気的に接続されている。

【００３４】また、ＭＯＳ・ＦＥＴ８ｂのソース・ドレ
インの一方はデータ線ＤＬ2 に電気的に接続され、他方
は入出力信号配線Ｉ／Ｏ2 に電気的に接続されている。

【００３５】なお、配線ＳＬ3 は列デコーダの出力に電
気的に接続されている。また、入出力信号配線Ｉ／Ｏ1
はアクティブハイに設定され、入出力信号配線Ｉ／Ｏ2
はアクティブロウに設定されている。

【００３６】次に、このＤＲＡＭの要部回路における半
導体チップ上での構造を図２〜図５によって説明する。
なお、図３は図２の平面図に配線接続関係を示した図で
ある。

【００３７】半導体チップを構成する半導体基板９は、
例えばｐ- 形のシリコン（Ｓｉ）単結晶からなる。この
半導体基板９には、深いｎウエル１０が形成されてい
る。

【００３８】この深いｎウエル１０は、例えばｎ形不純
物のリンまたはヒ素（Ａｓ）が含有されてなり、メモリ
領域Ｍを周辺回路領域Ｐから電気的に分離させる機能を
有している。

【００３９】したがって、深いｎウエル１０は、基本的
にメモリ領域Ｍに形成されているが、その端部は、製造
プロセス中の熱処理等によって半導体基板９の主面に平
行な方向に沿って周辺回路領域Ｐの端部に延びており、
延在領域１０ａを形成している。

【００４０】そして、本実施の形態においては、この深
いｎウエル１０の延在領域１０ａの直上方に、上記した
シェアードＭＯＳ・ＦＥＴ３が配置されている。

【００４１】通常、深いｎウエル１０の端部が延びてし
まうのを考慮して、その延びてしまう領域（延在領域１
０ａ）の直上方には集積回路素子を配置しないようにす
るのが一般的である。したがって、その延在領域の直上
方は無駄な領域となっている。

【００４２】そこで、本実施の形態においては、その延
在領域１０ａの直上方にも集積回路素子を配置すること
により、無駄になっていた領域を有効に使用することが
できるので、その分、半導体チップのサイズを縮小させ
ることが可能となっている。

【００４３】例えば７μｍ必要としていた分離幅を、本
実施の形態においては、２μｍに縮小させることがで
き、半導体チップ全体としては、そのチップサイズを、
例えば３ｍｍ² 以上も縮小させることが可能となる。

【００４４】また、半導体チップのサイズを変えず同じ
ままとした場合は、使用可能な領域が増えた分、集積回
路素子の集積度を向上させることが可能となっている。

【００４５】さらに、本実施の形態においては、この延
在領域１０ａの直上方にｎチャネル形のＭＯＳ・ＦＥＴ
を配置すると、このＭＯＳ・ＦＥＴのしきい電圧が下が
ることを考慮して、そのような影響を受け難いシェアー
ドＭＯＳ・ＦＥＴ３を配置している。

【００４６】ただし、深いｎウエル１０の延在領域１０
ａの直上方に配置する集積回路素子は、シェアードＭＯ
Ｓ・ＦＥＴに限定されるものではなく、その影響を受け
難い集積回路素子であるならば種々変更可能である。

【００４７】また、仮にその影響を受けやすい集積回路
素子を延在領域１０ａの直上方に配置する場合には、そ
の影響を考慮して、チャネルに導入する不純物の濃度や
深さ等を調節し、その影響が無いようにすることで対処
することもできる。

【００４８】一方、半導体基板９において深いｎウエル
９よりも上層部には、ｐウエル１１ａ〜１１ｃおよびｎ
ウエル１２ａ, １２ｂが形成されているとともに、所定
位置に素子分離用のフィールド絶縁膜１３が選択的に形
成されている。

【００４９】ｐウエル１１ａ〜１１ｃは、例えばｐ形不
純物のホウ素が同時に導入されて形成されている。ま
た、ｎウエル１２ａ, １２ｂは、例えばｎ形不純物のリ
ンまたはＡｓが同時に導入されて形成されている。な
お、フィールド絶縁膜１３は、例えばＳｉＯ₂ 等からな
る。

【００５０】ここで、まず、メモリ領域Ｍについて詳細
に説明する。メモリ領域Ｍには、上記したｐウエル（第
１の素子形成用ウエル）１１ａが形成されている。この
ｐウエル１１ａ上には、上記したメモリセルＭＣ構成用
のトランスファＭＯＳ・ＦＥＴ１およびキャパシタ２が
形成されている。

【００５１】トランスファＭＯＳ・ＦＥＴ１は、素子分
離用のフィールド絶縁膜１３に囲まれた素子領域に形成
されており、一対の半導体領域１ｄ1,１ｄ2 と、例えば
ＳｉＯ₂ からなるゲート絶縁膜１ｉと、その上に形成さ
れたゲート電極１ｇとを有している。

【００５２】一対の半導体領域１ｄ1,１ｄ2 は、トラン
スファＭＯＳ・ＦＥＴ１のソースおよびドレインを形成
するための領域であり、この半導体領域１ｄ1,１ｄ2 に
は、例えばｎ形不純物のリンまたはＡｓが導入されてい
る。なお、この半導体領域１ｄ1,１ｄ2 の間にトランス
ファＭＯＳ・ＦＥＴ１のチャネル領域が形成される。

【００５３】また、ゲート電極１ｇは、上記したワード
線ＷＬの一部でもあり、例えば低抵抗ポリシリコン膜か
らなる導体膜１ｇ1 上に、低抵抗化を実現すべく、例え
ばタングステンシリサイド（ＷＳｉ₂)からなる導体膜１
ｇ2 が堆積されて形成されている。ただし、ゲート電極
１ｇは、例えば低抵抗ポリシリコンの単体膜で形成して
も良し、タングステン等のような所定の金属で形成して
も良い。

【００５４】このゲート電極１ｇ（ワード線ＷＬ）の上
面および側面は、絶縁膜１４ａ, １４ｂを介してキャッ
プ絶縁膜１５ａおよびサイドウォール１５ｂによって被
覆されている。この絶縁膜１４ａ, １４ｂは、例えばＳ
ｉＯ₂ からなる。また、キャップ絶縁膜１５ａおよびサ
イドウォール１５ｂは、例えば窒化シリコンからなる。

【００５５】このキャップ絶縁膜１５ａおよびサイドウ
ォール１５ｂは、層間絶縁膜１６ａ1,１６ａ2 に、半導
体基板９の上面が露出するような接続孔１７ａ, １７ｂ
を形成する際に、その孔が径の方向に広がるのを防止す
るエッチングストッパとなり、互いに隣接するワード線
ＷＬ間に接続孔１７ａ, １７ｂを自己整合的に形成する
機能している。すなわち、キャップ絶縁膜１５ａおよび
サイドウォール１５ｂは、ワード線ＷＬの幅方向におけ
る接続孔１７ａ, １７ｂの寸法を規定している。

【００５６】このため、例えば接続孔１７ａ, １７ｂが
設計位置よりもワード線ＷＬの幅方向に多少ずれたとし
ても、キャップ絶縁膜１５ａおよびサイドウォール１５
ｂがエッチングストッパとして機能するので、その接続
孔１７ａ, １７ｂからワード線ＷＬの一部が露出するこ
ともない。したがって、接続孔１７ａ, １７ｂの位置合
わせ余裕を小さくすることが可能となっている。

【００５７】層間絶縁膜１６ａ1 は、例えばＳｉＯ₂ か
らなり、層間絶縁膜１６ａ2 は、例えばＢＰＳＧ（Boro
Phospho Silicate Glass)からなる。この層間絶縁膜１
６ａ1 は、その上層の層間絶縁膜１６ａ2 中のホウ素ま
たはリンが下層の半導体基板９に拡散するのを防止する
機能を有している。

【００５８】また、層間絶縁膜１６ａ2 は、配線層の下
地を平坦にする機能を有している。これにより、フォト
リソグラフィのマージンを確保することができ、接続孔
１７ａ, １７ｂや配線のパターン転写精度を向上させる
ことが可能となっている。

【００５９】層間絶縁膜１６ａ2 上には層間絶縁膜１６
ａ3 が形成されている。この層間絶縁膜１６ａ3 は、例
えばＳｉＯ₂ からなり、データ線形成工程時等におい
て、層間絶縁膜１６ａ2 からキャップ絶縁膜１５ａの一
部が露出していると、その露出部分がエッチングされて
ワード線ＷＬが露出してしまう場合があるので、それを
防止するための膜である。したがって、そのような問題
が生じない場合には設けなくても良い。

【００６０】層間絶縁膜１６ａ3 上には、絶縁膜１６ａ
4 を介して上記したデータ線ＤＬ1が形成されている。
このデータ線ＤＬ1 は、例えば低抵抗ポリシリコンから
なる導体膜ＤＬ1p上に、例えばＷＳｉ₂ からなる導体膜
ＤＬ1wが積み重ねられてなり、接続孔１７ａを通じて半
導体領域１ｄ1 と電気的に接続されている。

【００６１】なお、データ線ＤＬ1 の下部の導体膜ＤＬ
1mは、接続孔１７ａを形成する際にエッチングマスクと
なったマスク膜である。このマスク膜は、接続孔１７ａ
の形成時におけるエッチング選択比を高くするため、例
えば低抵抗ポリシリコンからなる。

【００６２】データ線ＤＬ1 の上面および側面は、絶縁
膜を介してキャップ絶縁膜１８ａおよびサイドウォール
１８ｂによって被覆されている。このキャップ絶縁膜１
８ａおよびサイドウォール１８ｂは、層間絶縁膜１６ａ
に接続孔１７ｂを形成する際にエッチングストッパとし
て機能し、互いに隣接するビット線ＤＬ1,ＤＬ2 間に接
続孔１７ｂを自己整合的に形成するための膜として機能
している。

【００６３】すなわち、キャップ絶縁膜１８ａおよびサ
イドウォール１８ｂは、データ線ＤＬ1 の幅方向におけ
る接続孔１７ｂの寸法を規定している。

【００６４】したがって、例えば接続孔１７ｂがデータ
線ＤＬの幅方向に多少ずれたとしても、キャップ絶縁膜
１８ａおよびサイドウォール１８ｂがエッチングストッ
パとして機能するので、その接続孔１７ｂが素子分離領
域に入り込み過ぎることもない。このため、接続孔１７
ｂの位置合わせ余裕を小さくすることができる。

【００６５】さらに、このキャップ絶縁膜１８ａおよび
サイドウォール１８ｂは、絶縁膜１９によって被覆され
ている。この絶縁膜１９は、キャパシタ２を形成した後
の下地の絶縁膜を除去する際にエッチングストッパとし
て機能する膜であり、例えば窒化シリコンからなる。

【００６６】この絶縁膜１９の厚さは、例えば１００〜
５００Å、好ましくは２５０Å程度に設定されている。
これ以上厚いと、ダングリングボンドを終端するための
最終的な水素アニール処理時に、水素が窒化シリコン膜
で捕縛されてしまい、充分な終端効果が得られなくなっ
てしまうからである。

【００６７】このデータ線ＤＬ1 の周囲には、例えば円
筒形のキャパシタ２が形成されている。キャパシタ２
は、第１電極２ａ表面にキャパシタ絶縁膜２ｂを介して
第２電極２ｃが被覆され構成されている。

【００６８】すなわち、本実施の形態では、第１電極２
ａの下面側およびキャパシタ２の軸部側面にも容量部が
形成されており、これにより大きな容量を確保すること
が可能となっている。

【００６９】第１電極２ａは、例えば低抵抗ポリシリコ
ンからなり、接続孔１７ｂ内に埋め込まれた導体膜２０
を通じてトランスファＭＯＳ・ＦＥＴ１の一方の半導体
領域１ｄ2 と電気的に接続されている。導体膜２０は、
例えば低抵抗ポリシリコンからなる。なお、この導体膜
２０を設けない構造としても良い。

【００７０】キャパシタ絶縁膜２ｂは、例えば窒化シリ
コン膜上にＳｉＯ₂ 膜が堆積されて形成されている。ま
た、第２電極２ｃは、例えば低抵抗ポリシリコンからな
り、所定の配線と電気的に接続されている。

【００７１】なお、キャパシタ２の第１電極２ａの下部
には、接続孔１７ｂを穿孔する際にマスクとして用いた
マスク膜２ｍが残されている。このマスク膜は、例えば
低抵抗ポリシリコンからなる。

【００７２】このようなキャパシタ２は、層間絶縁膜１
６ｂによって被覆されている。この層間絶縁膜１６ｂ
は、層間絶縁膜１６ｂ1,１６ｂ2 が下層から順に積み重
ねられて形成されている。層間絶縁膜１６ｂ1,１６ｂ2
は、例えばＳｉＯ₂ 等からなる。

【００７３】次に、周辺回路領域Ｐについて説明する。
周辺回路領域Ｐには、上記したｎウエル１２ａ, １２ｂ
およびｐウエル１１ｂ, １１ｃが形成されている。

【００７４】ｎウエル（給電用ウエル）１２ａは、メモ
リ領域Ｍの外周に沿って帯状に形成されている。このｎ
ウエル１２ａは、深いｎウエル１０に所定電位の電圧を
供給するための給電領域であり、その深さが深いｎウエ
ル１０に届くように形成されている。

【００７５】また、ｎウエル１２ａの上部には、引き出
し領域１２ａ1 が形成されている。この引き出し領域１
２ａ1 には、ｎウエル１２ａと同じ導電形のｎ形不純物
のリンまたはＡｓが含有されているが、その不純物濃度
がｎウエル１２ａよりも高く設定されている。

【００７６】そして、この引き出し領域１２ａ1 は、層
間絶縁膜１６ａに穿孔された接続孔１７ｃを通じて第１
層配線Ｌ1aと電気的に接続されている。第１層配線Ｌ1a
は、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合
金からなり、ｎウエル１２ａに沿って帯状に形成されて
いる。

【００７７】次に、ｐウエル（第２の素子形成用ウエ
ル）１１ｂは、周辺回路領域Ｐに形成されている。この
ｐウエル１１ｂ上には、上記したシェアードＭＯＳ・Ｆ
ＥＴ３、プリチャージ回路ＰＣおよびｎチャネル形のＭ
ＯＳ・ＦＥＴアンプＳＡｎが形成されている。

【００７８】シェアードＭＯＳ・ＦＥＴ３は、素子分離
用のフィールド絶縁膜１３に囲まれた素子領域に形成さ
れており、一対の半導体領域３ｄ, ３ｄと、例えばＳｉ
Ｏ₂からなるゲート絶縁膜３ｉと、その上に形成された
ゲート電極３ｇとを有している。

【００７９】一対の半導体領域３ｄ, ３ｄは、シェアー
ドＭＯＳ・ＦＥＴ１のソースおよびドレインを形成する
ための領域であり、この半導体領域３ｄ, ３ｄには、例
えばｎ形不純物のリンまたはＡｓが導入されている。な
お、この半導体領域３ｄ, ３ｄの間にシェアードＭＯＳ
・ＦＥＴ３のチャネル領域が形成される。

【００８０】また、ゲート電極３ｇは、上記した配線Ｓ
Ｌ1 の一部でもあり、例えば低抵抗ポリシリコン膜から
なる導体膜上に、低抵抗化を実現すべく、例えばＷＳｉ
₂ からなる導体膜が堆積されて形成されている。ただ
し、ゲート電極３ｇは、例えば低抵抗ポリシリコンの単
体膜で形成しても良し、タングステン等のような所定の
金属で形成しても良い。

【００８１】プリチャージ回路ＰＣのｎチャネル形のＭ
ＯＳ・ＦＥＴ４〜６は、素子分離用のフィールド絶縁膜
１３に囲まれた素子領域に形成されており、一対の半導
体領域２１ｄ, ２１ｄと、例えばＳｉＯ₂ からなるゲー
ト絶縁膜２１ｉと、その上に形成されたゲート電極２１
ｇとを有している。

【００８２】一対の半導体領域２１ｄ, ２１ｄは、ＭＯ
Ｓ・ＦＥＴ４〜６のソースおよびドレインを形成するた
めの領域であり、この半導体領域２１ｄ, ２１ｄには、
例えばｎ形不純物のリンまたはＡｓが導入されている。
なお、この半導体領域２１ｄ, ２１ｄの間にＭＯＳ・Ｆ
ＥＴ４〜６のチャネル領域が形成される。

【００８３】また、ゲート電極２１ｇは、上記した配線
ＳＬ2 の一部でもあり、例えば低抵抗ポリシリコン膜か
らなる導体膜上に、低抵抗化を実現すべく、例えばＷＳ
ｉ₂からなる導体膜が堆積されて形成されている。ただ
し、ゲート電極２１ｇは、例えば低抵抗ポリシリコンの
単体膜で形成しても良し、タングステン等のような所定
の金属で形成しても良い。

【００８４】センスアンプ回路のｎチャネル形のＭＯＳ
・ＦＥＴ７ｎも基本的な構造は、シェアードＭＯＳ・Ｆ
ＥＴ３やＭＯＳ・ＦＥＴ４〜６と同じである。すなわ
ち、一対の半導体領域７ｎｄ, ７ｎｄと、例えばＳｉＯ
₂ からなるゲート絶縁膜７ｎｉと、その上に形成された
ゲート電極７ｎｇとを有している。

【００８５】一対の半導体領域７ｎｄ, ７ｎｄは、ソー
スおよびドレインを形成するための領域であり、この半
導体領域７ｎｄ, ７ｎｄには、例えばｎ形不純物のリン
またはＡｓが導入されている。なお、この半導体領域７
ｎｄ, ７ｎｄの間にＭＯＳ・ＦＥＴ７ｎのチャネル領域
が形成される。

【００８６】また、ゲート電極７ｎｇは、例えば低抵抗
ポリシリコン膜からなる導体膜上に、低抵抗化を実現す
べく、例えばＷＳｉ₂ からなる導体膜が堆積されて形成
されている。ただし、ゲート電極７ｎｇは、例えば低抵
抗ポリシリコンの単体膜で形成しても良し、タングステ
ン等のような所定の金属で形成しても良い。

【００８７】なお、図４は、ゲート電極７ｎｇの延在方
向に水平な断面を示しているので、ＭＯＳ・ＦＥＴ７ｎ
のソース・ドレイン用の半導体領域は示されていない。

【００８８】次に、ｎウエル（第２の素子形成用ウエ
ル）１２ｂは、周辺回路領域Ｐに形成されている。この
ｐウエル１２ｂ上には、上記したｐチャネル形のＭＯＳ
・ＦＥＴアンプＳＡｐが形成されている。

【００８９】センスアンプ回路のｐチャネル形のＭＯＳ
・ＦＥＴ７ｐも基本的な構造は、シェアードＭＯＳ・Ｆ
ＥＴ３やＭＯＳ・ＦＥＴ４〜６と同じである。すなわ
ち、一対の半導体領域７ｐｄ, ７ｐｄと、例えばＳｉＯ
₂ からなるゲート絶縁膜７ｐｉと、その上に形成された
ゲート電極７ｐｇとを有している。

【００９０】一対の半導体領域７ｐｄ, ７ｐｄは、ソー
スおよびドレインを形成するための領域であり、この半
導体領域７ｐｄ, ７ｐｄには、例えばｐ形不純物のホウ
素が導入されている。なお、この半導体領域７ｐｄ, ７
ｐｄの間にＭＯＳ・ＦＥＴ７ｐのチャネル領域が形成さ
れる。

【００９１】また、ゲート電極７ｐｇは、例えば低抵抗
ポリシリコン膜からなる導体膜上に、低抵抗化を実現す
べく、例えばＷＳｉ₂ からなる導体膜が堆積されて形成
されている。ただし、ゲート電極７ｐｇは、例えば低抵
抗ポリシリコンの単体膜で形成しても良し、タングステ
ン等のような所定の金属で形成しても良い。

【００９２】なお、図４は、ゲート電極７ｐｇの延在方
向に水平な断面を示しているので、ＭＯＳ・ＦＥＴ７ｐ
のソース・ドレイン用の半導体領域は示されていない。

【００９３】また、ｎウエル１２ｂの上部には、引き出
し領域１２ｂ1 が形成されている。この引き出し領域１
２ｂ1 には、例えばｎウエル１２ｂと同一導電形のｎ形
不純物のリンまたはＡｓがｎウエル１２ｂの不純物濃度
よりも高い濃度で含有されている。

【００９４】この引き出し領域１２ｂ1 は、接続孔１７
ｄを通じて第１層配線Ｌ1bと電気的に接続されている。
この第１層配線Ｌ1bは、例えばＡｌ−Ｓｉ−Ｃｕ合金か
らなり、ｎウエル１２ｂの外周に沿って帯状に形成され
ている。そして、この第１層配線Ｌ1bを通じてｎウエル
１２ｂに所定の電位の電圧が供給されるようになってい
る。

【００９５】次に、ｐウエル（第２の素子形成用ウエ
ル）１１ｃは、周辺回路領域Ｐに形成されている。この
ｐウエル１１ｃ上には、上記した列選択ゲート回路ＹＳ
Ｇのｎチャネル形のＭＯＳ・ＦＥＴ８ａ, ８ｂが形成さ
れている。

【００９６】このｎチャネル形のＭＯＳ・ＦＥＴ８ａ,
８ａ（８ｂ, ８ｂ）も基本的な構造は、シェアードＭＯ
Ｓ・ＦＥＴ３やＭＯＳ・ＦＥＴ４〜６と同じである。す
なわち、一対の半導体領域８ａｄ, ８ｂｄと、例えばＳ
ｉＯ₂ からなるゲート絶縁膜８ａｉ, ８ｂｉと、その上
に形成されたゲート電極８ａｇ, ８ｂｇとを有してい
る。

【００９７】一対の半導体領域８ａｄ, ８ａｄ（８ｂ
ｄ, ８ｂｄ）は、ソースおよびドレインを形成するため
の領域であり、この半導体領域８ａｄ, ８ａｄ（８ｂ
ｄ, ８ｂｄ）には、例えばｎ形不純物のリンまたはＡｓ
が導入されている。なお、この半導体領域８ａｄ, ８ａ
ｄ（８ｂｄ, ８ｂｄ）の間にＭＯＳ・ＦＥＴ８ａ, ８ｂ
のチャネル領域が形成される。

【００９８】また、ゲート電極８ａｇ, ８ｂｇは、例え
ば低抵抗ポリシリコン膜からなる導体膜上に、低抵抗化
を実現すべく、例えばＷＳｉ₂ からなる導体膜が堆積さ
れて形成されている。ただし、ゲート電極８ａｇ, ８ｂ
ｇは、例えば低抵抗ポリシリコンの単体膜で形成しても
良し、タングステン等のような所定の金属で形成しても
良い。

【００９９】なお、図４は、ゲート電極８ａｇ, ８ｂｇ
の延在方向に水平な断面を示しているので、ＭＯＳ・Ｆ
ＥＴ８ａ, ８ｂのソース・ドレイン用の半導体領域は示
されていない。

【０１００】このような本実施の形態によれば、以下の
効果を得ることが可能となる。

【０１０１】すなわち、深いｎウエル１０の延在領域１
０ａの直上方にシェアードＭＯＳ・ＦＥＴ３を配置した
ことにより、無駄になっていた領域を有効に使用するこ
とができるので、その分、半導体チップのサイズを縮小
させることが可能となる。また、半導体チップのサイズ
を変えず同じであるならば集積回路素子の集積度を向上
させることが可能となる。

【０１０２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１０３】例えば前記実施の形態においては、メモリ
セルのキャパシタが円筒形状のキャパシタの場合につい
て説明したが、これに限定されるものではなく、例えば
フィン形のキャパシタのような他の積層形のキャパシタ
でも良い。

【０１０４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく、例えば深いウエルを有する他のメモリ
回路や深いウエルを持つＤＲＡＭを同一半導体基板に備
えている論理回路等にも適用できる。

【０１０５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１０６】(1).半導体基板に形成された深いウエル上
において集積回路素子が配置されなかった延在領域上に
集積回路素子を設けたことにより、無駄になっていた領
域を有効に使用することができるので、その分、半導体
チップのサイズを縮小させることが可能となる。また、
半導体チップのサイズを変えず同じであるならば集積回
路素子の集積度を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部回路図である。

【図２】図１の半導体集積回路装置の要部平面図であ
る。

【図３】図２に配線接続状態を示した半導体集積回路装
置の要部平面図である。

【図４】図２の半導体集積回路装置の要部断面図であ
る。

【図５】図４の半導体集積回路装置の要部拡大断面図で
ある。

【符号の説明】

１ トランスファＭＯＳ・ＦＥＴ １ｄ1,１ｄ2 半導体領域 １ｉ ゲート絶縁膜 １ｇ ゲート電極 １ｇ1 導体膜 １ｇ2 導体膜 ２ キャパシタ ２ａ 第１電極 ２ｂ キャパシタ絶縁膜 ２ｃ 第２電極 ３ シェアードＭＯＳ・ＦＥＴ ３ｄ 半導体領域 ３ｉ ゲート絶縁膜 ３ｇ ゲート電極 ４ ＭＯＳ・ＦＥＴ ５ ＭＯＳ・ＦＥＴ ６ ＭＯＳ・ＦＥＴ ７ｎ ＭＯＳ・ＦＥＴ ７ｎｄ 半導体領域 ７ｎｉ ゲート絶縁膜 ７ｎｇ ゲート電極 ７ｐ ＭＯＳ・ＦＥＴ ７ｐｄ 半導体領域 ７ｐｉ ゲート絶縁膜 ７ｐｇ ゲート電極 ８ａ ＭＯＳ・ＦＥＴ ８ａｄ 半導体領域 ８ａｉ ゲート絶縁膜 ８ａｇ ゲート電極 ８ｂ ＭＯＳ・ＦＥＴ ８ｂｄ 半導体領域 ８ｂｉ ゲート絶縁膜 ８ｂｇ ゲート電極 ９ 半導体基板 １０ 深いｎウエル １０ａ 延在領域 １１ａ ｐウエル（第１の素子形成領域） １１ｂ ｐウエル（第２の素子形成領域） １１ｃ ｐウエル（第２の素子形成領域） １２ａ ｎウエル（ウエル給電領域） １２ａ1 引き出し領域 １２ｂ ｎウエル（第２の素子形成領域） １２ｂ1 引き出し領域 １３ フィールド絶縁膜 １４ａ, １４ｂ 絶縁膜 １５ａ キャップ絶縁膜 １５ｂ サイドウォール １６ａ 層間絶縁膜 １７ａ〜１７ｄ 接続孔 １８ａ キャップ絶縁膜 １８ｂ サイドウォール １９ 絶縁膜 ２０ 導体膜 ２１ｄ 半導体領域 ２１ｇ ゲート電極 ２１ｉ ゲート絶縁膜 Ｍ メモリ領域 Ｐ 周辺回路領域 ＤＬ1,ＤＬ2,ＤＬ1a, ＤＬ1b, ＤＬ2a, ＤＬ2b データ
線 ＷＬ ワード線 ＭＣ メモリセル ＰＣ プリチャージ回路 ＳＡ センスアンプ回路 ＳＡｎ ｎチャネル形のＭＯＳ・ＦＥＴアンプ ＳＡｐ ｐチャネル形のＭＯＳ・ＦＥＴアンプ ＹＳＧ 列選択ゲート回路 ＳＬ1 〜ＳＬ3 配線 Ｌ1a, Ｌ1b 第１層配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 公司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 高橋 勉 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 別所 真次 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 平 雅之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板における所定の領域に形成さ
   れ前記半導体基板の厚さ方向における深い位置に形成さ
   れた深いウエルと、前記半導体基板において前記深いウ
   エル上に形成され集積回路形成用の第１の集積回路素子
   が形成される第１の素子形成用ウエルと、前記半導体基
   板において前記深いウエル上に形成され深いウエルに所
   定の電位を供給するための給電用ウエルと、前記半導体
   基板における他の領域において前記第１の素子形成用ウ
   エルと同じ深さ位置に形成され集積回路形成用の第２の
   集積回路素子が形成される第２の素子形成用ウエルとを
   備え、前記深いウエルの端部が前記半導体基板の主面に
   平行な方向に延びることで形成された深いウエルの延在
   領域の直上方に、前記第２の集積回路素子を設けたこと
   を特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記所定の領域がメモリセル形成領域であり、前
   記他の領域が周辺回路形成領域であることを特徴とする
   半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記所定の領域がＤＲＡＭのメモリセル
   形成領域であり、前記第１の素子形成用ウエルに形成さ
   れる第１の集積回路素子がメモリセルであり、前記他の
   領域がＤＲＡＭの周辺回路領域であり、前記深いウエル
   領域の延在領域上における第２の素子形成用ウエルに形
   成される第２の集積回路素子がシェアードＭＩＳトラン
   ジスタであることを特徴とする半導体集積回路装置。
4. 【請求項４】 半導体基板における所定の領域に形成さ
   れ前記半導体基板の厚さ方向における深い位置に形成さ
   れた深いウエルと、前記半導体基板において前記深いウ
   エル上に形成され集積回路形成用の第１の集積回路素子
   が形成される第１の素子形成用ウエルと、前記半導体基
   板において前記深いウエル上に形成され深いウエルに所
   定の電位を供給するための給電用ウエルと、前記半導体
   基板における他の領域において前記第１の素子形成用ウ
   エルと同じ深さ位置に形成され集積回路形成用の第２の
   集積回路素子が形成される第２の素子形成用ウエルとを
   備える半導体集積回路装置の製造方法であって、前記半
   導体基板において前記深いウエル上に前記第１の素子形
   成用ウエルを形成する際に、その第１の素子形成用ウエ
   ルの導電形と同じ導電形の前記第２の素子形成用ウエル
   を、前記深いウエルの端部が不純物拡散によって半導体
   基板の主面に平行な方向に延びることで形成される延在
   領域上にかかるように形成する工程を有することを特徴
   とする半導体集積回路装置の製造方法。
5. 【請求項５】 請求項４記載の半導体集積回路装置の製
   造方法において、前記深いウエルがｎウエルであり、前
   記給電用ウエルがｎウエルであり、前記第１の素子形成
   用ウエルがｐウエルであり、前記第１の素子形成用ウエ
   ルと同時に形成され前記深いウエルの延在領域上にかか
   るように形成する第２の素子形成用ウエルがｐウエルで
   あることを特徴とする半導体集積回路装置の製造方法。