KR20000044937A - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
필드 산화막을 형성한 후 실시하는 플래쉬 메모리 소자의 제조 공정에서 필드 산화막에 의해 셀 사이즈가 증가하고, 액티브 영역이 감소하는 문제점을 해결하고자 한다.
3. 발명의 해결 방법의 요지
본 발명에서는 필드 산화막을 성장시키지 않은 상태에서 플로팅 게이트 및 콘트롤 게이트를 형성하고, 상기 콘트롤 게이트를 마스크로 자기정렬 식각 공정을 실시할 때 상기 플로팅 게이트의 선택된 부분을 제거할 때 상기 플로팅 게이트가 형성되지 않은 반도체 기판을 소정 깊이로 식각하고, 상기 소정 깊이로 식각된 반도체 기판에 절연막을 형성하여 소자 분리 영역으로 작용하도록 한다.

Description

플래쉬 메모리 소자의 제조 방법
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 필드 산화막을 형성하지 않고 플래쉬 메모리 셀 어레이를 제조하므로써 작을 셀 사이즈 및 공정 마진을 확보할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
도 1은 종래의 플래쉬 메모리 셀 어레이의 레이아웃으로, 이를 이용하여 종래의 플래쉬 메모리 셀 어레이의 제조 방법을 설명한다.
반도체 기판상의 선택된 영역에 필드 산화막(11)을 형성하여 액티브 영역과 필드 영역을 분할시킨다. 전체 구조 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하여 필드 산화막(11)의 소정 부분에 걸쳐 액티브 영역의 반도체 기판 상부에 플로팅 게이트(12)를 형성하여 비트라인으로 작용하도록 한다. 전체 구조 상부에 유전체막 및 제 2 폴리실리콘막을 형성한 후 패터닝하여 콘트롤 게이트(13)를 형성하여 워드라인으로 작용하도록 한다. 콘트롤 게이트(13)는 필드 산화막(11) 및 플로팅 게이트(12)와 직각으로 교차되도록 형성한다. 콘트롤 게이트(13)를 마스크로 자기정렬 식각 공정을 실시하여 공통 소오스 라인(14) 형성 지역에 형성된 플로팅 게이트(12), 터널 산화막 및 필드 산화막(11)을 제거하여 반도체 기판을 노출시킨다. 한편, 자기정렬 식각 공정을 실시하면 드레인 형성 지역에는 플로팅 게이트(12) 및 터널 산화막이 제거되고, 필드 산화막(11)은 잔류하게 된다. 불순물 이온 주입 공정을 실시하여 소오스 및 드레인 영역을 형성한 후 전체 구조 상부에 층간 절연막을 형성한다. 층간 절연막의 선택된 영역을 식각하여 콘택 홀(15)을 형성하되, 드레인 영역이 노출되도록 형성한다.
상기와 같은 레이아웃을 갖는 플래쉬 메모리 셀 어레이의 제조 공정중에 자기정렬 식각 공정을 실시한 후 A-A' 라인을 따라 절취한 단면도를 도 2에 도시하였다. 도시된 바와 같이 드레인 형성 지역의 제 1 폴리실리콘막을 식각할 때 필드 산화막(22)의 단차로 인해 필드 산화막(22)상에 제 1 폴리실리콘막(23)이 잔류하게 되고 유전체막(24) 또한 잔류하게 된다. 따라서, 플래쉬 메모리 셀 영역의 필드 산화막의 단차를 감소시키려는 시도가 부단히 이루어지고 있다. 그러나, 고전압에서 동작하는 펌핑 회로를 사용하는 플래쉬 메모리 소자의 특성상 두꺼운 필드 산화막을 사용해야 하므로 필드 산화막의 단차를 줄이는데 한계가 있다. 또한 두꺼운 필드 산화막은 메모리 셀의 액티브 영역의 면적을 감소시켜 셀 전류를 감소시키기 때문에 작은 셀 사이즈를 구현하려는 기술적 추세에 부합되지 않는다. 이러한 일반적인 필드 산화막 성장 방법은 셀과 주변 회로의 단차를 심화시켜 리소그라피 공정의 초점 가능 영역의 감소등 공정을 안정적으로 진행할 수 있는 영역이 감소한다. 이러한 추세는 셀 크기가 감소할수록 심해지며, 차세대 반도체 기술 개발을 위해서는 필드 산화막에 의한 단차를 줄이는 기술이 필수적이다.
따라서, 본 발명은 필드 산화막을 성장시키지 않고 플래쉬 메모리 셀 어레이를 제조하므로써 셀 사이즈를 줄일 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하여 플로팅 게이트를 형성하는 단계와, 전체 구조 상부에 유전체막 및 제 2 폴리실리콘막을 형성한 후 상기 플로팅 게이트와 직각으로 교차되도록 패터닝하여 콘트롤 게이트를 형성하는 단계와, 상기 콘트롤 게이트를 마스크로 식각 공정을 실시하여 노출된 상기 플로팅 게이트를 식각하여 스택 게이트 구조를 형성하고, 상기 플로팅 게이트가 형성되지 않은 반도체 기판을 소정 깊이로 식각하는 단계와, 상기 노출된 반도체 기판 및 소정 깊이로 식각된 반도체 기판중 공통 소오스 라인으로 작용할 부분에 불순물 이온 주입 공정을 실시하는 단계와, 전체 구조 상부에 절연막을 형성하여 상기 소정 깊이로 식각된 반도체 기판을 매립하여 소자 분리 영역으로 작용하도록 하는 단계와, 상기 절연막이 형성된 부분중 드레인으로 작용할 부분의 상기 절연막을 식각하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀에 의해 노출된 반도체 기판에 불순물 이온 주입 공정을 실시하여 드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 셀 어레이의 레이아웃.
도 2는 도 1의 A-A'라인을 따라 절취한 상태의 단면도.
도 3은 본 발명에 따른 플래쉬 메모리 셀 어레이의 레이아웃.
도 4는 도 3의 1-1' 라인을 따라 절취한 상태의 단면도.
도 5는 도 3의 2-2' 라인을 따라 절취한 상태의 단면도.
도 6(a) 내지 도 6(c)는 도 3의 3-3' 라인을 따라 절취한 상태의 공정을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 및 22 : 필드 산화막 12, 31 및 43 : 플로팅 게이트
13, 32 및 45 : 콘트롤 게이트 14 : 공통 소오스 라인
15, 34 : 콘택 홀 33 : 소자 분리 영역
21 및 41 : 반도체 기판 22 : 필드 산화막
23 : 제 1 폴리실리콘막 잔류물 24 : 유전체막 잔류물
42 : 터널 산화막 44 : 유전체막
46 : 절연막 47 : 감광막 패턴
48 : 드레인 49 : 스페이서
X : 차단 영역
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 플래쉬 메모리 셀 어레이의 레이아웃으로, 이를 이용하여 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명한다.
반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막 및 터널 산화막을 패터닝하여 플로팅 게이트(31)를 형성한다. 플로팅 게이트(31)는 비트라인으로 작용한다. 전체 구조 상부에 유전체막 및 제 2 폴리실리콘막을 형성한 후 제 2 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 2 폴리실리콘막 및 유전체막을 식각하여 콘트롤 게이트(32)를 형성한다. 콘트롤 게이트(32)는 워드라인으로 작용한다. 그런데, 유전체막이 형성되기 전에 플로팅 게이트(31)이 형성되지 않아 반도체 기판이 그대로 있는 상태에서 유전체막 및 제 2 폴리실리콘막을 형성하면 반도체 기판에 채널이 형성되기 때문에 반도체 기판과 워드라인이 연결된다. 즉, 워드라인 아래쪽의 반도체 기판으로 채널이 반전되어 누설 전류가 흐르게 되고, 이를 차단하기 위해 반도체 기판과 같은 타입의 소오스로 이온 주입을 하여 소자 분리를 시킨다. 이때의 차단 영역을 X로 표시하였다. 콘트롤 게이트(32)를 마스크로 자기정렬 식각 공정을 실시하여 플로팅 게이트(31)가 형성된 영역의 제 1 폴리실리콘막 및 터널 산화막을 제거하고, 플로팅 게이트(31)가 형성되지 않은 영역은 반도체 기판이 식각된다. 반도체 기판은 플로팅 게이트(31)가 형성된 영역의 제 1 폴리실리콘막 및 터널 산화막이 완전히 제거될 때가지 식각된다. 이러한 공정에 의해 식각된 반도체 기판 부분은 이후 절연막이 매립되어 소자 분리 영역(33)이 된다. 이때, 드레인이 형성될 1-1' 라인을 따라 절취한 상태의 단면도를 도 4에 도시하였고, 소오스가 형성될 2-2' 라인을 따라 절취한 상태의 단면도를 도 5에 도시하였다. 도 5에 도시하였듯이 소오스 영역은 공통 소오스 라인을 형성하기 위해 이온 주입 공정을 실시한다. 전체 구조 상부에 절연막을 형성하여 리세스 구조의 반도체 기판을 매립하여 셀간의 소자 분리를 이루고, 드레인 영역의 일부를 개방하는 콘택 홀(34)을 형성한 후 드레인 형성을 위한 이온 주입 공정을 실시한다. 이후 콘택 홀(34)을 매립하는 금속 배선을 형성할 때 워드라인과 전기적 분리를 위하여 절연막으로 콘택 홀(34)내의 스택 게이트 구조 측벽에 스페이서를 형성한다. 이때, 스페이서를 형성하기 위한 식각 공정에서 워드라인의 상단 부분이 노출되어 전기적으로 연결될 가능성이 있으므로 워드라인의 상부에 언도프트 폴리실리콘막을 형성한다. 이후의 공정은 일반적인 공정을 따라 실시한다.
콘택 홀을 형성한 후 드레인 이온 주입 및 스페이서 형성 공정을 설명하기 위해 3-3' 라인을 따라 절취한 상태의 제조 공정을 설명하기 위한 도면을 도 6(a) 내지 도 6(c)에 도시하였다.
도 6(a)를 참조하면, 반도체 기판(41) 상부의 선택된 영역에 터널 산화막(42), 플로팅 게이트(43), 유전체막(44) 및 콘트롤 게이트(45)가 순차적으로 적층된 스택 게이트 구조가 형성된 상태에서 전체 구조 상부에 절연막(46)을 형성한다. 절연막(46) 상부에 콘택 홀을 형성하기 위한 감광막 패턴(47)을 형성한다.
도 6(b)를 참조하면, 감광막 패턴(47)을 마스크로 식각 공정을 실시하여 반도체 기판을 노출시키는 콘택 홀을 형성한다. 콘택 홀이 형성된 상태에서 불순물 이온 주입 공정을 실시하여 드레인(48)을 형성한다.
도 6(c)를 참조하면, 후속 콘택 홀을 매립하는 금속 배선 형성 공정에서 워드라인간의 전기적 분리를 위하여 콘택 홀내의 스택 게이트 측벽에 스페이서(49)를 형성한다. 한편, 스페이서를 형성하는 공정에서 콘트롤 게이트(45)가 노출되어 이후 형성될 금속 배선과 접속되는 것을 방지하기 위해 언도프트 폴리실리콘막을 형성한다.
상술한 바와 같이 본 발명에 의하면 필드 산화막을 형성하지 않고 플래쉬 메모리 셀 어레이를 형성하므로써 평탄화된 셀을 제조할 수 있으며, 필드 산화막의 버즈빅에 의한 액티브 영역의 감소를 피할 수 있으므로 작은 셀 사이즈를 구현할 수 있고, 단차를 감소시켜 공정 마진을 확보할 수 있다.

Claims (5)

  1. 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하여 플로팅 게이트를 형성하는 단계와,
    전체 구조 상부에 유전체막 및 제 2 폴리실리콘막을 형성한 후 상기 플로팅 게이트와 직각으로 교차되도록 패터닝하여 콘트롤 게이트를 형성하는 단계와,
    상기 콘트롤 게이트를 마스크로 식각 공정을 실시하여 노출된 상기 플로팅 게이트를 식각하여 스택 게이트 구조를 형성하고, 상기 플로팅 게이트가 형성되지 않은 반도체 기판을 소정 깊이로 식각하는 단계와,
    상기 노출된 반도체 기판 및 소정 깊이로 식각된 반도체 기판중 공통 소오스 라인으로 작용할 부분에 불순물 이온 주입 공정을 실시하는 단계와,
    전체 구조 상부에 절연막을 형성하여 상기 소정 깊이로 식각된 반도체 기판을 매립하여 소자 분리 영역으로 작용하도록 하는 단계와,
    상기 절연막이 형성된 부분중 드레인으로 작용할 부분의 상기 절연막을 식각하여 콘택 홀을 형성하는 단계와,
    상기 콘택 홀에 의해 노출된 반도체 기판에 불순물 이온 주입 공정을 실시하여 드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 유전체막 및 상기 제 2 폴리실리콘막이 형성되기 전에 상기 플로팅 게이트가 형성되지 않은 반도체 기판에 상기 반도체 기판과 동일한 타입의 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 식각되는 반도체 기판의 깊이는 상기 플로팅 게이트를 구성하는 제 1 폴리실리콘막 및 터널 산화막이 식각될 때까지 반도체 기판이 식각되는 깊이인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 콘택 홀은 상기 콘트롤 게이트의 소정 영역까지 상기 절연막을 식각하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 드레인 영역을 형성한 후 후속 금속 배선 공정시 상기 스택 게이트 구조가 접촉되는 것을 방지하기 위해 상기 콘택 홀내의 상기 스택 게이트 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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