KR20020017249A - 플래시 셀 배열에서 세그먼트 트랜지스터와 셀 영역의연결방법 - Google Patents

플래시 셀 배열에서 세그먼트 트랜지스터와 셀 영역의연결방법 Download PDF

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Abstract

본 발명은 플래시 셀 배열에서 세그먼트 트랜지스터와 셀 영역의 연결방법에 관한 것으로, 셀 영역과 세그먼트 트랜지스터로 구분되는 플래시 메모리 셀 배열에 있어서, 기판 위에 산화막을 형성하고, 상기 산화막 위의 세그먼트 트랜지스터 영역에 게이트 폴리실리콘과 산화방지막을 차례로 형성하고, 상기 산화막 아래의 기판 상부영역에 세그먼트 트랜지스터의 첫번째 소오스 및 드레인을 형성하고, 상기 게이트 폴리실리콘 좌우측에 사이드월을 형성하고, 기판에 이온주입하여 상기 게이트 폴리실리콘과 사이드월로 이루어지는 세그먼트 트랜지스터 게이트 영역 이외의 부분에서 셀 영역의 소오스와 드레인으로 사용되는 전도성 확산선과 세그먼트 트랜지스터의 소오스와 드레인으로 사용되는 전도성 확산선을 동시에 형성하는 단계를 포함하여 이루어지는 플래시 셀 배열에서 세그먼트 트랜지스터와 셀 영역의 연결방법을 제공한다. 본 발명에 의하면, 셀 배열과 세그먼트 트랜지스터와의 접합 부위가 포토공정의 변화에도 무관하게 연결될 수 있다. 따라서, 세그먼트 중심으로 좌우 셀 배열의 차이가 발생되는 것과 접합이 되지 않아 발생될 수 있는 불량을 제거할 수 있다.

Description

플래시 셀 배열에서 세그먼트 트랜지스터와 셀 영역의 연결방법{METHOD OF INTERCONNECTING CELL REGION WITH SEGMENT TRANSISTOR IN FLASH CELL ARRAY}
본 발명은 플래시 셀 배열에서 세그먼트 트랜지스터와 셀 영역의 연결방법에 관한 것이다.
불휘발성메모리인 플래시메모리(flash memory)는 고집적도를 유지하면서 전기적으로 고쳐쓰기가 가능하다는 점에서 매우 유용하며, 향후 자기메모리인 하드디스크 등을 교체하여 광범위하게 사용될 것으로 기대되고 있다.
플래시메모리의 셀 배열(cell array)에는 집적도를 증가시키기 위하여 같은 비트라인을 공유하는 배열 방법이 사용되고 있다. 이러한 배열 방법에는 여러가지 방식이 있는데, 드레인 라인과 소오스 라인을 번갈아 가면서 바꾸어 사용하는 가상 그라운드(virtual ground) 방식, 두 개의 드레인 라인 사이에 고정된 하나의 소오스 라인을 형성하는 공통 비트라인(common bit line) 공통 그라운드(common ground) 방식 등이 있다.
도 1은 공통 비트라인 공통 그라운드 방식의 셀 배열의 예이다. 이와 같이 비트라인을 공유하는 셀 배열을 제조하기 위해서는 공통 비트라인 끝에 세그먼트 트랜지스터(segment transistor)가 있고 이 세그먼트 트랜지스터의 동작으로 하나의 비트라인을 선택할 수 있도록 하여야 한다.
상기 도면에서 셀 배열은 워드라인(18)과 소오스라인(19)을 공유하고 있고, 전도성확산선(15)이 셀 배열로 부터 세그먼트 트랜지스터(6)의 소오스(10)에 연결되어 있는 것을 볼 수 있다. 참조번호 7은 세그먼트 게이트의 폴리실리콘, 13은 콘택, 14는 콘택에 연결되는 전도성금속을 각각 나타낸다. 상기 플래시메모리의 셀 배열에 있어서는, 셀 공정 초기에 셀의 소오스와 드레인 사이에 전도성의 확산선(diffusion line)을 먼저 형성시키고, 나중에 세그먼트 트랜지스터를 제조하였다. 셀 공정 초기에 형성시킨 전도성확산선을 셀 공정 후기에 형성되는 세그먼트 트랜지스터와 연결시키는 것이 공통 비트라인 방식의 셀 배열에서 핵심 기술 요소이다. 전도성확산선(15)과 세그먼트 트랜지스터(6)의 접합부위(17a, 17b)의 비균일성은 곧바로 셀 간의 특성이 비균일하도록 하기 때문에 접합부위는 포토 공정의 변화, 즉 포토공정의 오차에도 둔감해야 하고, 에치 공정이 용이하도록 설계되어야 한다.
종래 플래시 셀 배열에서 세그먼트 트랜지스터와 셀 배열을 연결하는 방법을 도 2a 내지 도 2i를 참조하여 설명하면 다음과 같다.
기판(20)에 셀의 게이트 산화막으로 사용되는 첫번째 산화막(21)을 형성한 후, 상기 산화막 위의 세그먼트 트랜지스터가 형성되는 부위에 첫번째 폴리실리콘(22)을 증착하여 세그먼트 트랜지스터가 형성되는 부위가 첫번째 폴리실리콘으로 가려지도록 하고, 이온주입에 의하여 첫번째 폴리실리콘이 증착된 부분 이외의 영역에 드레인 라인과 소오스 라인을 형성한다.(도 2a 참조)
이온주입후, 확산공정에 의해 전도성 확산선(25)을 첫번째 폴리실리콘(22)이 증착된 부분 이외의 영역에 형성한다. 확산공정으로 인하여 상기 전도성 확산선(25) 위에는 BN산화막(Buried N+line)(21b)이 형성된다.(도 2b 참조) 확산되는 물질로는 비소(As), 인(P) 또는 상기 두 물질이 모두 사용될 수 있다.
전도성 확산선을 형성한 후, 셀 배열 부위의 후속공정을 위하여 첫번째 폴리실리콘(22)이 증착된 부분 이외의 영역에 두번째 산화막(23)을 형성한다(도 2c참조). 먼저 산화막을 증착한 다음, 포토공정에 의해 첫번째 폴리실리콘(22)이 증착된 부분인 세그먼트 부위의 산화막이 선택적으로 제거 되도록 패턴을 형성한다. 그 다음, 에치 공정으로 세그먼트 부위의 두번째 산화막을 선택적으로 제거한다. 이때 포토 공정의 오차로 인하여 미스얼라인이 발생할 수 있고, 이러한 미스얼라인에 의해, 도 2c에 도시된 바와 같이, 왼쪽은 첫번째 폴리실리콘(22)과 두번째 산화막(23)이 겹치는 부위가 발생하고, 반대편인 오른쪽은 첫번째 폴리실리콘(22)과 두번째 산화막(23)이 떨어지는 상황이 발생할 수 있다.
후속되는 셀 공정으로, 두번째 폴리실리콘(24)을 형성하고(도 2d 참조), 포토공정과 에치공정을 수행하여 세그먼트 부위에만 두번째 폴리실리콘(24)이 남도록 한다(도 2e 참조). 그 다음, 두번째 폴리실리콘 위에 절연막(29)이 성장하도록 한 후, 셀의 워드라인(word line)(28)을 형성한다(도 2f 참조).
그 다음에는, 세그먼트 트랜지스터를 제작하기 위하여 포토 공정으로 세그먼트 트랜지스터가 제작되는 부분 이외의 셀 영역은 포토리지스트(30)로 덮고, 첫번째 폴리실리콘(22), 두번째 폴리실리콘(24) 및 첫번째 산화막(21)을 에칭에 의해 모두 제거한다(도 2g 참조). 이 경우에, 도 2c에 도시된 바와 같이, 포토 공정의 오차 때문에 발생된 첫번재 폴리실리콘(22)과 두번째 산화막(23)간의 좌우 간격의 불일치가 세그먼트 영역의 좌우 모양을, 도 2g에 도시된 바와 같이, 다르게 한다.세그먼트 트랜지스터와 전도성확산선이 연결되는 접합부위(27a, 27b)를 보면 왼쪽과 오른쪽이 확연히 다르며, 특히 오른 쪽 접합부위(27b)를 보면 에칭에 의해 산화막과 폴리실리콘이 제거되어 기판(20)이 드러난 것을 볼 수 있다.
세그먼트 트랜지스터가 제작되는 영역의 모든 막을 제거한 후에는 세그먼트 트랜지스터의 게이트 산화막으로 사용되는 세번째 산화막(33)을 기판 위에 증착하고, 세그먼트 트랜지스터의 게이트로 사용되는 세번째 폴리실리콘(31)을 덮은 후, 포토 공정과 에치 공정을 통하여 게이트를 형성시키고, 후속 공정을 통하여 게이트의 측벽(32)을 형성시킨다(도 2h 참조).
세그먼트 트랜지스터의 게이트를 제작한 후에는 이온주입에 의하여 세그먼트 트랜지스터의 소오스(37a, 37b)와 드레인(38)을 형성한다. 그 다음, 평탄화공정을 수행하여 BPSG등의 평탄화물질(36)을 셀 배열 위에 코팅하고, 세그먼트 트랜지스터 영역에는 콘택(34)을 형성한 후, 배선공정을 통해 상기 콘택 위에 금속선(35)을 형성한다. 각각의 세그먼트 트랜지스터의 소오스(37a, 37b)는 셀 배열의 각각의 전도성 확산선(25)과 연결되고, 드레인(38)은 금속선(35)과 컨택(34)을 통하여 연결된다(도 2i 참조).
이와 같이 종래의 플래시 셀 배열에서는 포토공정의 정렬 오차에 따라, 도 2i의 27a 부분에 도시된 바와 같이 첫번째 폴리실리콘(22)과 두번째 산화막(23)이 겹치므로 셀의 확산선(25)과 세그먼트 트랜지스터의 소오스(37a)가 연결되지 않을 수도 있다. 즉, 첫번째 폴리실리콘 형성 후 셀의 소오스와 드레인이 형성되고 두번째 산화막 에칭 후 세그먼트 게이트가 형성되므로 소스/드레인 확산층과 세그먼트의 확산층이 만나는 영역이 완전하게 연결되지 않을 수 있는 것이다. 또한, 도 2i의 27b 부분에 도시된 바와 같이, 에치 공정시 발생한 손상으로 인하여 셀의 확산선(25)과 세그먼트 트랜지스터의 소오스(37b)가 연결되지 않을 수도 있다.
포토 공정의 변화로 플래시 셀 배열에 있어서 세크먼트 트랜지스터의 좌우에 비대칭적인 연결부위를 만들어질 수 있으며, 이러한 비대칭적인 연결부위는 세그먼트 트랜지스터를 기준으로 플래시 셀 배열의 좌우가 각각 다른 특성이 될 수 있다. 또한, 첫번째 폴리실리콘과 두번째 산화막이 겹치거나 떨어지는 정도가 심하게 되면 세그먼트 트랜지스터와 셀 비트 라인이 연결되지 않는 치명적인 불량이 발생할 수 있다.
이러한 불량은 접합 부위의 셀 배열 내의 확산선과 세그먼트 트랜지스터의 확산선이 형성되는 공정이 서로 독립적이기 때문에 저항이 균일한 접합을 형성하기 어렵다.
따라서 본 발명의 목적은 셀 배열과 세그먼트 트랜지스터와의 접합 부위가 포토공정의 변화에도 무관하게 연결될 수 있도록 하여, 세그먼트 중심으로 좌우 셀 배열의 차이가 발생되는 것과 접합이 되지 않아 발생될 수 있는 불량을 제거하는데 있다.
도 1은 종래의 플래시 셀 배열을 도시한 회로도이다.
도 2a 내지 2i는 종래의 세그먼트 트랜지스터와 셀 영역의 연결방법을 도시한 순서도이다.
도 3a는 본 발명에 의한 플래시 셀 배열의 세그먼트 트랜지스터 영역을 도시한 단면도이다.
도 3b는 도 3a의 세그먼트 트랜지스터 영역을 도시한 평면도이다.
도 4a 내지 4h는 본 발명에 의한 세그먼트 트랜지스터와 셀 영역의 연결방법을 도시한 순서도이다.
도 5는 본 발명에 의한 플래시 셀 배열을 도시한 회로도이다.
*** 도면의 주요부분에 대한 부호의 설명 ***
40:기판 41:산화막
47:폴리실리콘 48:게이트산화막
49:사이드월 50:소오스
51:드레인 52a:첫번째 드레인
52b:첫번째 소오스 55:전도성확산선
본 발명은 셀 영역과 세그먼트 트랜지스터로 구분되는 플래시 메모리 셀 배열에 있어서, 기판 위에 산화막을 형성하고, 상기 산화막 위의 세그먼트 트랜지스터 영역에 게이트 폴리실리콘과 산화방지막을 차례로 형성하고, 상기 산화막 아래의 기판 상부영역에 세그먼트 트랜지스터의 첫번째 소오스 및 드레인을 형성하고, 상기 게이트 폴리실리콘 좌우측에 사이드월을 형성하고, 기판에 이온주입하여 상기 게이트 폴리실리콘과 사이드월로 이루어지는 세그먼트 트랜지스터 게이트 영역 이외의 부분에서 셀 영역의 소오스와 드레인으로 사용되는 전도성 확산선과 세그먼트 트랜지스터의 소오스와 드레인으로 사용되는 전도성 확산선을 동시에 형성하는 단계를 포함하여 이루어지는 플래시 셀 배열에서 세그먼트 트랜지스터와 셀 영역의 연결방법을 제공한다.
또한, 본 발명은 상기 사이드월 형성 단계 후, 상기 게이트 폴리실리콘과 사이드월로 이루어지는 세그먼트 트랜지스터 게이트 영역 이외의 부분에서 상기 산화막을 제거하고, 세그먼트 트랜지스터 게이트 영역 이외의 부분에서 셀 게이트 산화막을 기판 위에 형성하는 단계를 추가적으로 포함할 수 있다.
본 발명은 전도성 확산선을 형성한 후 세그먼트 트랜지스터를 제조하는 종래 기술과는 달리, 세그먼트 트랜지스터를 먼저 형성하고 자기정렬(self-alignment)에 의하여 전도성 확산선을 형성하여 세그먼트 트랜지스터와 셀 영역의 연결시 접촉 불량이 발생하는 것을 방지한다.
도 3a를 참조하여 본 발명의 특징을 설명하면 다음과 같다. 셀의 소오스와 드레인이 되는 셀 배열 내의 전도성 확산선(55)이 세그먼트 트랜지스터의 소오스(50)에 까지 연장되어 있으며, 세그먼트 트랜지스터의 게이트 산화막(48)은 셀 게이트 산화막(41)은 다른 두께를 가지도록 할 수 있다. 세그먼트 트랜지스터의게이트 사이드월(49) 아래에는 세그먼트 트랜지스터의 첫 번째 소오스(52b) 및 드레인(52a)이 형성되어 있다. 참조번호 51은 드레인, 47은 게이트 폴리실리콘, 43은 두번째 산화막, 58은 워드라인, 53은 콘택, 54는 금속선, 60은 평탄화물질을 각각 나타낸다.
종래 기술에서는 셀의 소스/드레인 영역을 먼저 형성하고, 세그먼트 영역에 있는 첫번째 및 두번째 폴리실리콘을 에칭한 후, 세그먼트 게이트를 형성한다. 첫번째 및 두번째 폴리실리콘을 에칭한 후에는 첫번째 폴리실리콘이 두번째 산화막 아래의 영역에 묻혀있어서 제거되지않고 남아있는 폴리실리콘이 있을 수 있고, 다른 반대쪽에선 두번째 산화막을 에칭할 때 필드산화막까지 모두 제거되므로 기판이 드러난 상태로 두번째 폴리실리콘 증착된다. 이러한 경우, 두번째 폴리실리콘과 기판이 쇼트되어 셀의 소스/드레인과 세그먼트의 확산층이 제대로 연결이 되지 않을 가능성이 있게 된다. 이와 같은 문제를 방지하기 위해 회로 레이아웃을 할 때 마진을 넓게 줄 수도 있지만, 그럴경우 회로의 면적이 증가하는 단점이 있으며, 레이아웃 마진이 커질수록 셀의 확산층과 세그먼트의 확산층이 전기적으로 연결될 가능성은 작아지게 된다. 즉 저항이 커지게 된다.
본 발명에서는 세그먼트의 소스/드레인 확산층을 먼저 형성하고, 두번째 산화막을 증착 및 에칭한 후에 셀의 소스/드레인 확산층을 형성하기 때문에 세그먼트 소스/드레인 영역이 정의 되어있는 영역의 일부에 셀의 소스/드레인 확산층을 형성한다. 따라서 세그먼트 영역의 확산층과 셀의 소스/드레인 확산층의 접합이 용이하게 되고, 종래 기술과는 달리 접합부위에서 저항 균일성을 향상시킬 수 있다.
본 발명에서 세그먼트 게이트 폴리실리콘은 저항이 매우 낮은 것을 사용한다. 또한, 세그먼트 트랜지스터 사이드월은 질화막 또는 이에 준하는 산화방지 절연막을 사용한다.
본 발명에 따라 플래시 셀 배열에서 세그먼트 트랜지스터와 셀 배열을 연결하는 방법의 일실시예를 설명하면 다음과 같다.
기판(60)에 세그먼트 트랜지스터의 게이트 산화막으로 사용되는 첫번째 산화막(61)을 형성하고, 상기 첫번째 산화막 위에 세그먼트 트랜지스터의 게이트(64)를 형성한 후, 포토 공정을 통하여 세그먼트 트랜지스터가 형성되는 영역 이외에 포토리지스트(65)를 덮은 후, 세그먼트 부위의 일부만이 열리도록 하여 이온 주입을 한다. 도 4a에 이 과정이 도시되어 있다. 세그먼트 트랜지스터의 게이트(64)로는 전기 전도도가 높은 폴리실리콘(62)을 사용하며, 폴리실리콘 위에는 산화를 방지하기 위하여 질화막(63)을 형성한다.
이온 주입후, 확산공정에 의해 기판(60) 상부에 세그먼트 트랜지스터의 첫번째 소오스(68a, 68b) 및 드레인(67)을 형성한다.(도 4b 참조)
그 다음, 도 4c에 도시된 바와 같이, 세그먼트 트랜지스터의 사이드월 절연막(66)을 형성한다. 사이드월 절연막으로는 상기 세그먼트 게이트 폴리실리콘(62)이 후속되는 공정에 의하여 산화되는 것을 막도록 질화막을 사용한다. 게이트 이외의 영역에서 첫번째 산화막(61)은 사이드월 절연막 형성시 오버에칭(over-etching)에 의해 제거된다.
세그먼트 트랜지스터의 게이트, 소오스 및 드레인을 형성한 후에는 셀 배열부위의 공정을 위하여 셀 영역에 셀게이트 산화막으로 사용되는 두번째 산화막(69)을 형성한 후, 셀의 부유게이트가 되는 폴리실리콘(미도시)을 형성하고, 포토공정과 에치공정으로 도 3b와 같은 패턴을 형성한다.
그 다음, 셀의 소오스와 드레인으로 사용되는 전도성 확산선을 형성하기 위하여 이온주입을 한다. 도 4d는 도 3b의 A-A'선 단면도로서, 상기 이온주입단계를 도시하고 있다. 이때 도면과 같이 세그먼트 트랜지스터의 드레인(67)과 소오스(68a, 68b)에도 추가적으로 이온주입이 되며, 따라서 세그먼트 트랜지스터의 소오스와 셀 배열의 전도성 확산선이 자기정렬식(self-align)으로 연결된다.
도 4e는 도 3b의 B-B'선 단면도로서, 참조번호 70은 BN산화막을 나타낸다. 도 4f는 도 3b의 C-C'선 단면도로서, 셀의 소오스와 드레인 형성을 위한 이온 주입을 나타내고 있다.
도 4g 및 4h는 이온주입 후 확산공정을 도시하는 단면도로서, 셀 배열의 전도성 확산선(74)과 세그먼트 트랜지스터의 소오스(73)가 연결되어 있으며, 이러한 전도성 확산선은 셀의 소오스와 드레인을 형성한다.
플래시 셀을 형성하는 공정이 완료된 후의 소자 단면도는 도 3a와 같다. 각 세그먼트 트랜지스터의 드레인(51) 부위는 금속선(54)과 콘택(53)으로 연결되어 금속선을 통하여 전달되는 전압을 세그먼트 트랜지스터가 제어한다.
도 5는 본 발명에 의한 셀 배열의 회로도이다. 셀 배열의 전도성 확산선(15)이 세그먼트 트랜지스터(6)의 소오스 부위와 연결되어 있는 것을 볼 수 있다. 즉, 셀 배열과 세그먼트 트랜지스터의 접합부분(17a, 17b)이 도 1에서와 달리 전도성확산선으로 연결되어 있다. 따라서 종래 기술에서 발생할 수 있는 세그먼트 중심으로 좌우 셀 배열의 차이가 발생되는 것과 접합이 되지 않아 발생될 수 있는 불량을 제거할 수 있다.
본 발명에 의하면, 셀 배열과 세그먼트 트랜지스터와의 접합 부위가 포토공정의 변화에도 무관하게 연결될 수 있다. 따라서, 세그먼트 중심으로 좌우 셀 배열의 차이가 발생되는 것과 접합이 되지 않아 발생될 수 있는 불량을 제거할 수 있고, 셀 배열과 세그먼트 트랜지스터와의 접합 부위의 전기적 저항을 줄일 수 있으며, 접합부위를 균일한 형태로 제조할 수 있다. 또한, 세그먼트 트랜지스터 게이트 산화막을 먼저 만들 수 있으므로 세그먼트 트랜지스터에 요구되는 특성에 맞도록 산화막 두께를 쉽게 조절할 수 있다. 따라서, 소자 응용의 범위가 더욱 넓어지게 된다.

Claims (2)

  1. 셀 영역과 세그먼트 트랜지스터로 구분되는 플래시 메모리 셀 배열에 있어서, 기판 위에 산화막을 형성하고,
    상기 산화막 위의 세그먼트 트랜지스터 영역에 게이트 폴리실리콘과 산화방지막을 차례로 형성하고,
    상기 산화막 아래의 기판 상부영역에 세그먼트 트랜지스터의 첫번째 소오스 및 드레인을 형성하고,
    상기 게이트 폴리실리콘 좌우측에 사이드월을 형성하고,
    기판에 이온주입하여 상기 게이트 폴리실리콘과 사이드월로 이루어지는 세그먼트 트랜지스터 게이트 영역 이외의 부분에서 셀 영역의 소오스와 드레인으로 사용되는 전도성 확산선과 세그먼트 트랜지스터의 소오스와 드레인으로 사용되는 전도성 확산선을 동시에 형성하는 단계를 포함하여 이루어지는 플래시 셀 배열에서 세그먼트 트랜지스터와 셀 영역의 연결방법.
  2. 셀 영역과 세그먼트 트랜지스터로 구분되는 플래시 메모리 셀 배열에 있어서, 기판 위에 세그먼트 트랜지스터의 게이트 산화막을 형성하고,
    상기 게이트 산화막 위의 세그먼트 트랜지스터 영역에 게이트 폴리실리콘과 산화방지막을 차례로 형성하고,
    상기 게이트 산화막 아래의 기판 상부영역에 세그먼트 트랜지스터의 첫번째소오스 및 드레인을 형성하고,
    상기 게이트 폴리실리콘 좌우측에 사이드월을 형성하고,
    상기 게이트 폴리실리콘과 사이드월로 이루어지는 세그먼트 트랜지스터 게이트 영역 이외의 부분에서 상기 게이트 산화막을 제거하고,
    세그먼트 트랜지스터 게이트 영역 이외의 부분에서 셀 게이트 산화막을 기판 위에 형성하고,
    기판에 이온주입하여 상기 게이트 폴리실리콘과 사이드월로 이루어지는 세그먼트 트랜지스터 게이트 영역 이외의 부분에서 셀 영역의 소오스와 드레인으로 사용되는 전도성 확산선과 세그먼트 트랜지스터의 소오스와 드레인으로 사용되는 전도성 확산선을 동시에 형성하는 단계를 포함하여 이루어지는 플래시 셀 배열에서 세그먼트 트랜지스터와 셀 영역의 연결방법.
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