KR100458296B1 - 반도체소자의콘택홀형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.
자기 정렬 콘택 홀을 반도체 소자에 적용하게 될 경우 콘택 홀과 도전체 라인과의 자기 정렬 과정에서 콘택 홀 영역의 감소가 불가피하며, 하부에 형성된 도전체 패턴 및 절연막이 다층으로 구성될 경우 하나의 도전체 패턴 및 절연막마다 1회씩 콘택을 형성하는 스택 콘택 구조를 채용해야 한다. 이때 상부 콘택과 하부 콘택의 마스크 정렬 마진을 확보하기 위하여 하부 콘택 홀 플러그의 윗부분을 크게 해주기 위해 별도의 플러그 패턴 형성 공정을 거치거나 하부 콘택 홀의 윗부분 또는 전체를 넓혀 주는 별도의 공정이 필요해진다.
본 발명에서는 하부의 층간 절연막에 건식 경사 식각 공정을 실시하여 하부 콘택 홀을 형성하고 연속적으로 도전층 측벽에 형성된 스페이서에 대해 높은 식각 선택비를 갖는 등방성 식각을 실시하여 하부 콘택 홀의 상부 폭을 증대시킨다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 경사 식각 방법 및 선택 식각 방법에 의해 자기 정렬 콘택 패턴을 형성하면서 후속 플러그 형성시 플러그 사이즈를 확대할 수 있는 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.
반도체 소자의 고집적도화에 따라 소자의 최소 설계 한계가 급격히 감소되므로 노광 장비의 한계보다 작은 미세 패턴의 형성이 요구된다.
그러나 콘택 홀 패턴(contact hole pattern)의 경우 비록 0.1㎛ 이하의 미세 콘택 홀의 형성이 가능하더라도 소자의 전기적 특성면에서 너무 작은 홀 사이즈는 콘택 저항의 증가를 유발한다.
이에 따라 여러 가지 형태의 자기 정렬 콘택(self align contact) 형성 방법이 제시되고 있다. 특히 질화막 장벽(nitride barrier) 자기 정렬 콘택 구조의 경우 통상적인 콘택 형성 방법에 비해 적은 공정으로 자기 정렬을 성취할 수 있다.
그러나, 이러한 질화막 장벽 자기 정렬 콘택 형성 방법은 질화막에 대한 높은 선택비를 얻기 위해 많은 양의 폴리머(polymer)를 이용하며, 이에 따라 콘택을 형성하기 위한 식각 공정시 폴리머로 인한 식각 멈춤(etch stop)을 동시에 조절해야 하는 매우 까다로운 방법이다.
한편, 자기 정렬 콘택 홀을 반도체 소자에 적용하게 될 경우 콘택 홀과 도전체 라인과의 자기 정렬 과정에서 콘택 홀 영역의 감소가 불가피한데, 하부에 형성된 도전체 패턴이 다층일 경우 이러한 과정을 2회 이상 반복해야 하므로 사실상 콘택 영역 확보가 불가능해진다. 따라서 하나의 도전체 패턴/절연층마다 1회씩 콘택을 형성하는 스택 콘택(stack contact) 구조를 채용해야 한다. 이때 상부 콘택과 하부 콘택의 마스크 정렬 마진(mask align margin)을 확보하기 위하여 하부 콘택 홀 플러그(contact hole plug)의 윗부분을 크게 해주어야 한다. 그리고, 플러그의 크기를 확보하기 위하여는 별도의 플러그 패턴 형성 공정을 거치거나 또는 하부 콘택 홀의 윗부분 또는 전체를 넓혀 주는 별도의 공정이 필요해진다.
따라서, 본 발명은 콘택 홀의 면적과 플러그의 크기를 확보하는 동시에 하부 도전층에 대해 자기 정렬을 이룰 수 있는 반도체 소자의 콘택 홀 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부의 선택된 영역에 형성된 제 1 도전층 상부에 제 1 절연막을 형성한 후 상기 제 1 도전층 및 제 1 절연막의 측벽에 절연막 스페이서를 형성하는 단계와, 전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막의 선택된 영역에 건식 경사 식각 공정을 실시하여 상기 반도체 기판이 노출되도록 제 1 콘택 홀을 형성하는 단계와, 상기 제 1 층간 절연막에 등방성 식각 공정을 실시하여 상기 제 1 콘택 홀의 폭을 넓히는 단계와, 상기 제 1 콘택 홀이 매립되도록 플러그를 형성하는 단계와, 상기 플러그를 포함한 전체 구조 상부에 제 2 절연막을 형성한 후 상기 제 2 절연막 상부의 선택된 영역에 제 2 도전층을 형성하는 단계와, 상기 제 2 도전층을 포함한 전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 층간 절연막의 선택된 영역을 건식 경사 식각 공정으로 제거하여 제 2 콘택 홀을 형성하므로써 상기 플러그와의 정렬 마진을 확대하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(f)는 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 제 1 도전층
13 : 제 1 절연막 14 : 절연막 스페이서
15 : 제 1 층간 절연막 16 : 감광막 패턴
17 : 제 1 콘택 홀 18 : 플러그
19 : 제 2 절연막 20 : 제 2 절연막
21 : 제 2 층간 절연막 22 : 제 2 콘택 홀
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(f)는 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부의 선택된 영역에 제 1 도전층(12) 및 제 1 절연막(13)을 순차적으로 형성하고, 제 1 도전층(12) 및 제 1 절연막(13)의 측벽에 절연막 스페이서(14)를 형성한다.
제 1 절연막(13) 및 절연막 스페이서(14)는 TEOS, LTO, MTO, HTO 등 언도프트 실리콘 산화막으로 형성한다.
도 1(b)를 참조하면, 전체 구조 상부에 제 1 층간 절연막(15)을 형성하고, 제 1 층간 절연막(15) 상부에 감광막을 형성한 후 패터닝하여 감광막 패턴(16)을 형성한다. 감광막 패턴(16)은 콘택 형성 마스크에 의한 식각 공정으로 형성된다.
제 1 층간 절연막(15)는 PSG, BSG, BPSG 등의 도프트 실리콘 산화막으로 형성한다.
도 1(c)를 참조하면, 감광막 패턴(16)을 마스크로 건식 경사식각 공정을 실시하여 제 1 층간 절연막(15)에 제 1 콘택 홀(17)을 형성한다. 제 1 콘택 홀(17)은 제 1 도전층(12)과의 단락(short)를 방지할 수 있도록 제 1 콘택 홀(17)과 제 1 도전층(12)과의 오버레이 정확성(overlay accuracy)까지 고려하여 최종 임계 치수가 작아지게 확정한다.
제 1 콘택 홀(17)을 형성하기 위한 건식 경사식각 공정은 고밀도 플라즈마 방식의 건식 식각 챔버를 사용하여 현상 공정 후의 임계 치수(DICD)와 식각 공정 후의 임계 치수(FICD)의 비가 2:1 이상이 되도록 경사를 조절한다. 또한, 건식 경사식각 공정은 CF4, CHF3, CH3F, C2F6, C3F8, C4F8, CH2F2등 탄소 및 불소가 함유된 가스를 주식각 반응 가스로 사용한다.
고밀도 플라즈마 방식의 건식 식각 챔버로는 히티드 실리콘 루프(heated silicon roof)가 장착된 ICP 방식의 고밀도 플라즈마 챔버를 사용하며, C3F8및 CO가 1:0.5∼1:1.5로 혼합된 가스를 이용하여 220∼290℃의 실리콘 루프 온도, 1600∼2800W의 ICP 고주파(RF) 전력, 600∼1800W의 바이어스 RF 전력, 30∼150SCCM의 가스 흐름율의 조건에서 식각한다.
도 1(d)를 참조하면, 절연막 스페이서(14)에 대해 높은 식각 선택비를 갖는 등방성 식각 공정을 실시하여 제 1 층간 절연막(15)의 일부를 제거하므로써 원하는 크기로 콘택 영역의 면적을 확보하는 동시에 제 1 도전층(12)에 대한 자기 정렬 효과를 이룩한다. 이때 제 1 콘택 홀(17)의 입구 부분이 넓어지게 된다.
등방성 식각 공정으로 인산 또는 SC-1을 이용한 습식 식각 공정을 실시한다. SC-1을 이용한 습식 식각 공정은 NH4OH와 과수, 순수의 비를 조절하여 절연막 스페이서(14)에 대한 식각 선택비를 원하는 값으로 조절한다. 또한, 습식 식각 공정을 실시할 때 상온∼비등점의 온도에서 절연막 스페이서(14)에 대한 식각 선택비를 원하는 값으로 조절한다.
등방성 식각 공정으로 건식 식각 공정을 실시할 경우 마이크로 다운 스트림(micro down stream) 방식, ICP 방식, ECR 방식, TCP 방식, 헬리콘(HELICON) 방식의 플라즈마 챔버를 사용하여 불소 함유 가스 또는 NH3를 주식각 반응 가스로 사용하여 건식 경사식각을 실시하고, 챔버의 온도를 상온∼500℃의 범위로 조절하면서 절연막 스페이서(14)에 대한 식각 선택비를 원하는 값으로 조정한다. 불소 함유 가스로는 CF4, NF4, CHF3, CH3F, C2F6, C3F8, C4F8, CH2F2등을 이용한다.
도 1(e)를 참조하면, 입구 부분이 넓어진 제 1 콘택 홀(17)이 매립되도록 폴리실리콘막 또는 CVD 방법으로 텅스텐막을 형성한 후 에치 백 공정을 실시하여 플러그(18)를 형성한다.
도 1(f)를 참조하면, 플러그(18)을 포함한 전체 구조 상부에 제 2 절연막(19)을 형성한다. 제 2 절연막(19) 상부의 선택된 영역에 제 2 도전층(20)을 형성하고, 제 2 도전층(20)을 포함한 전체 구조 상부에 제 2 층간 절연막(21)을 형성한다. 제 2 층간 절연막(21)의 선택된 영역을 식각하여 제 2 콘택 홀(22)을 형성한다.
제 2 콘택 홀(22)을 형성할 때 건식 경사식각 방법을 사용하여 플러그(18)와의 정렬 마진을 확대한다.
통상적인 자기 정렬 콘택 홀을 형성하기 위한 식각 공정에 비해 기존 공정의 조합으로 용이하게 자기 정렬 콘택 패턴을 형성하는 동시에 후속 플러그 형성시 원하는 플러그 사이즈를 증대(enlargement)할 수 있다.
Claims (15)
- 반도체 기판 상부의 선택된 영역에 제 1 도전층 및 제 1 절연막을 적층한 후 상기 제 1 도전층 및 제 1 절연막의 측벽에 절연막 스페이서를 형성하는 단계와,전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막의 선택된 영역에 건식 경사 식각 공정을 실시하여 상기 반도체 기판을 노출시키는 제 1 콘택 홀을 형성하는 단계와,상기 제 1 층간 절연막에 등방성 식각 공정을 실시하여 상기 제 1 콘택 홀의 폭을 넓히는 단계와,상기 제 1 콘택 홀이 매립되도록 플러그를 형성하는 단계와,상기 플러그를 포함한 전체 구조 상부에 제 2 절연막을 형성한 후 상기 제 2 절연막 상부의 선택된 영역에 제 2 도전층을 형성하는 단계와,상기 제 2 도전층을 포함한 전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 층간 절연막의 선택된 영역을 건식 경사 식각 공정으로 제거하여 제 2 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서, 상기 제 1 절연막 및 절연막 스페이서는 언도프트 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서, 상기 제 1 층간 절연막은 도프트 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서, 상기 건식 경사 식각 공정은 고밀도 플라즈마 방식의 건식 식각 챔버를 사용하여 현상 공정 후의 임계 치수와 식각 공정 후의 임계 치수의 비가 2:1 이상이 되도록 경사를 조절하여 식각하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서, 상기 건식 경사 식각 공정은 탄소 및 불소가 함유된 가스를 주식각 반응 가스로 사용하여 식각 공정을 실시하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 4 항에 있어서, 상기 고밀도 플라즈마 방식의 건식 식각 챔버는 히티드 실리콘 루프가 장착된 ICP 방식의 고밀도 플라즈마 챔버인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 6 항에 있어서, 상기 히티드 실리콘 루프가 장착된 ICP 방식의 고밀도 플라즈마 챔버는 C3F8및 CO가 1:0.5 내지 1:1.5로 혼합된 가스를 30 내지 150SCCM 정도 유입시키고 220 내지 290℃의 온도로 실리콘 루프를 유지한 상태에서 1600 내지2800W의 ICP 고주파 전력, 600 내지 1800W의 바이어스 고주파 전력을 인가하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서, 상기 등방성 식각 공정은 건식 및 습식 식각 공정 중 어느 하나인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 8 항에 있어서, 상기 습식 식각 공정은 인산 및 SC-1 중 어느 하나를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 9 항에 있어서, 상기 SC-1을 이용한 습식 식각 공정은 NH4OH와 과수 및 순수의 비를 조절하여 상기 절연막 스페이서에 대한 식각 선택비를 조절하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 8 항에 있어서, 상기 습식 식각 공정은 상온 내지 비등점의 온도에서 상기 절연막 스페이서에 대한 식각 선택비를 조절하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 8 항에 있어서, 상기 건식 식각 공정은 마이크로 다운 스트림 방식, ICP 방식, ECR 방식, TCP 방식, 헬리콘 방식의 플라즈마 챔버를 사용하여 상기 챔버의온도를 상온 내지 500℃로 조절하면서 상기 절연막 스페이서에 대한 식각 선택비를 조절하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 8 항에 있어서, 상기 건식 식각 공정은 불소 함유 가스를 주식각 반응 가스로 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 8 항에 있어서, 상기 건식 식각 공정은 도프트 실리콘 산화막과 언도프트 실리콘 산화막의 식각 선택비를 조절하기 위해 NH3및 N2중 어느 하나 또는 이들의 복합하여 사용하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서, 상기 플러그는 폴리실리콘막 및 텅스텐막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
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| KR100698101B1 (ko) | 2005-10-05 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 텅스텐 플러그의 구조 및 그 형성방법 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950021130A (ko) * | 1993-12-31 | 1995-07-26 | 김주용 | 반도체 소자의 콘택홀 제조방법 |
| KR970023725A (ko) * | 1995-10-20 | 1997-05-30 | 김광호 | 콘택 홀 형성 방법 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950021130A (ko) * | 1993-12-31 | 1995-07-26 | 김주용 | 반도체 소자의 콘택홀 제조방법 |
| KR970023725A (ko) * | 1995-10-20 | 1997-05-30 | 김광호 | 콘택 홀 형성 방법 |
| KR970052198A (ko) * | 1995-12-05 | 1997-07-29 | 김광호 | 랜딩 패드 형성방법 |
| KR980005592A (ko) * | 1996-06-28 | 1998-03-30 | 김광호 | 자기 정렬 콘택 홀 형성 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698101B1 (ko) | 2005-10-05 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 텅스텐 플러그의 구조 및 그 형성방법 |
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