JP2008078518A

JP2008078518A - 半導体装置の製造方法および半導体装置

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Publication number: JP2008078518A
Application number: JP2006258297A
Authority: JP
Inventors: Mika Moriya; 美夏守屋; Kazunobu Ota; 和伸太田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-09-25
Filing date: 2006-09-25
Publication date: 2008-04-03

Abstract

【課題】セル面積の縮小化とともに、シェアードコンタクト形成時のゲート電極側部に形成されたサイドウォールの膜減りによる半導体基板への突き抜けを防止する。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極１３が形成され、その両側にサイドウォール１５，１６が形成され、ゲート電極１３両側の半導体基板にソース・ドレイン１７，１８が形成されている半導体基板上に、ゲート電極１３、ソース・ドレイン１７，１８等を被覆する犠牲膜２３を形成する工程と、犠牲膜２３にゲート電極１３上から一方側のソース・ドレイン１８上を開口するシェアードコンタクト２４を形成する工程と、シェアードコンタクト２４の内部にゲート電極１３と一方側のソース・ドレイン１８に接続する導電性プラグ２６を形成する工程と、犠牲膜２３を除去する工程とを備えたことを特徴とする。
【選択図】図２

Description

本発明は、シェアードコンタクトを有する半導体装置の製造方法および半導体装置に関する（または分野に属する）。

年々トランジスタの微細化が進んでおり、ＳＲＡＭ（Static Random Access Memory）のようにゲートと隣接した活性領域を配線する必要がある場合、個々にコンタクトを落として金属層で導通させるのではなく、ゲートと活性領域の双方に接する大きなコンタクト（シェアードコンタクト）を用いる方法がある。この方法では、チップ面積を減らせる。

従来のシェアードコンタクトは、ゲート電極下のチャネル領域に応力を印加するためのストレスライナー絶縁膜および層間絶縁膜を成膜した後に、層間絶縁膜を異方性ドライエッチングにより選択的に除去してシェアードコンタクトを形成する。さらに、ドライエッチングによりストレスライナー絶縁膜を除去して、シェアードコンタクトを完成させる。その後、シェアードコンタクト内に導電性材料である金属を埋めて、導電性プラグを形成している（例えば、特許文献１参照）。

図１１（１）の平面レイアウト図、（２）の概略構成断面図に示すように、従来のシェアードコンタクト１２４の形成では、シェアードコンタクト１２４を形成する位置にゲート電極１１３の両側に形成した一方側のサイドウォール１１５が存在するため、ストレスライナー絶縁膜１３１をドライエッチングした際に一方側のサイドウォール１１５もエッチングされる。このため、一方側のサイドウォール１１５は他方のサイドウォール１１６に比べて膜減りが発生してしまう。また、図１２の概略構成断面図に示すように、一方側のサイドウォール１１５〔前記図１１（２）参照〕が完全に除去されてしまう場合もあり、シェアードコンタクト１２４がサイドウォール１１５下のウエル１１１まで開口してしまう問題が発生する。この結果、シェアードコンタクト１２４に形成された導電性プラグ１２６によって、本来絶縁されるべきウエル１１１とゲート電極１１３とソース・ドレイン１１７が導通してしまい、回路動作しなくなり歩留まり低下等の問題が発生する。

現在、ストレスライナー絶縁膜１３１は、応力を有する膜としてキャリア移動度力向上技術の一つに用いられている。その膜厚を厚膜化するほど、キャリア移動度が向上し、回路速度が向上するので、ＬＳＩの性能向上のためには、なるべく厚いストレスライナー絶縁膜を用いる必要がある。しかし、ストレスライナー絶縁膜の膜厚の増大とともに、コンタクトホール加工時のオーバーエッチング量が増大する。これらの問題が顕著となると、サイドウォールの削れを抑制することができなくなる。

また、図１３の平面レイアウト図に示すように、ゲート電極１１３側部に形成されるサイドウォール（図示せず）とソース・ドレイン１１７とを離した状態でシェアードコンタクト１２４を形成した場合、その間は素子分離領域１５１により分離されるので、ストレスライナー絶縁膜（図示せず）にシェアードコンタクト１２４を開口した時の上記突き抜けによるゲート電極１１３およびソース・ドレイン１１５とウエル（図示せず）との導通を防ぐことができるが、サイドウォール（図示せず）とソース・ドレイン１１７とが重ならないように離す分だけ、ＳＲＡＭの単位セル面積の縮小が困難となる。

特開２００４−２７３６４２号公報

解決しようとする問題点は、セル面積を縮小化するとともに、シェアードコンタクトを形成したときのゲート電極側部に形成されたサイドウォールの膜減りによる突きぬけを防止することが困難な点である。

本発明は、セル面積を縮小化するとともに、シェアードコンタクトを形成したときのゲート電極側部に形成されたサイドウォールの膜減りによる半導体基板への突きぬけを防止することを課題とする。

本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極の両側にサイドウォールが形成され、該ゲート電極の両側における該半導体基板にソース・ドレインが形成されている該半導体基板上に、該ゲート電極および該ソース・ドレインを被覆する犠牲膜を形成する工程と、前記犠牲膜に前記ゲート電極上から前記サイドウォールの一方側を介して前記ソース・ドレインの一方側上に開口するシェアードコンタクトを形成する工程と、前記シェアードコンタクト内に前記ゲート電極と前記一方側のソース・ドレインとに接続する導電性プラグを形成する工程と、前記犠牲膜を除去する工程とを備えたことを特徴とする。

本発明の半導体装置の製造方法では、犠牲膜を形成し、この犠牲膜にゲート電極上部と前記サイドウォールの一方側を介して前記一方側のソース・ドレイン上部に達するシェアードコンタクトを形成し、そのシェアードコンタクト内部に導電性プラグを形成しているので、本発明の製造方法では、従来技術のようにシェアードコンタクトを形成するエッチングをストレスライナー絶縁膜に行う必要はないから、シェアードコンタクトを形成するエッチングにおいて、サイドウォールが削られ、半導体基板まで突き抜けるようなことは起こらない。また、ゲート電極側部に形成されるサイドウォールとソース・ドレインとが隣接した状態でシェアードコンタクトが形成される。したがって、本製造方法では、従来の問題点が解決される。

本発明の半導体装置は、半導体基板上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極の両側にサイドウォールが形成され、該ゲート電極の両側における該半導体基板にソース・ドレインが形成されている半導体装置において、前記ゲート電極と少なくとも前記サイドウォールの一方側を介した前記一方側のソース・ドレインとに接続する導電性プラグと、前記導電性プラグ、ゲート電極、サイドウォールおよびソース・ドレイン領域を被覆するように、引張応力もしくは圧縮応力を有するストレスライナー絶縁膜とを備えたことを特徴とする。

本発明の半導体装置では、ストレスライナー絶縁膜がゲート電極と少なくとも前記サイドウォールの一方側を介した前記一方側のソース・ドレインとに接続する導電性プラグを被覆しているので、導電性プラグを形成した後にストレスライナー絶縁膜を形成していることは明らかである。したがって、本発明の構造では、少なくとも前記サイドウォールの一方側を介した前記一方側のソース・ドレインに接続する導電性プラグが形成されるシェアードコンタクトを形成するエッチングを、ストレスライナー絶縁膜に行う必要はないから、従来技術のようにサイドウォールがシェアードコンタクトを形成するエッチングで削られ、シェアードコンタクトが半導体基板まで突き抜けるようなことは、構造的に起こらない。また、ゲート電極側部に形成されるサイドウォールとソース・ドレインとが隣接した状態でシェアードコンタクトが形成されている。したがって、本構造では、従来の問題点を解決することができる。また、本構造では、導電性プラグ上のストレスライナー絶縁膜に形成されるコンタクト部の面積がシェアードコンタクトよりも小さくてすむため、ストレスライナー絶縁膜が導電性プラグ上の一部にも形成されるようになるので、従来構造よりも大きなストレスをゲート電極下のチャネル領域にかけることが可能になる。これによって、半導体装置（トランジスタ）の電流駆動能力（移動度）を向上させることが可能になる。

本発明の半導体装置の製造方法によれば、半導体基板に突き抜けることなくシェアードコンタクトを形成することができるため、セル面積の縮小化とともに、ゲート電極と半導体基板とのショートを抑制できる。これによって、信頼性の向上を図ることができるとともに、ストレスライナー絶縁膜の膜厚に依存しない安定した加工が可能となるので、ストレスライナー絶縁膜の厚膜化によるトランジスタの電流駆動能力（移動度）の向上、動作速度の向上が可能になるという利点がある。

本発明の半導体装置によれば、従来技術のようにサイドウォールがシェアードコンタクトを形成するエッチングで削られ、シェアードコンタクトが半導体基板まで突き抜けるようなことは、構造的に起こらないため、セル面積の縮小化とともに、ゲート電極と半導体基板とのショートを抑制できる。これによって、信頼性の向上を図ることができるとともに、ストレスライナー絶縁膜の厚膜化が可能となるので、ストレスライナー絶縁膜の厚膜化によるトランジスタの電流駆動能力（移動度）の向上、動作速度の向上が可能になるという利点がある。

本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図１〜図３の製造工程断面図によって説明する。

図１（１）に示すように、半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３が形成されている。上記半導体基板１１は、例えばシリコン基板で形成されている。この半導体基板１１は、シリコンゲルマニウム層を形成したＳｉＧｅＯＩ（Silicon Germanium on insulator）基板、シリコン層を形成したＳＯＩ（Silicon on insulator）基板等であってもよい。上記ゲート絶縁膜１２は、例えば酸化シリコン膜で０．８ｎｍ〜２．０ｎｍの膜厚に形成される。なお、他のゲート絶縁膜材料を用いることも可能である。上記ゲート電極１３は、例えば５０ｎｍ〜１５０ｎｍの厚さのポリシリコンで形成されている。ここではポリシリコンを用いたが、他のゲート電極材料を用いることもできる。上記ゲート電極１３上にはハードマスク１４が形成されている。このハードマスク１４は、例えば窒化シリコン膜で形成されている。

上記ゲート電極１３の両側にはサイドウォール１５，１６が形成されている。このサイドウォール１５、１６は、例えば、２層構造となっており、下層に酸化シリコン膜が形成され、その上に窒化シリコン膜が形成されている。また上記ゲート電極１３の両側における半導体基板１１にソース・ドレイン１７，１８が形成されている。このソース・ドレイン１７、１８は、例えば半導体基板１１に形成した凹部にシリコンゲルマニウムを選択エピタキシャル成長させたシリコンゲルマニウム層で形成されている。なお、上記ソース・ドレイン１７，１８は、半導体基板１１にイオン注入等の不純物ドーピング技術によって形成したものであってもよい。

次に、図１（２）に示すように、上記半導体基板１１上に、上記ゲート電極１３、ハードマスク１４、サイドウォール１５，１６およびソース・ドレイン１７，１８を被覆する第１犠牲膜２１を形成する。この第１犠牲膜２１は、例えば酸化シリコン膜を上記ハードマスク１４より高い膜厚、例えば１００ｎｍ〜３００ｎｍの厚さに形成する。

次に、図１（３）に示すように、上記ハードマスク１４が露出するまで、上記第１犠牲膜２１を除去する。この除去加工は、例えば化学的機械研磨により行う。これによって、ハードマスク１４が露出され、第１犠牲膜２１表面が平坦化される。

次に、図１（４）に示すように、上記ハードマスク１４〔前記図１（３）参照〕を除去する。この除去には、例えばドライエッチングによるエッチバック技術を用い、窒化シリコンからなるハードマスク１４を除去してゲート電極１３上部を露出させる。このエッチングでは、第１犠牲膜２１もエッチングされ、ゲート電極１３上を含めた表面が平坦化されるようにしてもよい。その後、洗浄処理を行う。

次に、図１（５）に示すように、上記露出させたゲート電極１３上を被覆するように上記第１犠牲膜２１上に第２犠牲膜２２を形成する。この第２犠牲膜２２は、例えば酸化シリコン膜を、１０．０ｎｍ〜５０．０ｎｍの厚さに成膜する。このとき、第２犠牲膜２２の膜厚は、後の工程で行われるシェアードコンタクト開口時の異方性ドライエッチングのオーバーエッチング量が抑制されることを考慮して、薄めに成膜することが好ましい。以下第１犠牲膜２１と第２犠牲膜２２とを合わせて犠牲膜２３とする。

次に、図２（６）に示すように、上記犠牲膜２３上に、上記ゲート電極１３上の一部から一方側のサイドウォール１６を介して上記一方側のソース・ドレイン１８一部上にかけて開口するエッチングマスク（図示せず）を、例えばレジストで形成する。このエッチングマスクの形成は、通常のレジスト塗布、露光、現像、ベーキングによる。そしてエッチングマスクを用いて、犠牲膜２３をエッチングし、シェアードコンタクト２４を形成する。その後、レジストからなるエッチングマスクを除去する。

ここで、シェアードコンタクト２４を形成することが、ストレスライナー絶縁膜を形成する前にシェアードコンタクト２４を形成する利点の一つになる。つまり、サイドウォール１５，１６の表面側は窒化シリコン膜で形成されており、また後に形成されるストレスライナー絶縁膜も窒化シリコン膜で形成されることから、従来技術では、ストレスライナー絶縁膜にシェアードコンタクトを形成するエッチングではサイドウォールとのエッチングの選択比は取れなかった。しかしながら、本発明では、酸化シリコン膜で形成されている犠牲膜２３にシェアードコンタクト２４を形成するため、サイドウォール１５，１６とのエッチング選択比を高くすることができるので、サイドウォール１５，１６のエッチングによる削れを防止することができる。

次に、図２（７）に示すように、上記シェアードコンタクト２４の内部を埋め込むように、上記犠牲膜２３上に、導電性プラグを形成するための導電性材料膜２５を形成する。上記導電性材料膜２５には、例えばドープトポリシリコンを用いるが、シリコンゲルマニウム、炭化シリコン等でも良い。

次に、図２（８）に示すように、上記犠牲膜２３上の余剰な導電性材料膜２５を除去して、上記シェアードコンタクト２４の内部にゲート電極１３上部と一方側のソース・ドレイン１８上部に接続するもので、上記導電性材料膜２５からなる導電性プラグ２６を形成する。上記導電性材料膜２５の除去加工は、例えば化学的機械研磨（ＣＭＰ：ＣＭＰChemical Mechanical Polishing）により行うことができる。

次に、図２（９）に示すように、上記犠牲膜２３〔前記図２（８）参照〕を除去する。この犠牲膜２３は酸化シリコン膜で形成されているため、窒化シリコン膜で形成されているサイドウォール１５，１６に対して選択的にエッチングすることが可能である。また、ソース・ドレイン１７，１８はシリコンゲルマニウムで形成されているから、このエッチングによってエッチングされることはない。

その後、図３（１０）に示すように、露出したゲート電極１３、ソース・ドレイン１７，１８および導電性プラグ２６上に金属シリサイド膜２７，２８，２９，３０を形成する。この金属シリサイド膜２７〜３０は、例えばスパッタ法によってニッケル（Ｎｉ）を成膜した後、熱処理を行い、ゲート電極１３、ソース・ドレイン１７，１８および導電性プラグ２６上に、選択的に上記金属シリサイド膜２７〜３０を形成する。この金属シリサイド膜２７〜３０は、例えばニッケルシリサイドで形成されているが、高融点金属シリサイド、コバルトシリサイド、ロジウムシリサイド、イリジウムシリサイド、パラジウムシリサイド、白金シリサイド、金シリサイド等で形成することもできる。なお導電性プラグ２６の側面にも金属シリサイド膜が形成されるようにすることもできる。

次いで、上記導電性プラグ２６上、ゲート電極１３上、サイドウォール１５，１６上およびソース・ドレイン領域１７，１８上を被覆するように、ストレスライナー絶縁膜３１を形成する。このストレスライナー絶縁膜３１は、例えば引張応力もしくは圧縮応力を有する窒化シリコン膜を、例えば２０．０ｎｍ〜１００．０ｎｍの膜厚に成膜して形成される。例えば、半導体装置１がｎＭＯＳトランジスタである場合、ストレスライナー絶縁膜３１は引張応力を有するものとし、ｐＭＯＳトランジスタである場合、ストレスライナー絶縁膜３１は圧縮応力を有する。なお、ｐＭＯＳとｎＭＯＳで同一のストレスライナー絶縁膜を有しても良い。

次に、上記ストレスライナー絶縁膜３１上に層間絶縁膜３２を形成する。そして、層間絶縁膜３２、ストレスライナー絶縁膜３１に、上記導電性プラグ２６に達する接続孔３３を形成し、この接続孔３３に導電性プラグ３４を形成する。この接続孔３３は、上記導電性プラグ２６よりも狭い面積の接続部を有するものでよいので、従来技術のように、ストレスライナー絶縁膜にシェアードコンタクトのような大きな孔を形成する必要がない。したがって、従来技術よりもストレスライナー絶縁膜３１が持つ応力をゲート電極１３下の半導体基板１１に形成されるチャネル領域に効果的に加えることができる。

なお、上記接続孔３３の形成位置は、導電性プラグ２６によって導通しているゲート電極１３または活性領域のソース・ドレイン１８上に配置しても良い。

上記第１実施例の製造方法では、犠牲膜２３を形成し、この犠牲膜２３にゲート電極１３上部と一方側のサイドウォール１５を介して一方側のソース・ドレイン１８上部に達するシェアードコンタクト２４を形成し、そのシェアードコンタクト２４内部に導電性プラグ２６を形成しているので、従来技術のようにシェアードコンタクト２４を形成するエッチングをストレスライナー絶縁膜３１に行う必要はないから、シェアードコンタクト２４を形成するエッチングにおいて、サイドウォール１６が削られ、半導体基板１１まで突き抜けるようなことは起こらない。また、ゲート電極１３側部に形成されるサイドウォール１５，１６とソース・ドレイン１７，１８とが隣接した状態でシェアードコンタクト２４が形成される。したがって、本製造方法では、従来の問題点が解決される。

以上説明したように、セル面積の縮小化とともに、ゲート電極１３と半導体基板１１とのショートを抑制できる。特に、ＳＲＡＭに適用することで、ＳＲＡＭのセル面積の縮小化に効果がある。よって、信頼性の向上を図ることができるとともに、ストレスライナー絶縁膜３１の膜厚に依存しない安定した加工が可能となるので、ストレスライナー絶縁膜３１の厚膜化による半導体装置１（トランジスタ）の電流駆動能力（移動度）の向上、動作速度の向上が可能になるという利点がある。

次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図４〜図５の製造工程断面図によって説明する。

図４（１）に示すように、半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３が形成されている。上記半導体基板１１は、例えばシリコン基板で形成されている。この半導体基板１１は、シリコンゲルマニウム層を形成したＳｉＧｅＯＩ（Silicon Germanium on insulator）基板、シリコン層を形成したＳＯＩ（Silicon on insulator）基板等であってもよい。上記ゲート絶縁膜１２は、例えば酸化シリコン膜で０．８ｎｍ〜２．０ｎｍの膜厚に形成される。なお、他のゲート絶縁膜材料を用いることも可能である。上記ゲート電極１３は、例えば５０ｎｍ〜１５０ｎｍの厚さのポリシリコンで形成されている。ここではポリシリコンを用いたが、他のゲート電極材料を用いることもできる。上記ゲート電極１３上にはハードマスク１４が形成されている。このハードマスク１４は、例えば窒化シリコン膜で形成されている。

次に、図４（２）に示すように、上記半導体基板１１上に、上記ゲート電極１３、ハードマスク１４、サイドウォール１５，１６およびソース・ドレイン１７，１８を被覆する第１犠牲膜２１を形成する。この第１犠牲膜２１は、例えば酸化シリコン膜を上記ハードマスク１４より高い膜厚、例えば１００ｎｍ〜３００ｎｍの厚さに形成する。

次に、図４（３）に示すように、上記ハードマスク１４が露出するまで、上記第１犠牲膜２１を除去する。この除去加工は、例えば化学的機械研磨により行う。これによって、ハードマスク１４が露出され、第１犠牲膜２１表面が平坦化される。

次に、図４（４）に示すように、上記ハードマスク１４を除去する。この除去には、窒化シリコンからなるハードマスク１４を選択的に除去する、例えばドライエッチングでハードマスク１４を剥離除去してゲート電極１３上部を露出させる。このエッチングでは、第１犠牲膜２１もエッチングされ、ゲート電極１３上を含めた表面が平坦化されるようにしてもよい。その後、洗浄処理を行う。

次に、図４（５）に示すように、上記露出させたゲート電極１３上を被覆するように上記第１犠牲膜２１上に第２犠牲膜２２を形成する。この第２犠牲膜２２は、例えば酸化シリコン膜を、１０．０ｎｍ〜５０．０ｎｍの厚さに成膜する。このとき、第２犠牲膜２２の膜厚は、後の工程で行われるシェアードコンタクト開口時の異方性ドライエッチングのオーバーエッチング量が抑制されることを考慮して、薄めに成膜することが好ましい。以下第１犠牲膜２１と第２犠牲膜２２とを合わせて犠牲膜２３とする。

次に、図５（６）に示すように、上記犠牲膜２３上に、上記ゲート電極１３上の一部から一方側のサイドウォール１６を介して上記一方側のソース・ドレイン１８一部上にかけて開口するエッチングマスク（図示せず）を、例えばレジストで形成する。このエッチングマスクの形成は、通常のレジスト塗布、露光、現像、ベーキングによる。そしてエッチングマスクを用いて、犠牲膜２３をエッチングし、シェアードコンタクト２４を形成する。その後、レジストからなるエッチングマスクを除去する。

次に、図５（７）に示すように、上記シェアードコンタクト２４の内部を埋め込むように、選択エピタキシャル成長により導電性プラグ２６を形成する。この導電性プラグ２６は、例えばシリコンゲルマニウムで形成する。

次に、図５（８）に示すように、上記犠牲膜２３〔前記図５（６）参照〕を除去する。この犠牲膜２３は酸化シリコン膜で形成されているため、窒化シリコン膜で形成されているサイドウォール１５，１６に対して選択的にエッチングすることが可能である。

その後、図５（９）に示すように、露出したゲート電極１３、ソース・ドレイン１７，１８および導電性プラグ２６上に金属シリサイド膜２７，２８，２９，３０を形成する。この金属シリサイド膜２７〜３０は、例えばスパッタ法によってニッケル（Ｎｉ）を成膜した後、熱処理を行い、ゲート電極１３、ソース・ドレイン１７，１８および導電性プラグ２６上に、選択的に金属シリサイド膜２７〜３０を形成する。上記金属シリサイド膜２７〜３０は、例えばニッケルシリサイドで形成されているが、高融点金属シリサイド、コバルトシリサイド、ロジウムシリサイド、イリジウムシリサイド、パラジウムシリサイド、白金シリサイド、金シリサイド等で形成することもできる。なお導電性プラグ２６の側面にも金属シリサイド膜が形成されるようにすることもできる。

次いで、上記導電性プラグ２６上、ゲート電極１３上、サイドウォール１５，１６上およびソース・ドレイン領域１７，１８上を被覆するように、ストレスライナー絶縁膜３１を形成する。このストレスライナー絶縁膜３１は、例えば引張応力もしくは圧縮応力を有する窒化シリコン膜を、例えば２０．０ｎｍ〜１００．０ｎｍの膜厚に成膜して形成される。通常、半導体装置１がｎＭＯＳトランジスタである場合、ストレスライナー絶縁膜３１は引張応力を有するものとし、ｐＭＯＳトランジスタである場合、ストレスライナー絶縁膜３１は圧縮応力を有するものとする。

上記第２実施例の製造方法では、犠牲膜２３を形成し、この犠牲膜２３にゲート電極１３上部と一方側のサイドウォール１５を介して一方側のソース・ドレイン１８上部に達するシェアードコンタクト２４を形成し、そのシェアードコンタクト２４内部に導電性プラグ２６を形成しているので、従来技術のようにシェアードコンタクト２４を形成するエッチングをストレスライナー絶縁膜３１に行う必要はないから、シェアードコンタクト２４を形成するエッチングにおいて、サイドウォール１６が削られ、半導体基板１１まで突き抜けるようなことは起こらない。また、ゲート電極１３側部に形成されるサイドウォール１５，１６とソース・ドレイン１７，１８とが隣接した状態でシェアードコンタクト２４が形成される。したがって、本製造方法では、従来の問題点が解決される。

また、導電性プラグ２６を選択エピタキシャル成長により形成しているため、導電性プラグ２６の形成工程が成膜工程のみとなるので、工程が簡単化される。

以上説明したように、セル面積の縮小化とともに、ゲート電極１３と半導体基板１１とのショートを抑制できる。特に、ＳＲＡＭに適用することで、ＳＲＡＭのセル面積の縮小化に効果がある。よって、信頼性の向上を図ることができるとともに、ストレスライナー絶縁膜３１の膜厚に依存しない安定した加工が可能となるので、ストレスライナー絶縁膜３１の厚膜化による半導体装置２（トランジスタ）の電流駆動能力（移動度）の向上、動作速度の向上が可能になるという利点がある。

次に、本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を、図６の製造工程断面図によって説明する。

第３実施例の製造方法は、前記図５（６）に示したように、シェアードコンタクト２４を形成し、レジストからなるエッチングマスクを除去した後、図６（７）に示すように、上記シェアードコンタクト２４の内部に、選択エピタキシャル成長により導電性プラグ２６を形成する。この導電性プラグ２６は、例えばシリコンゲルマニウムで形成する。そして、この導電性プラグ２６は、ゲート電極１３とソース・ドレイン１８とを電気的に接続することができていればよいので、上記シェアードコンタクト２４を完全に埋め込まなくてもよい。

次に、図６（８）に示すように、上記犠牲膜２３〔前記図５（６）参照〕を除去する。この犠牲膜２３は酸化シリコン膜で形成されているため、窒化シリコン膜で形成されているサイドウォール１５，１６に対して選択的にエッチングすることが可能である。

その後、図６（９）に示すように、ソース・ドレイン１７，１８上、露出したゲート電極１３および導電性プラグ２６上に、それぞれ金属シリサイド膜２８，２９，３０を形成する。この金属シリサイド膜２８〜３０は、例えばスパッタ法によってニッケル（Ｎｉ）を成膜した後、熱処理を行い、ゲート電極１３、ソース・ドレイン１７，１８および導電性プラグ２６上に、選択的に金属シリサイド膜２８〜３０を形成する。この金属シリサイド膜２７〜３０は、例えばニッケルシリサイドで形成されているが、高融点金属シリサイド、コバルトシリサイド、ロジウムシリサイド、イリジウムシリサイド、パラジウムシリサイド、白金シリサイド、金シリサイド等で形成することもできる。なお導電性プラグ２６の側面にも金属シリサイド膜が形成されるようにすることもできる。

上記第３実施例の製造方法では、上記第２実施例と同様に、犠牲膜２３を形成し、この犠牲膜２３にゲート電極１３上部と一方側のサイドウォール１５を介して一方側のソース・ドレイン１８上部に達するシェアードコンタクト２４を形成し、そのシェアードコンタクト２４内部に導電性プラグ２６を形成しているので、従来技術のようにシェアードコンタクト２４を形成するエッチングをストレスライナー絶縁膜３１に行う必要はないから、シェアードコンタクト２４を形成するエッチングにおいて、サイドウォール１６が削られ、半導体基板１１まで突き抜けるようなことは起こらない。また、ゲート電極１３側部に形成されるサイドウォール１５，１６とソース・ドレイン１７，１８とが隣接した状態でシェアードコンタクト２４が形成される。したがって、本製造方法では、従来の問題点が解決される。

また、導電性プラグ２６を選択エピタキシャル成長により形成しているため、導電性プラグ２６の形成工程が成膜工程のみとなるので、工程が簡単化される。さらに、導電性プラグ２６の高さが低くなるので、ストレスライナー絶縁膜３１をチャネル領域に近づけることができる。これによって、上記各実施例よりもさらに効果的にストレスライナー絶縁膜３１の応力をチャネル領域に印加することができる。

以上説明したように、セル面積の縮小化とともに、ゲート電極１３と半導体基板１１とのショートを抑制できる。特に、ＳＲＡＭに適用することで、ＳＲＡＭのセル面積の縮小化に効果がある。よって、信頼性の向上を図ることができるとともに、ストレスライナー絶縁膜３１の膜厚に依存しない安定した加工が可能となるので、ストレスライナー絶縁膜３１の厚膜化による半導体装置３（トランジスタ）の電流駆動能力（移動度）の向上、動作速度の向上が可能になるという利点がある。

次に、本発明の半導体装置に係る一実施の形態（第１実施例）を、図７の概略構成断面図によって説明する。

図７に示すように、半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３が形成されている。上記半導体基板１１は、例えばシリコン基板で形成されている。この半導体基板１１は、シリコンゲルマニウム層を形成したＳｉＧｅＯＩ（Silicon Germanium on insulator）基板、シリコン層を形成したＳＯＩ（Silicon on insulator）基板等であってもよい。上記ゲート絶縁膜１２は、例えば酸化シリコン膜で０．８ｎｍ〜２．０ｎｍの膜厚に形成される。なお、他のゲート絶縁膜材料を用いることも可能である。上記ゲート電極１３は、例えば５０ｎｍ〜１５０ｎｍの厚さのポリシリコンで形成されている。ここではポリシリコンを用いたが、他のゲート電極材料を用いることもできる。

上記ゲート電極１３上部と一方側のサイドウォール１６を介して一方側のソース・ドレイン１８上部に接続する導電性プラグ２６が形成されている。この導電性プラグ２６は、例えばドープトポリシリコンで形成されている。上記ゲート電極１３、ソース・ドレイン１７，１８および導電性プラグ２６上には、金属シリサイド膜２７，２８，２９，３０が形成されている。この金属シリサイド膜２７〜３０は、例えばニッケルシリサイドで形成されているが、高融点金属シリサイド、コバルトシリサイド、ロジウムシリサイド、イリジウムシリサイド、パラジウムシリサイド、白金シリサイド、金シリサイド等で形成することもできる。なお導電性プラグ２６の側面にも金属シリサイド膜が形成されていてもよい。

また導電性プラグ２６、ゲート電極１３、サイドウォール１５，１６およびソース・ドレイン領域１７，１８を被覆するように、引張応力もしくは圧縮応力を有するストレスライナー絶縁膜３１が形成されている。半導体装置１がｎＭＯＳトランジスタである場合、ストレスライナー絶縁膜３１は引張応力を有するものとし、ｐＭＯＳトランジスタである場合、ストレスライナー絶縁膜３１は圧縮応力を有するものとする。

上記ストレスライナー絶縁膜３１上には層間絶縁膜３２が形成されている。層間絶縁膜３２、ストレスライナー絶縁膜３１には、上記導電性プラグ２６に達する接続孔３３が形成され、この接続孔３３に導電性プラグ３４が形成されている。この接続孔３３は、上記導電性プラグ２６よりも狭い面積の接続部を有するものでよいので、従来技術のように、ストレスライナー絶縁膜にシェアードコンタクトのような大きな孔を形成する必要がない。したがって、従来技術よりもストレスライナー絶縁膜３１が持つ応力をゲート電極１３下の半導体基板１１に形成されるチャネル領域に効果的に加えることができる。

上記第１実施例の半導体装置１では、ストレスライナー絶縁膜３１がゲート電極１３上部と一方側のサイドウォール１６を介して一方側のソース・ドレイン１８上部に接続する導電性プラグ２６を被覆しているので、導電性プラグ２６を形成した後にストレスライナー絶縁膜３１を形成していることは明らかである。したがって、本発明の構造では、一方側のサイドウォール１６を介して一方側のソース・ドレイン１８上部に接続する導電性プラグ２６が形成されるシェアードコンタクトを形成するエッチングを、ストレスライナー絶縁膜３１に行う必要はないから、従来技術のようにサイドウォール１６がシェアードコンタクトを形成するエッチングで削られ、シェアードコンタクトが半導体基板１１まで突き抜けるようなことは、構造的に起こらない。また、ゲート電極１３側部に形成されるサイドウォール１５，１６とソース・ドレイン１７，１８とが隣接した状態で導電性プラグ２６を形成したシェアードコンタクトが形成される。したがって、本構造では、従来の問題点を解決することができる。

また、本構造では、導電性プラグ２６上のストレスライナー絶縁膜３１に形成される接続孔３３の面積がシェアードコンタクトよりも小さくてすむため、ストレスライナー絶縁膜３１が導電性プラグ２６上の一部にも形成されるようになるので、従来構造よりも大きなストレスをゲート電極１３下のチャネル領域にかけることが可能になる。これによって、半導体装置１の移動度を高めることが可能になる。

以上説明したように、従来技術のようにサイドウォールがシェアードコンタクトを形成するエッチングで削られ、シェアードコンタクトが半導体基板１１まで突き抜けるようなことは、構造的に起こらないため、セル面積の縮小化とともに、ゲート電極１３と半導体基板１１とのショートを抑制できる。これによって、信頼性の向上を図ることができるとともに、ストレスライナー絶縁膜３１の厚膜化が可能となるので、ストレスライナー絶縁膜３１の厚膜化による半導体装置１（トランジスタ）の電流駆動能力（移動度）の向上、動作速度の向上が可能になるという利点がある。

次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図８の概略構成断面図によって説明する。

図８に示すように、半導体装置２は、導電性プラグ２６がシリコンゲルマニウムのエピタキシャル成長層で形成されている点を除いて、その他の構成は、前記図７によって説明した半導体装置１と同様である。

上記第２実施例の半導体装置２では、上記半導体装置１と同様な効果が得られる。

次に、本発明の半導体装置に係る一実施の形態（第３実施例）を、図９の概略構成断面図によって説明する。

図９に示すように、半導体装置３は、導電性プラグ２６がシリコンゲルマニウムのエピタキシャル成長層で形成されている点、ゲート電極１３とソース・ドレイン１８との電気的導通がとれる必要最低限の厚さが確保される程度に導電性プラグ２６が形成されている点を除いて、その他の構成は、前記図７によって説明した半導体装置１と同様である。

上記第３実施例の半導体装置３では、上記半導体装置１、２と同様な効果が得られるとともに、導電性プラグ２６の高さが低くなるので、ストレスライナー絶縁膜３１をチャネル領域により一層近づけることができる。これによって、上記半導体装置１，２よりもさらに効果的にストレスライナー絶縁膜３１の応力をチャネル領域に印加することができるようになる。

次に、本発明の半導体装置に係る一実施の形態（第４実施例）を、図１０のレイアウト図によって説明する。

図１０に示すように、半導体装置４は、シェアードコンタクト２４がゲート電極１３上と、ゲート電極１３の両側の半導体基板１１に形成されたソース・ドレイン（この場合はアクティブ領域として用いている）１９，２０上とを接続するように形成され、このシェアードコンタクト２４の内部に、ゲート電極１３とソース・ドレイン１９，２０とを電気的に接続する導電性プラグ２６が形成されている点を除いて、その他の構成は、前記図７によって説明した半導体装置１と同様である。

上記第４実施例の半導体装置４では、ゲート電極１３とその両側の半導体基板１１に形成されたソース・ドレイン１９，２０との導通が可能になる。

上記半導体装置１は上記製造方法の第１実施例で製造することができ、上記半導体装置２は上記製造方法の第２実施例で製造することができ、上記半導体装置３は上記製造方法の第３実施例で製造することができる。また、上記半導体装置４は、上記製造方法の第１実施例でソース・ドレイン１９，２０をアクティブ領域とし、シェアードコンタクト２４をゲート電極１３上およびソース・ドレイン１９，２０上に開口すれば、その他の工程は上記製造方法の第１実施例を適用することができる。

本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。本発明の半導体装置に係る一実施の形態（第３実施例）を示した概略構成断面図である。本発明の半導体装置に係る一実施の形態（第４実施例）を示したレイアウト図である。従来の半導体装置の一例を示したレイアウト図および概略構成断面図である。従来技術の課題を示した概略構成断面図である。従来技術の課題を示したレイアウト図である。

符号の説明

１…半導体装置、１１…半導体基板、１２…ゲート絶縁膜、１３…ゲート電極、１５，１６…サイドウォール、１７，１８…ソース・ドレイン、２３…犠牲膜、２４…シェアードコンタクト、２６…導電性プラグ

Claims

半導体基板上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極の両側にサイドウォールが形成され、該ゲート電極の両側における該半導体基板にソース・ドレインが形成されている該半導体基板上に、該ゲート電極および該ソース・ドレインを被覆する犠牲膜を形成する工程と、
前記犠牲膜に前記ゲート電極上から前記サイドウォールの一方側を介して前記ソース・ドレインの一方側上に開口するシェアードコンタクトを形成する工程と、
前記シェアードコンタクト内に前記ゲート電極と前記一方側のソース・ドレインとに接続する導電性プラグを形成する工程と、
前記犠牲膜を除去する工程と
を備えたことを特徴とする半導体装置の製造方法。
前記犠牲膜を前記サイドウォールに対して選択的にエッチングされる材料で形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
前記ゲート電極上にハードマスクが形成されている場合、
前記犠牲膜を形成する工程は、
前記ハードマスクが露出するように第１犠牲膜を形成する工程と、
前記ハードマスクを除去する工程と、
前記露出させたゲート電極上を被覆するように前記第１犠牲膜上に第２犠牲膜を形成する工程と
からなることを特徴とする請求項１記載の半導体装置の製造方法。
前記導電性プラグと前記ゲート電極上部の露出部分と前記ソース・ドレインとの各表面に金属シリサイド層を形成する工程
を備えたことを特徴とする請求項１記載の半導体装置の製造方法。
前記導電性プラグ、ゲート電極、サイドウォールおよびソース・ドレイン領域を被覆するように、引張応力もしくは圧縮応力を有するストレスライナー絶縁膜を形成する
することを特徴とする請求項１記載の半導体装置の製造方法。
前記導電性プラグをソース・ドレイン領域からのシリコンゲルマニウムエピタキシャル成長層とゲート電極からのポリシリコンゲルマニウム成長層で形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
半導体基板上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極の両側にサイドウォールが形成され、該ゲート電極の両側における該半導体基板にソース・ドレインが形成されている半導体装置において、
前記ゲート電極と前記ソース・ドレインの少なくとも一方もしくは両方に接続する導電性プラグと、
前記導電性プラグ、ゲート電極、サイドウォールおよびソース・ドレイン領域を被覆するように、引張応力もしくは圧縮応力を有するストレスライナー絶縁膜と
を備えたことを特徴とする半導体装置。
前記導電性プラグと前記ゲート電極上部の露出部分と前記ソース・ドレインとの各表面に金属シリサイド層が形成されている
ことを特徴とする請求項７記載の半導体装置。
前記導電性プラグはソース・ドレイン領域からのシリコンゲルマニウムエピタキシャル成長層で形成されている
ことを特徴とする請求項７記載の半導体装置。