TW419813B - Method for manufacturing a semiconductor integrated circuit device - Google Patents

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TW419813B
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forming
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TW088113474A
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Takashi Hashimoto
Kenichi Kuroda
Shoji Shukuri
Original Assignee
Hitachi Ltd
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Description

經濟部智慧財產局員工消費合作社印製 / 4 彳 9 8 1 3 « a7 __B7__ 五、發明說明<() 〔發明之所屬技術領域〕 本發明係關於半導體積體電路裝置之製造技術1特別 是關於適用在混載D R AM ( Dynamic Random Access _ Memory )與邏輯L S I之半導體積體電路裝置之製造有效 之技術。 〔習知之技術〕 近年來，代表性的記憶體L S 1之D R A Μ爲了彌補 伴隨記憶體單元之微細化之資訊儲存用電容元件之儲存電 荷量之減少，採用在記憶體單元選擇用Μ I S F Ε Τ之上 方配置資訊儲存用電容元件之所謂的堆疊電容器（stacked capacitor )構造。 另一方面，於高性能之邏輯L S I中，在抑制伴隨連 接Μ I S F Ε T之源極、汲極與配線之接觸孔之微細化之 電阻增大之對策上，被推展者爲：在源極、汲極之表面形 成C ◦ S i 2 (鈷化矽）或T i S i 2 (鈦化矽）之類的高 熔點金屬矽化物層，所謂之金屬矽化（Silicidation )技術 之採用。 發明摘要 本發明者推展在同一半導體基板上形成上述般之 DRAM與邏輯LSI之所謂的系統LSI之開發。 構成上述系統L S I之一部份之DRAM在位元線之 信號延遲對策上，以W (鎢）等之高熔點金屬爲主體之低 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 I---- ! _ 裝------- - 訂·-----!-^ - (請先閱讀背面之注意事項再填寫本頁> -4- 經濟部智慧財產局員工消費合作社印製 4 19 813 A7 __B7____五、發明說明$ ) 電阻織金屬材料構成位元線之外，在減少配線之形成工程 上，將位元線及周邊電路之第1層之配線與邏輯L S I之 第1層之配線以同一工程形成之。 • 又，此D R A Μ在確保資訊儲存用電容元件之儲存電 荷量之對策上，在位元線上方配置資訊儲存用電容元件以 推進電容元件之立體化之外，以T a 2 ◦ 5 (氧化钽）之類 的高電介質材料構成電容絕緣膜。 再者，此D R A Μ於被窄化之記憶體單元選擇用 Μ I S F Ε Τ之閘極電極之空間形成連接位元線與基板（ 源極或汲極）用之接觸孔之際，採用以氮化矽膜覆蓋閘極 電極之上部與側壁後，在其之上部堆積氧化矽膜，利用氧 化矽膜與氮化矽膜之蝕刻速度差，使上述接觸孔對於閘極 電極自行對準地形成之所謂的閘極•自行對準·接觸孔（ Gate-Self Align Contact :以下，稱爲閘極一S A C )技術 〇 另一方面，構成上述系統L S I之其它之一部份之邏 輯LSI爲了推進高速動作，採用在MISFET之源極 、汲極之表面形成低電阻之高熔點金屬矽化物層之金屬矽 化技術。 又，此邏輯L S I爲了對應以元件之微細化或接合電 容之降低爲目的之源極、汲極之面積縮小，採用將連接源 極、汲極與第1層之配線之接觸孔對於元件分離領域自行 對準地形成之所謂的L 0 C 0 S .自行對準·接觸孔（ Locos-Self Align Contact :以下，稱爲 L 一 S A C )技術。 — — — — — — — — — —--裝-- -----訂------味 <請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐〉 -5- 經濟部智慧財產局員工消費合作社印製 4 19 813 '4 A7 _ B7五、發明說明$ ) 上述L 一 S A C技術係在Μ I S F E T形成後以氮化 矽膜覆蓋其之上部，於此氮化矽膜之上部堆積氧化矽膜。 於源極、汲極之上部形成接觸孔方面，首先將氮化矽膜當 •成阻絕層使用以蝕刻氧化矽膜後，蝕刻其下部之氮化矽膜 以使源極、汲極露出。此時，藉由以比較薄之膜厚形成氮 化矽膜，在過蝕刻時可以減少元件分離領域之氧化矽膜之 削除量。 但是，在將上述之DRAM與邏輯L S I於同一半導 體基板上形成之系統L S I之製造製程上，必須解決下述 之問題。 即爲了在構成D R A Μ之記憶體單元記憶體單元選擇 用Μ I S F Ε Τ之閘極電極之空間利用閘極一 S A C技術 自對準地形成接觸孔，必須以氮化膜覆蓋閘極電極之上部 與側壁。在此情形之閘極加工製程爲：在半導體基板上形 成閘極電極用導電膜，接著在其上部形成氮化矽膜後，藉 由以光阻膜爲光罩之蝕刻圖案形成氮化矽膜與其之下層之 閘極電極用導電膜，同時形成記憶體選擇用Μ I S F ET 之閘極電極與邏輯LSI之MISFET之閘極電極之製 程。 然而，在上述製程中，蝕刻形成在Μ I S F Ε T之上 部之氧化矽膜，在記憶體單元選擇用Μ I S F Ε Τ之源極 或汲極之上部、邏輯L S I之Μ I S F Ε Τ之閘極電極以 及源極、汲極之上部形成接觸孔之際，會產生在邏輯 L S I之Μ I S F Ε Τ之閘極電極之上部無法開口之問題 (請先閱讀背面之項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格mo X 297公釐） Α7 經濟部智慧財產局員工消費合作社印絮 ______Β7_五、發明說明$ ) 1絕緣層’在上述半導體基板之主面之第2領域形成由上 述第1導體層形成之複數的第2閘極電極，在上述半導體 基板之主面之第3領域形成複數的半導體領域之工程、（ 'b )在上述半導體基板之主面上形成第2絕緣層，在上述 第2絕緣層之上部形成第3絕緣層之工程、（c)藉由在 覆蓋被形成於上述第1領域之上述複數的第1閘極電極之 間之第1空間領域之上述第3絕緣層以及上述第2絕緣層 形成第1開孔，露出上述第1空間領域之上述半導體基板 之表面之工程、以及（d )藉由在覆蓋被形成於上述第2 領域之上述複數的第2閘極電極之上述第3絕緣層以及上 述第2絕緣層形成第2開孔，露出上述第2閛極電極之表 面，藉由在覆蓋被形成於上述第3領域之上述複數的半導 體領域之上述第3絕緣層以及上述第2絕緣層形成第3開 孔，露出上述半導體領域之表面之工程，於上述工程（a )中，不於上述複數的第2閘極電極之上部形成上述第1 絕緣層，於上述工程（c )中，使上述第1開孔對於上述 第1閘極電極自行對準地形成之。 又，本發明之半導體積體電路裝置之製造方法係一種 具有：串連連接第1MISFET與電容元件之記憶體單 元被行列狀地配置之第1記憶體單元領域，及第2 Μ I S F E T被複數形成之第2電路領域之半導體積體電 路裝置之製造方法，係包含： (a )在半導體基板之主面上形成第1導體層後’藉 由選擇性地圖案形成上述第2電路領域之上述第1導體層 L-lll — — — — — — — — — - I 11 I 111 * — — — — — 111 C請先閱讀背面之注—爹項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -8 - 4 19 813 4 A7 經濟部智慧財產局員工消費合作社印製 _________________ 五、發明說明$ ) ’在上述第2電路領域形成上述第2 Μ I S F Ε Τ之閘極 電極’在上述第1記憶體單元領域殘留上述第1導體層之 工程， ' (b )在上述半導體基板之主面上形成第1絕緣層後 ’藉由選擇性地圖案形成上述第1記憶體單元領域之上述 第1絕緣層以及上述第i導體層，在上述第1記憶體單元 領域形成以上述第1絕緣層被覆蓋之上述第1 MISFET之閘極電極，在上述第2電路領域殘留上述 第1絕緣層之工程， (c )在上述半導體基板之主面上形成第2絕緣層後 ’於上述第2絕緣層之上部形成第3絕緣層之工程， (d)藉由在覆蓋上述第1MISFET之閘極電極 之間之空間領域之上述第3絕緣層以及上述第2絕緣層對 於上述第1MI SFET之閘極電極自行對準地形成第1 開孔，露出上述第1MISFET之源極或汲極之表面之 工程， (e )藉由在覆蓋上述第2M I S F ET之閘極電極 之上部之上述第3絕緣層以及上述第2絕緣層形成第2開 孔，露出上述第2MISFET之閘極電極之表面，藉由 在覆蓋上述第2M I S F Ε T之源極或汲極之上部之上述 第3絕緣層以及上述第2絕緣層形成第3開孔’露出上述 第2 Μ I S F Ε T之源極或汲極之表面之工程。 又，本發明之半導體積體電路裝置之製造方法係一種 具有：串連連接第1ΜΙSFET與電容元件之記憶體單 --II---I ^0 -----II (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9- 4 19 813 a? B7 經濟部智慧財產局員工消費合作社印製 五、發明說明f ) 元被行列狀地配置之第1記憶體單元領域，及第2 Μ I S F E T被複數形成之第2電路領域之半導體積體電 路裝置之製造方法，係包含·’ • ( a )在半導體基板之主面上形成第1導體層後，藉 由圖案形成第1導體層，在上述第2電路領域形成上述第 2 Μ I S F E T之閘極電極，在上述第1記憶體單元領域 殘留上述第1導體層之工程， (b )在上述第2Μ I S F Ε Τ之閘極電極之側壁形 成側壁間隔之工程， (c )在上述第2M I S F ET之閘極電極之兩側之 上述半導體基板形成構成上述第2M I S F Ε T之源極、 汲極之半導體領域之工程， (d )在上述半導體基板之主面上形成高熔點金屬層 後，藉由熱處理上述半導體基板，在上述第2 MI SFET之閘極電極以及源極、汲極之表面與殘留在 上述第1記憶體單元領域之上述第1導體層之表面形成金 屬矽化物層之工程， (e )在上述半導體基板之主面上形成第1絕緣層後 ，藉由選擇性地圖案形成上述第1記憶體單元領域之上述 第1絕緣層以及上述第1導體層，在上述第1記憶體單元 領域形成以上述第1絕緣層被覆蓋之上述第1 Μ I S F Ε T之閘極電極，在上述第2電路領域殘留上述 第1絕緣層之工程， (f )在上述半導體基板之上面上形成第2絕緣層後 f請先閱讀背面之注意事項再填寫本頁) 裝 i111 訂-！ — -嘴 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） -10- 4 19 813¼ A7 B7 經濟部智慧財產局員工消費合作社印製
五、發明說明$ ) ’在上述第2絕緣層之上部形成第3絕緣層之工程’ (g)藉由在覆蓋上述第lMI SFET之閘極電極 之間之空間領域之上述第3絕緣層以及上述第2絕緣層對 於上述第1 Μ I S F E T之閘極電極自行對準地形成第1 開孔，露出上述第1ΜΙSFET之源極或汲極之表面之 工程， (h )藉由在覆蓋上述第2Μ I S F Ε Τ之閘極電極 之上部之上述第3絕緣層以及上述第2絕緣層形成第2開 孔，露出上述第2M I S F E T之閘極電極之表面，藉由 在覆蓋上述第2M I S F E T之源極或汲極之上述第3絕 緣層以及上述第2絕緣層形成第3開孔，露出上述第2 Μ I S F E T之源極或汲極之表面之工程。 (發明實施形態） 以下，依據圖面詳細說明本發明之實施形態。又，在 說明實施形態用之全部圖面中，在具有相同機能之構件賦 予相同之標號，省略其之重複說明。 (實施形態1 ) 本實施形態係被適用於在半導體基板之主面之第1領 域配置D R A Μ，在第2領域配匱邏輯L S I ，在第3領 域配置SRAM之系統LSI之製造方法者。 如圖1所示般地，構成系統L S I之一部份之 D R A Μ之記憶單元（M C )係藉由被配置於字元線W L (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11 - 4 19 813 A7 B7 經濟部智慧財產局員Η消費合作社印製 五、發明說明存) (WLn-1, WLn, WLn + 1 ......)與位元線 BL 之交叉部之1個之記憶體單元選擇用Μ I S F E T Q s以 及被與其串聯連接之1個的資訊儲存用電容元件C所構成 '。以η通道型Μ I S F E T被構成之記憶體單元選擇用 MISFETQs源極、汲極之其中一方，與資訊儲存用 電容元C電氣地被連接，另一方與位元線B L電氣地被連 接。字元線WL之一端被連接於周邊電路之字元驅動器 WD ’位元線BL之一端被連接於周邊電路之讀出放大器 S A。 如圖2所示般地，構成系統L S I之其它之一部份之 s R A Μ之記憶體單元（μ C )係藉由被配置於一對之互 補性資料線（資料線D L、資料線/ ( 一）D L )與字元 線W L之交叉部之—對的驅動用Μ I s F E T Q d !， Qd2、〜對的負荷用MI SFETQp!，Qp2以及一 對之轉送用MI SFETQ t !，Q t a所構成。驅動用 MI SfETQd!，Qd2&轉送用 MI SFETQt! ’ Qt2以n通道型MI SFET構成，負荷用 MISFETQPl,Qp2Wp通道型MISFET構成 〇 構成S R A M之記憶體單元（M C )之上述6個的 MI SPE 丁之中，驅動用MI SFETQd〗以及負荷用 MI SFETQPi 構成 CMOS 反相器（inverter) I N V ! ’驅動用Ml SFETQd2以及負荷用 MI SFETQp2構成CMOS反相器INV2〇這些一 (靖先閱讀背面之注意事項再填寫本頁) -I * I--! I 訂 I ! I — i 本紙張尺度適財國国家標準<CNS)A4規格咖χ观公楚） -12- 經濟部智慧財產局員工消費合作社印製 五、發明說明（10 ) 對之CMOS反相器I NVi，I NVs之相互之輸入輸出 端子（儲存節點A，B )構成記憶1位元之資訊之資訊儲 存部之正反器（flip-flop )電路。此正反器電路之其中一 '方之輸入輸出端子（儲存節點A )與轉送用 Μ I S F ETQ t 源極領域電氣地連接，另一方之輸入 輸出端子（儲存節點B )與轉送用Μ I S F E T Q t 2之源 極領域電氣地連接。 上述轉送用Μ I S F E TQ t ί之汲極領域被連接於資 料線D L，轉送用Μ I S F E TQ t 2之汲極領域被連接於 資料線/D L。又，正反器電路之一端（負荷用 MI SFETQPl，Qp2之各源極領域）被連接於電源 電壓（Vcc)，另一端（驅動用MISFETQdi’ Qd2之各源極領域）被連接於基準電壓（Vss)。 雖然圖示被省略，但是構成系統L S I之其它之一部 份之邏輯LS I係藉由η通道型MI SFET以及P通道 型Μ I S F Ε Τ所構成。又，關於在同一基板上形成 D R A Μ與S R A Μ之技術，例如被記載於由本專利申請 人在美國於1996年7月16日提出之序號No . 682 . 243 之 USP5 · 780 . 910 中’特別是 在圖2 4〜3 9之第2實施例中被詳細記載著。 接著，利用圖3〜圖2 8 (半導體基板之剖面圖）以 工程順序說明上述系統L S I之製造方法之一例。又，在 這些圖中，左側之領域爲D R A Μ形成領域之一部份（只 顯示記憶體單元）、中央之領域爲邏輯L S 1形成領域之 本紙張尺度中關家標準（CNS)A4規格（2_ 297公-13·— (請先閱讀背面之注意事項再填寫本頁) · II I I I I 訂· I I 1 4 4 19 813 1 A7 經濟部智慧財產局員工消費合作社印製 _____B7__五、發明說明（M ) 一部份（只顯示η通道型Μ I S F E T )、右側之領域爲 S R A Μ形成領域之一部份（只顯示驅動用M i s F E T 以及負荷用Μ I S F E T之各一部份）。 ' 在製造本實施形態之系統LSI上，首先，如圖3所 示般地’在由p型之單結晶矽形成之半導體基板1之主面 形成元件分離溝2後，在半導體基板1之一部份離子植入 P型不純物（例如砸）、在其它之一部份離子植入n型不 純物（例如磷）以形成Ρ型井3以及η型井4。接著，藉 由熱處理基板1，在Ρ型井3以及η型井4之活性領域之 表面形成閘極氧化膜5。上述元件分離溝2在蝕刻元件分 離領域之半導體基板1形成溝後，在半導體基板1上以 c V D法堆積氧化矽膜6，將此氧化矽膜6以C Μ Ρ (化 學機械硏磨）法平坦化之，只在溝之內部殘留以形成之。 接著，如圖4所示般地，在閘極氧化膜5之上部形成 閘極電極用導電膜8後，在其上部以CVD法堆積膜厚 2 ◦ 0 nm程度之氮化矽膜9。閘極電極用導電膜8例如 由以C VD法堆積之膜厚1 0 〇 nm程度之多結晶矽膜與 膜厚1 0 0 n m程度之鎢矽化膜之疊層膜（多晶矽化金屬 )構成。在多結晶矽摻雜η型不純物（例如砷）。又，將 η通道型MI SFET與ρ通道型MI SFE 丁做成雙閘 極構造之情形，在堆積不包含不純物之多結晶矽膜後’於 η型通道型Μ I S F Ε Τ形成領域之多結晶矽膜摻雜η型 不純物（例如砷），在ρ通道型Μ I S F Ε Τ形成領域之 多結晶矽膜摻雜ρ型不純物（例如硼）°又’閘極電極用 (請先間讀背面之注意事項再填寫本頁) 裝 ij ---------嗓 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14- 經濟部智慧財產局員工消費合作社印製 4 19 813 '«f A7 B7 五、發明說明（12 ) 導電膜8除了上述多晶矽化金屬膜之外，例如也可以多結 晶矽膜與氮化鎢膜及鎢膜之疊層膜（多金屬膜）等構成。 接著，如圖5所示般地，藉由以光阻作爲光罩之蝕刻 •以圖案化D R A Μ形成領域氮化矽膜9 ，形成與之後被形 成之閘極電極8 A (字元線W L )相同圖案之氮化矽膜9 。又，在此工程中，以之後之工程，在閘極電極上形成接 觸孔領域之氮化矽膜9也選擇性地被去除。 接著，如圖6所示般地，藉由以氮化矽膜9以及光阻 膜1 0爲光罩之蝕刻圖案化閘極電極用導電膜8，形成 DRAM之記憶體單元選擇用MI SFETQs之閘極電 極8A (字元線WL)、邏輯LS I之η通道型 MISFETQn之閘極電極8Β、 SRAM之驅動用 MI SFETQd之閘極電極8C以及負荷用 MI SFETQp之閘極電極8D。又，DRAM之字元 線W L之一端部（圖6之箭頭顯示之配線接出領域）預先 以上述圖5所示工程去除氮化矽膜9後放置，在閘極加工 時，藉由以光阻膜1 0覆蓋之，使之在其上部不會殘留氮 化矽膜9 (圖6 )。 如此，本實施形態之製造方法，只在D R A Μ之記憶 體單元選擇用Μ I S F Ε Τ之閘極電極8 A (字元線WL )之上部（除了字元線W L之配線接出領域）殘留氮化矽 膜9，在構成邏輯LS I之MI SFE 丁之閘極電極8B 之上部及構成S R A Μ之記億體單元閘極電極8 C，8 D 之上部不會殘留氮化矽膜9。 l· n n n n ϋ n l I n n I n 1· n n ϋ I n I n n I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國圉家標準（CNS)A4規格（21〇 x 297公釐） -15- 4 19 813 at ____ B7 經濟部智慧財產局員工消费合作杜印製 五、發明說明（13 ) 接著，如圖7所示般地，藉由在P型井3離子植入η 型不純物（例如磷），形成構成記憶體選擇用 MI SFETQs之源極、汲極之η型半導體領域1 1 ° '又，在此之同時，於η通道型MISFETQn之閘極電 極8B之兩側的p型井3形成η-型半導體領域1 2。接著 ，藉由在η型井4離子植入Ρ型不純物（例如硼）’在負 荷用MI SFETQp之閘極電極8D之兩側之η型并4 形成Ρ —型半導體領域1 3。藉由至此爲止之工程，大略完 成DRAM之記憶體單元選擇用MI SFETQs。 接著，如圖8所示般地，藉由以各向異性蝕刻加工在 半導體基板1上以C V D法堆積之氮化矽膜’在閘極電極 8 A〜8 D之側壁形成由氮化矽膜形成之側壁間隔1 5 ° 接著，藉由在邏輯L S I形成領域之ρ型井3離子植入η 型不純物（例如磷），在η通道型Μ I S F E T Q η之閘 極電極8 Β之兩側之ρ型井3形成η 1型半導體領域1 6。 又，藉由在S RAM形成領域之η型井4離子植入Ρ型不 純物（例如硼），在負荷用MISFETQp之閘極電極 8D之兩側之η型井4形成ρ4型半導體領域1 7。藉由至 目前爲止之工程，略完成具有由η型半導體領域12及 n ‘型半導體領域1 6形成之L DD ( LightlyDopedDrain :輕摻雜汲極）構造之源極、汲極之邏輯L s 1之n通道 型MI SFETQn，及具有由ρ —型半導體領域13及 P+型半導體領域17形成LDD構造之源極、汲極之 SRAM之負荷用 MI SFETQp。 (請先聞讀背面之注意ί項再填寫本頁) 本紙張尺度適用t國國家標準（CNS)A4規格（210 X 297公釐） -16- A7 4彳9 8彳3 ________B7__ 五、發明說明) 接著，如圖9所示般地，以氟酸系之蝕刻液薄薄蝕刻 半導體基板1之表面，使露出記憶體單元選擇用 MI SFETQs之源極、汲極（η型半導體領域1 1) _ 、η通道型MISFETQn之源極、汲極（η—型半導體 領域1 6 )以及負荷用Μ I S F E T Q ρ之源極、汲極（ Ρ "型半導體領域1 7 )後，藉由餽刻在半導體基板1上以 CVD法堆積膜厚5〜1 0 nm程度之薄的氧化矽膜1 9 ，在記憶體單元選擇用Μ I S F E T Q s之源極、汲極（ η型半導體領域1 1 )之上部殘留氧化矽膜1 9，去除η 通道型MI SFETQn之源極、汲極（η+型半導體領域 1 6)以及負荷用MI SFETQp之源極、汲極（ρ +型 半導體領域1 7)之表面之氧化矽膜1 9。又，此薄的氧 化矽膜1 9也以藉由熱化半導體基板1以形成之。 接著，如圖1 0所示般地，在半導體基板1上以濺鍍 法堆積Co (鈷）膜2 0 a後，藉由熱處理半導體基板1 ，在η通道型MI SFET之源極、汲極（n<型半導體領 域1 6 )以及負荷用MI SFETQp之源極、汲極（p + 型半導體領域1 7 )之表面形成鈷金屬矽化物層2 0。此 時，記憶體單元選擇用Μ I S F E T Q s之源極、汲極（ η型半導體領域1 1 )之表面被以氧化矽膜1 9覆蓋之故 ，不會形成鈷金屬矽化物層2 0。 如此，本實施形態之製造方法係藉由在構成邏輯 LS I 之MI SFET (η 通道型MI SFETQn)之 源極 '汲極（n h型半導體領域1 6 )、構成S R A Μ之記 (請先閱讀背面之注意事項再填寫本頁) -1 ----I---訂 i 11 — 111 -後 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -17- 4 19 813 ' ^ -^Β7 A7 經濟部智慧財產局員工消费合作社印製 五、發明說明（15 ) 憶體單元之負荷用MISFETQP之源極、汲極（P—型 半導體領域1 7 )之表面形成鈷金屬矽化物層2 0，使這 些之源極、汲極低電阻化，實現邏輯L S I以及S R A Μ '之尚速動作。另一方面，藉由在構成D R A Μ之記憶體單 元之記憶體單元選擇用Μ I S F Ε 丁 Q s之源極、汲極之 表面，不形成鈷金屬矽化物層2 0，降低記憶體單元之漏 電流以防止更新特性之降低。又，上述金屬矽化物層也可 以使用鈷以外之高熔點金屬（例如鈦）以形成之。 接著，如圖1 1所示般地，在半導體基板1上以 CVD法堆積膜厚1 〇 〇 nm程度之氮化矽膜2 1 ，接著 ，在氮化矽膜21之上部以CVD法堆積膜厚600nm 程度之氧化矽膜2 2後，以C Μ P法平坦化氧化矽膜2 2 之表面。 接著，如圖1 2所示般地，以光阻膜2 3爲光罩之蝕 刻去除記憶體單元選擇用Μ I S F E T Q s之源極、汲極 (η型半導體領域1 1 )之上部之氧化矽膜2 2。此蝕刻 爲了防止氧化矽膜2 2之下層之氮化矽膜2 1被去除之故 ，使用對於氮化矽膜2 1爲高的選擇比以蝕刻氧化矽膜 2 2之氣體以進行之。 接著，如圖1 3所示般地，以上述光阻膜2 3爲光罩 之蝕刻去除記憶體單元選擇用Μ I S F E TQ s之源極、 汲極（η型半導體領域1 1 )之上部之氮化矽膜2 1，接 著，藉由去除其之下部之薄的氧化矽膜1 9 ’在源極、汲 極（η型半導體領域1 1 )之其中一方之上部形成接觸孔 <請先閱讀背面之注意事項再填寫本頁) 本紙張尺度遶用中國國家標準（CNS)A4規格（210 χ 297公釐） -18- 4 19 813 Α7 Β7 五、發明說明（16 ) 2 4，在另一方之上部形成接觸孔2 5。 上述氮化矽膜2 1之蝕刻爲了半導體基板1之削除量 最小，使用對於氧化矽膜或矽爲高選擇比蝕刻氮化矽膜 • 2 1之氣體以進行之。又，此蝕刻以各向異性蝕刻氮化砍 膜2 1之類的條件進行，在閘極電極8 A (字元線W L ) 之側壁使之殘留氮化矽膜2 1。藉由如此，具有比閘極電 極8 A (字元線W L )之空間還微細之直徑之接觸孔2 4 、2 5對於閘極電極8A(字元線WL)自行對準地被形 成。 接著，如圖1 4所示般地，在接觸孔2 4、2 5之內 部形成插塞2 6。插塞2 6係在氧化矽膜2 2之上部以 C V D法堆積摻雜η型不純物（例如砷）之膜厚3 0 0 n m程度之多結晶矽膜後，以C Μ Ρ法平坦化此多結晶矽 膜，只在接觸孔2 4、2 5之內部殘留而形成。 接著，如圖1 5所示般地，在氧化矽膜2 2之上部以 C VD法堆積膜厚2 0 0 nm程度之氧化矽膜2 7後，將 半導體基板1在惰性氣體中熱處理。藉由此熱處理，構成 插塞2 6之多結晶矽膜中之η型不純物由接觸孔2 4、 2 5之底部擴散於記憶體單元選擇用Μ I S F E T Q s之 η型半導體領域1 1 (源極、汲極）中之故，η型半導體 領域1 1被低電阻化。 接著’如圖1 6所示般地，藉由使光阻膜爲光罩以氧 化矽膜2 7，在接觸孔2 4之上部形成通孔3 0。接著， 如圖1 7所示般地，使光阻膜爲光罩以蝕刻氧化矽膜2 7 (請先閱讀背面之注意事項再填寫衣頁} ^^ · ! I I 訂------ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19- 4 1 9 81 3 A7 __ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明) 以及氧化矽膜2 2後，藉由鈾刻氮化矽膜2 1 ，在字元線 W L之配線接出領域之上部形成接觸孔3 1 ，在n通道型 Μ I S F E T Q η之閘極電極8 Β以及η〜型半導體領域 '1 6之上部形成接觸孔3 2，3 3，在橫跨驅動用 MI SFETQd之閘極電極8C以及負荷用 MI SFETQp之p1型半導體領域1 7之領域形成接觸 孔3 4。 上述氧化矽膜2 7以及氧化矽膜2 2之蝕刻爲了防止 下層之氮化矽膜2 1被去除之故，使用對於氮化矽膜2 1 爲高的選擇比蝕刻氧化矽膜27、 22之氣體進行之。又 ，氮化矽膜2 1之蝕刻爲了使被埋入元件分離溝2之氧化 矽膜6或半導體基板1之削除量最小之故，使用對於氧化 矽膜6、2 2爲高的選擇比蝕刻氮化矽膜2 1之氣體進行 之。藉由如此，接觸孔3 3對於元件分離溝2自行對準地 被形成。 如依據上述製造方法，在構成邏輯L S I之η通道型 Μ I S F ETQ η之閘極電極8 Β之上部沒有氮化矽膜9 之故，可以同時形成閘極電極8 Β之上部之接觸孔3 2與 η —型半導體領域1 6之上部之接觸孔3 3。又，在構成 S RAM之記憶體單元之驅動用Μ I S F E TQ d之閘極 電極8 C之上部也沒有氮化矽膜9之故，在形成上述接觸 孔3 2、3 3之際’在橫跨驅動用MI SFETQd之閘 極電極8 C以及負荷用M 1 s F E T Q p之p+型半導體領 域1 7之領域可以同時形成接觸孔3 4。 (讀先閱讀背面之注意事項再填寫本頁) --裝 • n ml — — — — — — — 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -20- 經濟部智慧財產局員工消費合作社印繁 4 1 P 81 3 ' a7 -----------B7_____五、發明說明（I8 ) 接著，如圖1 8所示般地，在通孔3 0以及接觸孔 3 1〜3 4之內部形成插塞3 6。插塞3 6係藉由在氧化 矽膜2 7之上部以C VD法堆積氮化矽膜以及鎢膜後，以 ‘ C Μ Ρ法平坦化這些之膜，只在通孔3 〇以及接觸孔3 1 〜3 4之內部殘留以形成之。 接著，如圖1 9所示般地，在氧化矽膜2 7之上部以 c V D法（或濺鍍法）堆積膜厚1 0 0 n m程度之鎢膜後 ’藉由圖案化此鎢膜，在通孔3 0之上部形成位元線，在 接觸孔3 1〜3 4之上部形成配線3 7〜4 0。 接著，如圖2 0所示般地，在位元線B L以及配線 3 7〜4 0之上部以CVD法堆積膜厚3 0 0 nm程度之 氧化矽膜4 1後，藉由以光阻膜爲光罩以蝕刻氧化矽膜 4 1以及氧化矽膜2 7，在接觸孔2 5之上部形成通孔 42。接著，以在上述接觸孔24、 25之內部形成插塞 2 6之時相同之方法，在通孔4 2之內部形成由多結晶矽 膜形成之插塞4 3。 接著，如圖2 1所示般地，在氧化矽膜4 1之上部以 CVD法堆積膜厚2 0 0 nm程度之氮化矽膜44後，以 光阻膜爲光罩之蝕刻以去除D R A Μ形成領域以外之領域 之氮化矽膜4 4。殘留在D R A Μ形成領域之上述氮化矽 膜4 4被當成在形成後述之資訊儲存用電容元件C之下部 電極4 7之工程，蝕刻氧化矽膜（4 5 )之際之蝕刻阻絕 層使用。 接著，如圖2 2所示般地，在氮化矽膜4 4之上部以 l-fm — — —— — —I — ——— — — — II ^ · - — — — — — — (請先間讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -21 - A7 4 19 813 ____B7________ 五、發明說明<39 ) C VD法堆積氧化矽膜4 5後，藉由以光阻膜爲光罩以触 刻氧化矽膜4 5以及氮化矽膜4 4，在通孔4 2之上部形 成凹溝4 6。資訊儲存用電容元件C之下部電極4 7係沿 '著此凹溝4 6之內壁而形成之故，爲了使下部電極4 7之 表面積大，以增加儲存電荷量之故，以厚的膜厚（例如 1 . 3//m程度）堆積氧化矽膜45。 接著，如圖2 3所示般地，在包含凹溝4 6之內部之 氧化矽膜4 5之上部以C V D法堆積摻雜η型不純物（例 如磷）之膜厚6 Ο η τη程度之多結晶矽膜4 7 a。此多結 晶矽膜4 7 a被當成資訊儲存用電容元件C之下部電極材 料使用。接著，在多結晶矽膜4 7 a之上部旋轉塗佈膜厚 3 0 0 nm程度之旋塗式玻璃（spin-on gUss )膜4 8後， 回蝕（或以C Μ P法平坦化）此旋塗式玻璃膜4 8，只在 凹溝4 6之內部殘留。 接著，如圖2 4所示般地，以光阻膜4 9覆蓋 D R A Μ形成領域以外之領域之多結晶矽膜4 7 a ，藉由 以蝕刻去除氧化矽膜4 5之上部之多結晶矽膜4 7 a，沿 著凹溝4 6之內壁形成下部電極4 7。又’下部電極4 7 也可以使用多結晶矽以外之導電材料’例如鎢、釕等之高 熔點金屬或氧化釕、氧化銦等之導電性金屬氧化物以形成 之。又，也可以藉由使下部電極4 7之表面粗面化，以使 其表面積變得更大。 接著，如圖2 5所示般地，以氟酸系之蝕刻液去除殘 留在凹溝4 6與鄰接凹溝4 6之間隙之氧化矽膜4 5、以 (請先閱讀背面之注意事項再填寫本頁) — 裝·-----1— 訂·！ 經濟部智慧財產局員工消費合作杜印製 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） -22- 經濟部智慧財產局員工消費合作社印髮 4 19 813 4 A? _____B7___-____五、發明說明¢0 ) 及凹溝4 6之內部之旋塗式玻璃膜4 8後，藉由以光阻膜 爲光罩之蝕刻去除D R A Μ形成領域以外之領域之多結晶 矽膜47a ，完成筒型之下部電極47。在凹溝46之間 '隙之氧化矽膜45之底部形成氮化矽膜44之故’在濕式 蝕刻氧化矽膜4 5之時，下層之氧化矽膜4 1不會被触刻 。又，在此時，在D R A Μ形成領域以外之領域之氧化矽 膜4 5上沒有形成結晶矽膜4 7 a之故，此領域之氧化矽 膜4 5也沒有被蝕刻。 接著，如圖2 6所示般地，在下部電極4 7之上部以 CVD法堆積膜厚1 4 nm程度之薄的氧化鉅膜5 0 ’接 著，在氧化鉬膜5 0之上部例如倂用C V D法與濺鍍法堆 積氮化鈦膜後，藉由以光阻膜爲光罩之蝕刻’圖案化氮化 鈦膜以及氧化鉅膜5 0，完成以由氮化鈦膜形成之上部電 極5 1及由氧化鉅膜5 0形成之電容絕緣膜’及由多結晶 矽膜（4 7 a )形成之下部電極4 7所構成之DRAM之 資訊儲存用電容元件C。又，資訊儲存用電容元件C之電 容絕緣膜例如也可以由B S T、S T 0、B a T i 0 3 ( 鈦酸鋇）、P b T i Ο 3 (鈦酸鉛）、P Z T ( P b Z r χ T i 1 χ Ο a ) , P L T ( P b L a x T i ! x〇3)、PLZT等之金屬氧化物形成 之高（強）電介質材料構成之。又，上部電極5 1也可以 使用氮化鈦以外之導電材料，例如鎢等以形成之。再者， 也可以將資訊儲存用電容元件C做成上述以外之形狀，例 如翼狀等。 (請先閱讀背面之注意事項再填寫本頁} -裝 ---------線 本紙張尺度適用_國國家標準（CNS)A4規格（210 χ 297公釐〉 -23- 4 19 813 4' A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明b ) 接著，如圖2 7所示般地’在資訊儲存用電谷兀件C 之上部以C V D法堆積膜厚6 〇 〇 n m程度之氧化砍膜 5 2後’藉由以光阻膜爲光罩蝕刻氧化砂膜5 2以及其之 •下層氧化矽膜4 5、4 1 ，在第1層之配線3 8之上部形 成通孔5 3。 接著，如圖2 8所示般地’在通孔5 3之內部形成插 塞5 4：後，在氧化较膜5 2之上部形成桌2層之配線5 5 〜5 7。插塞5 4係例如在氧化矽膜5 2之上部以C V D 法堆積氮化鈦膜與鎢膜後’藉由回蝕這些膜’使之只殘留 在通孔5 3之內部而形成。又，第2層之配線5 5〜5 7 係在氧化矽膜5 2之上部以濺鍍法依序堆積膜厚5 0 nm 程度之Ti膜，膜厚500nm程度之A1 (銘）膜、膜 厚5 0 nm程度T i膜以及膜厚5 0 n m程度之氮化鈦膜 後，以光阻膜爲光罩之蝕刻圖案化這些膜以形成之。 雖然省略圖示’但是在之後，在第2層之配線5 5〜 5 7之上部透過層間絕緣膜形成1〜2層程度之配線’再 者，藉由在上部形成耐水性高而緻密之鈍化膜（例如由以 電漿C V D法堆積之氧化矽膜與氮化矽膜形成之2層的絕 緣膜），略完成了本實施形態之系統L S I。 如此，本實施形態之製造方法只在形成D R A Μ之記 憶體單元選擇用Μ I S F Ε Τ之閘極電極8 A (字元線 W L )之領域之上部殘留氮化矽膜9後’以利用此氮化矽 膜9與光阻膜1 0爲光罩之蝕刻，同時圖案形成閘極電極 8A (字元線WL)與邏輯LS I以及SRAM之閘極電 (請先聞讀背面之注意事項再填寫本頁) -I !| ^·ίι 1« n 蟓 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24- A7 經濟部智慧財產局員工消費合作社印製 B7_五、發明說明鉍） 極8 B〜8 D。 藉由如此，可以同時形成構成邏輯L S I之η通道型 MI SFETQn之閘極電極8Β之上部之接觸孔32與 n+型半導體領域16 (源極或極）之上部之接觸孔3 3。 又，本實施形態之製造方法同時進行在上部具有氮化 矽膜9之閘極電極8 A (字元線W L )之加工，以及在上 部沒有氮化矽膜9之閘極電極8 B〜8 D之加工之故，製 程之增加幾乎可以忽視。 (實施形態2 ) 利用圖2 9〜圖3 9 (半導體基板之剖面圖）以工程 順序說明依據本實施形態之系統L S I之製造方法。又， 於這些圖中，左側之領域爲D R A Μ形成領域之一部份（ 只顯示記億體單元）、中央之領域爲邏輯L S I形成領域 之一部份（只顯示η通道型Μ I S F Ε Τ )、右側之領域 爲S R A Μ形成領域之一部份（只顯示驅動用 MISFET以及負荷用MISFET之各一部份）= 首先，如圖2 9所示般地，以與上述實施形態相同之 方法在半導體基板1之主面形成元件分離溝2、ρ型井3 以及η型井4，接著，在Ρ型井3以及η型井4之活性領 域之表面形成閘極氧化膜5後，在閘極氧化膜5之上部形 成由多晶矽化金屬膜或多金屬膜等形成之閘極電極用導電 膜8。 接著，如圖3 0所示般地，藉由以光阻膜6 0爲光罩 (請先閱讀背面之注意事項再填寫本頁)
ill —--I 訂·! I 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公釐） -25- 經濟部智慧財產局員工消費合作社印製 五、發明說明的> 之蝕刻圖案化閘極電極用導電膜8，形成邏輯L S I之η 通道型MlSFETQn之閘極電極8Β、 SRAM之驅 動用MI SFETQd之閘極電極8C及負荷用 ‘ MISFETQP之閘極電極8D。此時，DRAM形成 領域之閘極電極用導電膜8不形成圖案，以光阻膜6 0覆 蓋之。 接著，如圖3 1所示般地，藉由在P型井3離子植入 η型不純物（例如磷），在η通道型MISFETQn之 閘極電極8 B之兩側之p型井3形成η型半導體領域1 2 ，藉由在η型丼4離子植入Ρ型不純物（例如硼），在負 荷用MI SFETQp之閘極電極8D之兩側之η型井4 形成Ρ —型半導體領域1 3。 接著，如圖3 2所示般地，藉由以各向異性餓刻加工 在半導體基板1上以C V D法堆積之氮化矽膜，在閘極電 極8 Β〜8 D之側壁形成由氮化矽膜形成之側壁間隔1 5 接著，在邏輯L S I形成領域之Ρ型井3離子植入η型不 純物（例如磷），在η通道型MISFETQn之閘極電 極8 B之雨側之ρ型井3形成η 1型半導體領域1 6。又’ 藉由在S RAM形成領域之η型并4離子植入Ρ型不純物 (例如硼），在負荷用MISFETQp之閘極電極8D 之兩側之η型井4形成P,型半導體領域1 7。藉由至目前 爲止之工程，完成邏輯L S I之η通道型 MI SFETQn以及SRAM之負荷用 Μ I S F E T Q ρ 。 Γί I I--I--— —I— i I I I I I I I I I I 1 I {請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用¥ _家標準（CNS)A4規格⑽X 297公釐〉 26 4 19 813 ，泌 A7 經濟部智慧財產局員工消費合作社印叛 _______B7_五、發明說明如） 接著，如圖3 3所示般地，藉由氟酸系之蝕刻液薄薄 蝕刻半導體基板1之表面，使露出η通道型 MISFETQn之源極、汲極（η1型半導體領域16) _以及負荷用MISFETQp之源極、汲極（phS半導體 領域1 7 )後，以與上述實施形態相同之方法，在這些源 極、汲極之表面形成鈷金屬矽化物層2 0。 接著，如圖3 4所示般地，在半導體基板1上以 CVD法堆積膜厚1 〇〇nm程度之氮化矽膜6 1後，首 先，以光阻膜爲光罩之蝕刻圖案化氮化矽膜6 1 ，接著， 去除光阻膜後，藉由以氮化矽膜6 1爲光罩之蝕刻圖案化 閘極電極用導電膜8，在DRAM形成領域形成記憶體單 元選擇用MI SFETQs之閘極電極8A (字元線WL )° 接著，如圖3 5所示般地，藉由在DRAM形成領域 之P型井3離子植入η型不純物（例如磷），形成構成記 憶體單元選擇用Μ I SFETQs之源極、汲極之η型半 導體領域11。藉由至目前爲止之工程，略完成DRAM 之記憶體單元選擇用MI SFETQs。 接著，如圖3 6所示般地，在半導體基板1上以 CVD法堆積膜厚5 0 nm程度之氮化矽膜6 3，接著’ 在氮化矽膜6 3之上部以CVD法堆積膜厚6 0 0 nm程 度之氧化矽膜2 2後，以C Μ P法平坦化氧化矽膜2 2之 表面。 接著，如圖3 7所示般地，以與上述實施形態相同之 l·— IIIII--I--- 11--— II 訂·------ -線 (請先聞讀背面之注^^項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -27- 4 19 813 Α7 Β7 經濟部智慧財產局員工消費合作社印絮 五、發明說明鈐） 方法蝕刻記憶體單元選擇用Μ I S F E T Q s之源極、汲 極（η型半導體領域1 1 )之上部之氧化矽膜2 2後，藉 由鈾刻其下部之氮化矽膜6 3、6 1，在源極、汲極（η '型半導體領域1 1 )之其中一方之上部形成接觸孔6 4， 在另外一方之上部形成接觸孔6 5。 上述氧化矽膜2 2之蝕刻爲了防止氧化矽膜2 2之下 層之氮化矽膜6 3、6 1被去除，使用對於氮化矽膜 6 3. 6 1爲高的選擇比以蝕刻氧化矽膜2 2之氣體以進 行之。又，氮化矽膜63、 61之蝕刻爲了使半導體基板 1之削除量爲最小，使用對於矽或氧化矽膜爲高的選擇比 蝕刻氮化矽膜6 3、6 1之條件進行之。又’此蝕刻使之 在閘極電極8 A (字元線W L )之側壁殘留氮化矽膜6 3 。藉由如此，接觸孔6 4、6 5對於閘極電極8 A (字元 線WL)自行對準地被形成。 接著，如圖3 8所示般地’以與上述實施形態相同之 方法，在接觸孔64、 65之內部形成由多結晶矽膜形成 之插塞6 6，在氧化矽膜2 2之上部以CVD法堆積膜厚 2 0 0 nm程度之氧化矽膜2 7，藉由使半導體基板1在 惰性氣體中熱處理，使記憶體單元選擇用 MISFETQs之η型半導體領域11 (源極、汲極） 低電阻化。 接著，如圖3 9所示般地，藉由以光阻膜爲光罩’蝕 刻氧化矽膜2 7，在接觸孔6 4之上部形成通孔3 0 °接 著’以光阻膜爲光罩蝕刻氧化矽膜2 7以及氧化矽膜2 2 Γί--- — — I —----- ^ --------I I--111^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（2W x 297公爱） -28- 419813
型半導體領域 ’在橫跨驅動用 五、發明說明奸） 後’藉由鈾刻氮化砂膜6 3、6丨’在字元線w l之配線 拉出領域之上部形成接觸孔3 1 ，在n通道型 MI SFETQn之閘極電極8Β以及 之上部形成接觸孔 Μ I S F E T Q ci之閘極電極8 C以及負荷用 Μ I S F E T Q p之p 1型半導體領域1 7之領域形成接觸 孔3 4。 上述氧化矽膜2 7以及氧化矽膜2 2之蝕刻爲了防止 下層之氮化矽膜6 3、6 1被去除之故，使用對於氮化矽 膜63、 61爲高的選擇比蝕刻氧化矽膜27、 22之氣 體以進行之。又，氮化矽膜6 3、6 1之蝕刻爲了使被埋 入元件分離溝2之氧化矽膜6或半導體基板1之削除量爲 最小，使用對於矽或氧化矽膜爲高的選擇比蝕刻氮化矽膜 6 3、6 1之氣體以進行之。藉由如此，接觸孔3 3對於 元件分離溝2自行對準地被形成之。之後之工程幾乎與上 述實施形態1相同。 如此，本實施形態之製造方法共用：在D R A Μ形成 領域使接觸孔6 4、6 5對於閘極電極8 A (字元線W L )自行對準地形成（閘極一 S A C )用之氮化矽膜6 1、 6 3，及於邏輯L S I形成領域使接觸孔3 3對於元件分 離溝2自行對準地形成（L — S A C )用之氮化砍膜6 1 、6 3。藉由如此，在構成邏輯L S I之η通道型 Μ I S F E TQn之閘極電極8 Β之上部與11 ι型半導體領 域1 6之上部幾乎存在相同膜厚之氮化矽膜6 1、6 3 ’ 1— I LI— 111! --------^-111111 —^ <請先閱讀背面之注意事項再填寫本頁) 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X四7公釐） -29- Λ 1 9 81 3 ' Α7 經濟部智慧財產局員工消費合作社印製 Β7_____五、發明說明θ ) 可以同時形成閘極電極8 Β之上部之接觸孔3 2與η *型半 導體領域1 6之上部之接觸孔3 3。 又，在構成SRAM之記憶體單元之驅動用 Μ I S F E TQ d之閘極電極8 C之上部也存在氮化矽膜 61、 63之故，在形成上述接觸孔32、 33之際，在 橫跨驅動用Μ I S F E T Q d之閘極電極8 C以及負荷用 MI SFETQp之p1型半導體領域1 7之領域可以同時 形成接觸孔3 4。 又，本實施形態之製造方法在構成邏輯L S I之η通 道型MISFETQn之閘極電極8Β之上部與側壁存在 比較厚之氮化矽膜61、 63之故，接觸孔33不單對於 元件分離溝2，也對於閘極電極8 B自行對準地被形成。 (實施形態3 ) 利用圖4 0〜圖4 7 (半導體基板之剖面圖）依據工 程順序說明依據本實施形態之系統L S I之製造方法。又 ，這些圖中，左側之領域爲D R A Μ形成領域之一部份（ 只顯示記憶體單元）、中央之領域爲邏輯L s 1形成領域 之一部份（只顯示η通道型Μ I S F E T )、右側之領域 爲S R A Μ形成領域之一部份（只顯示驅動用 MISFET以及負荷用MISFET之各一部份）。首 先，如圖4 0所示般地，以與上述實施形態1、2相同之 方法在半導體基板1之主面形成元件分離溝2、 Ρ型井3 以及η型井4，接著，在Ρ型井3以及η型井4之活性領 hllLlllllm — ! I I I HI —— — — — — 11^ · (請先閱讀背面之注$項再填寫本頁) 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） -30- 4 19 813 ^ a? Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明鉍） 域之表面形成閘極氧化膜5後’在閘極氧化膜5之上部以 C V D法堆積摻雜η型不純物（例如砷）之多結晶矽膜7 後，又，使η通道型MISFET與ρ通道型 'Μ I S F Ε Τ爲雙閘極構造之情形，堆積不包含不純物之 多結晶矽膜7後，在η通道型Μ I S F Ε Τ形成領域之多 結晶砂膜7撥雜η型不純物（例如砷），在ρ通道型 Μ I S F Ε Τ形成領域之多結晶矽膜7摻雜D型不純物（ 例如硼）。 接著，如圖4 1所示般地，藉由以光阻膜7 0爲光罩 之蝕刻以圖案化多結晶矽膜7，形成邏輯L S I之η通道 型MISFETQn之閘極電極7Β、 SRAM之驅動用 MISFETQd之閘極電極7C以及負荷用 MI SFETQp之閘極電極7D。此時，DRAM形成 領域之多結晶矽膜7不形成圖案，以光阻膜7 0覆蓋之。 接著，如圖4 2所示般地，藉由在ρ型井3離子植入 η型不純物（例如磷），在η通道型MISFETQn之 閘極電極7 B之兩側之ρ型井3形成η 型半導體領域1 2 ，藉由在η型井4離子植入ρ型不純物（例如硼），在負 荷用MI SFETQp閘極電極7D之兩側之η型井4形 成ρ _型半導體領域1 3。 接著，以各向異性蝕刻加工在半導體基板1上以 CVD法堆積之氮化矽膜，在閘極電極7 Β〜7 D之側壁 形成由氮化矽膜形成之側壁間隔1 5後1藉由在邏輯 L S I形成領域之ρ型井3離子植入η型不純物（例如磷 (請先la讀背面之注i項再填寫本頁) r I . ί I n u II .一-aJ· ϋ n n
I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -31 - 41 9 813 A7 B7 經濟部智慧財產局員工消費合作杜印製 五、發明說明灼） .)，在η通道型MISFETQn之閘極電極7B之兩側 之P型井3形成η ’型半導體領域1 6。又，藉由在 S RAM形成領域之η型井4離子植入Ρ型不純物（例如 ‘硼），在負荷用MISFETQp之閘極電極7D之兩側 之η型井4形成P +型半導體領域1 7。 接著，如圖4 3所示般地’以氟酸系之蝕刻液薄薄的 蝕刻半導體基板1之表面，使η通道型Μ I S F ETQn 之源極、汲極（n+型半導體領域1 6 )以及負荷用 MI SFETQp之源極、汲極（P'型半導體領域17) 露出後，在半導體基板1上以濺鍍法堆積鈷膜2 0 a。 接著，如圖4 4所示般地’熱處理半導體基板1。藉 由如此，在η通道型MISFETQn之源極、汲極（η1 型半導體領域16)以及負荷用MISFETQp之源極 、汲極（P 1型半導體領域1 7 )之表面形成鈷金屬矽化物 層2 0。又，在此之同時，在構成邏輯L S I之η通道型 MISFETQn之閘極電極7Β、 SRAM之驅動用 Μ I S F ETQ d之閘極電極7 C以及負荷用 MISFETQp之閘極電極7D之多結晶矽膜（7)之 各表面與殘留在D R A Μ形成領域之多結晶矽膜7之表面 形成鈷金屬矽化物層2 0。藉由至目前爲止之工程’略完 成具有由多結晶矽膜7與鈷金屬矽化物層2 0形成之多晶 矽化金屬構造之閘極電極7 Β之η通道型 Μ I S F E T Q η，以及具有由多結晶矽膜與鈷金屬矽化 物層2 0形成之多晶矽化金屬構造之閘極電極7 D之負荷 (請先閱讀背面之注意事項再填寫本頁) •-裝 ----訂----- 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐） 32 - 4 19 813 Α7 _ Β7 經濟部智慧財產局員工消費合作杜印製 五、發明說明¢0 ) 用 MI SFETQP。 接著，如圖4 5所示般地’在半導體基板1上以 CVD法堆積氮化矽膜6 1後，首先，以光阻膜爲光罩之 .蝕刻圖案化氮化矽膜6 1，接著，去除上述光阻膜後，藉 由以氮化矽膜6 1爲光罩之蝕刻圖案化D R A Μ形成領域 之姑金屬砂化物層2 0以及多結晶砂膜7，形成記憶體單 元選擇用MI SFETQs之閘極電極7Α (字元線WL )。 接著，藉由在DRAM形成領域之P型井3離子植入 η型不純物（例如磷），形成構成記憶體單元選擇用 MI SFETQs之源極、汲極之η型半導體領域1 1。 藉由至目前爲止之工程，略完成具有由多結晶矽膜7與鈷 金屬矽化物層2 0形成之多晶矽化金屬構造之閘極電極 7Α之DRAM之記憶體單元選擇用MI SFETQs。 接著，如圖4 6所示般地，在半導體基板1上以 CVD法堆積氮化矽膜6 3，接著，在氮化矽膜6 3之上 部以C V D法堆積氧化矽膜2 2後，以C Μ P法平坦化氧 化矽膜2 2之表面。 接著，如圖4 7所示般地，以與上述實施形態2相同 之方法，在記憶體單元選擇用MISFETQs之源極、 汲極（η型半導體領域1 1 )之上部形成接觸孔6 4、 6 5，接著，在其內部形成由多結晶矽膜2 7形成之插塞 6 6後，以光阻膜爲光罩，蝕刻氧化矽膜2 7以及氧化矽 膜22，再者，藉由蝕刻氮化矽膜63、61，在字元線 (請先聞讀背面之注意事項再填寫本頁) -1 ------I I 訂 _ I I I I I !沒 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -33- A7 經濟部智慧財產局員工消費合作社印製 B7_五、發明說明Ο1 ) W L之配線拉出領域之上部形成接觸孔3 1 ，在η通道型 Μ I S F E TQ η之閘極電極8 Β以及η1型半導體領域 1 6之上部形成接觸孔3 2、3 3，在橫跨驅動用 • MISFETQd之閘極電極8C以及負荷用 MI SFETQpSp1型半導體領域1 7之領域形成接觸 孔3 4。之後之工程幾乎與上述實施形態2相同。 依據本實施形態，可以獲得與上述實施形態2相同之 效果外，同時進行多晶矽化金屬構造之閘極電極7 A〜 7D之形成，與源極、汲極（n+型半導體領域16、pi 型半導體領域1 7 )之表面之金屬矽化物之故，可以簡略 化製程。 以上，雖然依據發明之實施形態具體說明由本發明者 完成之發明，但是本發明並不限定於上述實施形態 > 在不 脫離其要旨之範圍內1不用說可以有種種變更之可能。 本專利申請案所公開之發明之中，如簡單說明由代表 性者所獲得之效果，如下： 依據本發明，在混載DRAM與邏輯L S I之半導體 積體電路裝置之製造上，可以使DRAM之閘極一 SAC 技術與邏輯L S I之L 一 S A C技術並存之故，可以良率 很高地製造混載大容量之D R A Μ與高性能之邏輯L S I 之系統L S I 。 〔圖面之簡單說明〕 圖1係構成本發明之實施形態1之系統L S I之--部 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適ffl中國國家標準（CNS)A4規格（210 X 297公釐） -34- 4 19 813 Α7 ____ Β7 經濟部智慧財產局員工消費合作社印黎 五、發明說明辟） 份之DRAM的等價電路圖。 圖2係構成本發明之實施形態1之系統LS I之一部 份之S R A Μ的等價電路圖。 ' 圖3係顯示本發明之實施形態1之系統L S I之製造 方法之半導體基板之重要部份剖面圖。 圖4係顯示本發明之實施形態1之系統L S I之製造 方法之半導體基板之重要部份剖面圖。 圖5係顯示本發明之實施形態1之系統L S I之製造 方法之半導體基板之重要部份剖面圖。 圖6係顯示本發明之實施形態1之系統L S I之製造 方法之半導體基板之重要部份剖面圖。 圖7係顯示本發明之實施形態1之系統L S I之製造 方法之半導體基板之重要部份剖面圖。 圖8係顯示本發明之實施形態1之系統L S I之製造 方法之半導體基板之重要部份剖面圖。 圓9係顯示本發明之實施形態1之系統L S I之製造 方法之半導體基板之重要部份剖面圖。 圖1 0係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖1 1係顯示本發明之實施形態1之系統LS I之製 造方法之半導體基板之重要部份剖面圖。 圖1 2係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖1 3係顯示本發明之實施形態1之系統L S I之製 (請先間讀背面之注意事項再填寫本頁) 尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -35- 41 981 3 < Α7 ____Β7 經濟部智慧財產局員工消費合作杜印製 五、發明說明鈐） 造方法之半導體基板之重要部份剖面圖。 圖1 4係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 ' 圖1 5係顯示本發明之實施形態1之系統LS I之製 造方法之半導體基板之重要部份剖面圖。 圖1 6係顯示本發明之實施形態]之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖1 7係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖1 8係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖1 9係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖2 0係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖2 1係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖2 2係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖2 3係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖2 4係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圓β 圖2 5係顯示本發明之實施形態1之系統L S I之製 (請先閲讀背面之注意事項再填寫本頁> 48^ —— — — — — — 訂—------線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -36- 4 19 813 A7 B7 經濟部智慧財產局員工消費合作社印髮 五、發明說明0 ) 造方法之半導體基板之重要部份剖面圖。 圖26係顯示本發明之實施形態1之系統LS I之製 造方法之半導體基板之重要部份剖面圖。 • 圖2 7係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖2 8係顯示本發明之實施形態1之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖2 9係顯示本發明之實施形態2之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖3 0係顯示本發明之實施形態2之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖3 1係顯示本發明之實施形態2之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖3 2係顯示本發明之實施形態2之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖3 3係顯示本發明之實施形態2之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖3 4係顯示本發明之實施形態2之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖3 5係顯示本發明之實施形態2之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖3 6係顯示本發明之實施形態2之系統LS I之製 造方法之半導體基板之重要部份剖面圖。 圖3 7係顯示本發明之實施形態2之系統L S I之製 (請先閱讀背面之注意事項再填寫本頁) Ϊ紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -37- 4 19 813，· A7 __B7 經濟部智慧財產局員工消費合作社印製 五、發明說明饵） 造方法之半導體基板之重要部份剖面圖。 圖3 8係顯示本發明之實施形態2之系統L s丨之製 造方法之半導體基板之重要部份剖面圖。 . 圖3 9係顯示本發明之實施形態2之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖4 0係顯示本發明之實施形態3之系統l s I之製 造方法之半導體基板之重要部份剖面圖。 圖4 1係顯示本發明之實施形態3之系統l S I之製 造方法之半導體基板之重要部份剖面圖。 圖4 2係顯示本發明之實施形態3之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖4 3係顯示本發明之實施形態3之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖4 4係顯示本發明之實施形態3之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖4 5係顯示本發明之實施形態3之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 圖4 6係顯示本發明之實施形態3之系統L_ S I之製 造方法之半導體基板之重要部份剖面圖。 圖4 7係顯示本發明之實施形態3之系統L S I之製 造方法之半導體基板之重要部份剖面圖。 主要元件對照表 1 半導體基板 (請先閱讀背面之注意事項再填寫本頁) - I I I ---—訂 I I I I! 本紙張尺度適用中國國家標準（CNS)M規格（210 X 297公釐） -38- 419 813 A7 五、發明說明饵） 2 元 件 分 離 溝 3 P 型 井 4 η 型 井 5 閘 極 氧 化 膜 6 氧 化 矽 膜 8 閘 極 電 極 用 導 電 膜 9 氮 化 矽 膜 1 0 光 阻 膜 1 1 η 型 半 導 體 領 域 12 η _型半導體領域 13 ρ _型半導體領域 15 側壁間隔 16 η 1型半導體領域 17 ρ μ型半導體領域 24,25 接觸孔 (請先閱讀背面之注意事項再填寫本頁) · I! I — — I 訂 I--I !-線 經濟部智慧財產局員工消費合作杜印製 2 6 插塞 4 6 凹溝 4 7 下部電極 4 8 旋塗式玻璃膜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -39-

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 4 19 813 ' Β8____g__ 六、申請專利範圍 1 . 一種半導體積體電路裝置之製造方法，其特徵爲 包含·· （a)於半導體基板之主面之第1領域形成覆蓋由 第1導體層形成之複數的第1閘極電極與上述第1閘極電 極之第1絕緣層，在上述半導體基板之主面之第2領域形 成由上述第1導體層形成之複數的第2閘極電極，在上述 半導體基板之主面之第3領域形成複數的半導體領域之工 程、（b)在上述半導體基板之主面上形成第2絕緣層， 在上述第2絕緣層之上部形成第3絕緣層之工程、（c) 藉由在覆蓋被形成於上述第1領域之上述複數的第1閘極 電極之間之第1空間領域之上述第3絕緣層以及上述第2 絕緣層形成第1開孔，露出上述第1空間領域之上述半導 體基板之表面之工程、以及（d )藉由在覆蓋被形成於上 述第2領域之上述複數的第2閘極電極之上述第3絕緣層 以及上述第2絕緣層形成第2開孔，露出上述第2閘極電 極之表面，藉由在覆蓋被形成於上述第3領域之上述複數 的半導體領域之上述第3絕緣層以及上述第2絕緣層形成 第3開孔，露出上述半導體領域之表面之工程， 於上述工程（a )中，不於上述複數的第2閘極電極 之上部形成上述第1絕緣膜’於上述工程（c )中，使上 述第1開孔對於上述第1閘極電極自行對準地形成之。 2 .如申請專利範圍第1項所述之半導體積體電路裝 置之製造方法，其中上述第1絕緣層以及上述第2絕緣層 係氮化矽系之絕緣膜’上述第3絕緣膜係氧化矽系之絕緣 膜。 (請先閲讀背面之注意事項再填寫本頁) i · I I 訂-! - --- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 19813 4 i _______ D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 3 .如申請專利範圍第1項所述之半導體積體電路裝 置之製造方法’其中形成上述第1開孔之工程係包含：以 對於上述第2絕緣層，上述第3絕緣層之蝕刻率變大之條 件’蝕刻上述第3絕緣層後’以各向異性蝕刻上述第2絕 緣層，在上述第1閘極電極之側壁形成第1側壁間隔之工 程。 4 .如申請專利範圍第1項所述之半導體積體電路裝 置之製造方法，其中更包含在上述第1開孔之內部形成第 2導體層之工程。 5 _如申請專利範圍第4項所述之半導體積體電路裝 置之製造方法，其中在上述第1開孔之內部形成上述第2 導體層之工程係包含：在包含上述第1開孔之內不知上述 第3絕緣層之上部形成上述第2導體層之工程，及選擇性 地去除上述第3絕緣層之上部之上述第2導體層，只在上 述第1開孔之內部殘留之工程。 6 .如申請專利範圍第1項所述之半導體積體電路裝 置之製造方法，其中更包含在上述第2開孔以及上述第3 開孔之內部形成第3導體層之工程。 經濟部智慧財產局員工消費合作社印製 7.如申請專利範圍第6項所述之半導體積體電路裝 置之製造方法，其中形成上述第2導體層以及上述第3導 體層之工程係包含：在包含上述第2開孔以及上述第3開 孔之內部之上述第3絕緣層之上部形成上述第3導體層之 工程，及選擇性地去除上述第3絕緣層之上部之上述第3 導體層，只在上述第2開孔以及上述第3開孔之內部殘留 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4彳9 8彳3 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 之工程。 8 ·如甲請專利範圍第1項所述之半導體積體電路裝 置之製造方法’其中上述工程（d )中，使上述第2開孔 對於上述第2閘極電極自行對準地形成。 9 .如申請專利範圍第8項所述之半導體積體電路裝 置之製造方法’其中形成h述第2開孔之工程係包含：以 對於上述第2絕緣層》上述第3絕緣層之蝕刻率變大之條 件，蝕刻上述第3絕緣層後，藉由以各向異性蝕刻上述第 2絕緣層’在上述第2閘極電極之側壁形成第2側壁間隔 之工程。 1 0 .如申請專利範圍第1項所述之半導體積體電路 裝置之製造方法，其中先於上述工程（a)，具有於上述 第3領域包圍上述半導體領域地選擇性地形成元件分離用 絕緣膜。 1 1 ·如申請專利範圍第1 0項所述之半導體積體電 路裝置之製造方法，其中形成上述元件分離用絕緣膜之工 程係包含：在上述半導體基板之主面形成溝後，在包含上 述溝之內部之上述半導體基板之表面形成上述元件分離用 絕緣膜之工程，及選擇性地去除上述半導體基板之表面之 上述元件分離用絕緣膜，只在上述溝之內部殘留之工程。 1 2 .如申請專利範圍第1項所述之半導體積體電路 裝置之製造方法，其中形成上述第3絕緣層之工程係包含 :在上述第2絕緣層之上部堆積上述第3絕緣層後，以化 學的么及機械的硏磨上述第3絕緣層之表面之工程。 (請先閱讀背面之注意事項再填寫本頁) -裝！ — — II 訂---------i 气· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 A8 19 813、' §六、申請專利範圍 1 3 .如申請專利範圍第1項所述之半導體積體電路 裝置之製造方法，其中更包含在上述第3領域之上述半導 體領域之表面形成金屬矽化物層之工程。 1 4 .如申請專利範圍第1項所述之半導體積體電路 裝置之製造方法，其中包含：先於上述工程（a )在上述 半導體基板之主面形成第1導體層以及第]絕緣層。 1 5 . —種半導體積體電路裝置之製造方法，其係具 有：串連連接第1MI SFET與電容元件之記憶體單元 被行列狀地配置之第1記憶體單元領域，及第2 Μ I S F E T被複數形成之第2電路領域之半導體積體電 路裝置之製造方法，係包含： (a )在半導體基板之主面上形成第1導體層後，藉 由選擇性地圖案形成上述第2電路領域之上述第1導體層 ，在上述第2電路領域形成上述第2 Μ I S F E T之閘極 電極，在上述第1記憶體單元領域殘留上述第1導體層之 工程， (b )在上述半導體基板之主面上形成第1絕緣層後 ，藉由選擇性地圖案形成上述第1記憶體單元領域之上述 第1絕緣層以及上述第1導體層，在上述第1記憶體單元 領域形成以上述第1絕緣層被覆蓋之上述第1 Μ I S F E T之閘極電極，在上述第2電路領域殘留上述 第1絕緣層之工程， (c )在上述半導體基板之主面上形成第2絕緣層後 ，於上述第2絕緣層之上部形成第3絕緣層之工程’ (請先閱讀背面之注意事項再填寫本頁) I -------"訂---------'\ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -43- 419813 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) C d )藉由在覆蓋上述第1M I S F ET之閘極電極 之間之空間領域之上述第3絕緣層以及上述第2絕緣層對 於上述第1 Μ I S F E T之閘極電極自行對準地形成第1 開孔’露出上述第1ΜΙSFET之源極或汲極之表面之 工程， (e )藉由在覆蓋t述第2 Μ I S F Ε Τ之閘極電極 之上部之上述第3絕緣層以及上述第2絕緣層形成第2開 孔’露出上述第2ΜΙSFET之閘極電極之表面，藉由 在覆蓋上述第2Μ I S F Ε Τ之源極或汲極之上部之上述 第3絕緣層以及上述第2絕緣層形成第3開孔，露出上述 第2Μ I S F Ε Τ之源極或汲極之表面之工程。 1 6 ·如申請專利範圍第1 5項所述之半導體積體電 路裝置之製造方法，其中先於上述工程（a)，包圍上述 第2電路領域之上述第2 Μ I S F Ε T地，選擇性地形成 元件分離用絕緣膜。 經濟部智慧財產局員工消費合作社印製 1 7 .如申請專利範圍第1 5項所述之半導體積體電 路裝置之製造方法，其中上述第1絕緣層以及上述第2絕 緣層係氮化矽系之絕緣膜，上述第3絕緣膜係氧化矽系之 絕緣膜。 1 8 .如申請專利範圍第1 5項所述之半導體積體電 路裝置之製造方法1其中形成上述第1開孔之工程係包含 :以對於上述第2絕緣層，上述第3絕緣層之蝕刻率變大 之條件，蝕刻上述第3絕緣層後，以各向異性蝕刻上述第 2絕緣層’在上述第1 Μ I S F Ε 丁之閘極電極之側壁形 -44 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 3 ^----I 8 9 T_I 4 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 成側壁間隔之工程。 1 9 .如申請專利範圍第1 5項所述之半導體積體電 路裝置之製造方法，其中形成上述第3絕緣層之工程係包 含：在上述第2絕緣層之上部堆積上述第3絕緣層後’以 化學的以及機械的硏磨上述第3絕緣層之表面之工程。 2 0 如申請專利範圍第1 5項所述之半導體積體電 路裝置之製造方法，其中更包含在上述第1開孔之內部形 成第2導體層之工程。 2 1 .如申請專利範圍第2 0項所述之半導體積體電 路裝置之製造方法，其中在上述第1開孔之內部形成上述 第2導體層之工程係包含：在上述第1開孔之內部形成上 述第2導體層之工程係包含：在包含上述第1開孔之內不 知上述第3絕緣層之上部形成上述第2導體層之工程，及 選擇性地去除上述第3絕緣層之上部之上述第2導體層’ 只在上述第1開孔之內部殘留之工程。 2 2 .如申請專利範圍第2 0項所述之半導體積體電 路裝置之製造方法，其中更包含：在上述第3絕緣層之上 部形成透過上述第2導體層，與上述第1M I S F ET之 源極或汲極電氣地連接之電容元件之工程。 2 3 .如申請專利範圍第2 2項所述之半導體積體電 路裝置之製造方法，其中形成上述電容元件之工程更包含 :在上述第3絕緣層之上部形成與上述第2導體層電氣地 連接之第1電極之工程，及在上述第1電極之上部形成上 述電容元件之電介質膜之工程，在上述電介質膜之上部形 (請先閲讀背面之注意事項再填寫本頁) — J. . - - - I - - I-^rej* - I I I I ϋ I I 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -45- J 3 1t 8 9 At— 4 im 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 成第2電極之工程。 2 4 .如申請專利範圍第1 5項所述之半導體積體電 路裝置之製造方法，其中更包含在上述第2開孔以及上述 第3開孔之內部形成第3導體層之工程。 2 5 .如申請專利範圍第2 4項所述之半導體積體電 路裝置之製造方法，其中形成上述第3導體層之工程係包 含：在包含上述第2開孔以及上述第3開孔之內部之上述 第3絕緣層之上部形成上述第3導體層之工程，及選擇性 地去除上述第3絕緣層之上部之上述第3導體層，只在上 述第2開孔以及上述第3開孔之內部殘留之工程。 2 6 .如申請專利範圍第1 5項所述之半導體積體電 路裝置之製造方法，其中更包含在上述第2MISFET 之源極或汲極之表面形成金屬矽化物層之工程。 2 7 .如申請專利範圍第1 5項所述之半導體積體電 路裝置之製造方法，其中上述複數的第2MISFET係 由：η通道型MI SFET以及p通道型MI SFE 丁形 成。 2 8 .如申請專利範圍第1 5項所述之半導體積體電 路裝置之製造方法，其中更包含：在上述第3絕緣層之上 部形成第3導體層後，藉由圖案化上述第3導體層，通過 上述第1開孔，形成與上述第1 Μ I S F Ε Τ之源極或汲 極電氣地連接之位元線，通過上述第2開孔形成與上述第 2 Μ I S F Ε Τ之閘極電極電氣地連接之第1配線，通過 上述第3開孔形成與上述第2 Μ I S F Ε Τ之源極或汲極 I i .. I · —--1111 訂11111 — I _·^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -46- 8 9 1— 4 3 A8B8C8D8 經濟部智慧財產局員工消費合作杜印製 六、申請專利範圍 電氣地連接之第2配線之工程。 2 9 . —種半導體積體電路裝置之製造方法，其係一 種具有··串連連接第1 Μ I S F E T與電容元件之記憶體 單元被行列狀地配置之第1記憶體單元領域，及第2 Μ I S F ΕΤ被複數形成之第2電路領域之半導體積體電 路裝置之製造方法，其特徵爲包含； (a )在半導體基板之主面上形成第1導體層後，藉 由圖案形成上述第1導體層，在上述第2電路領域形成上 述第2MISFET之閘極電極，在上述第1記憶體單元 領域殘留上述第1導體層之工程， (b )在上述第2M I S F E T之閘極電極之側壁形 成側壁間隔之工程， 〔c )在上述第2 Μ I S F E T之閘極電極之兩側之 上述半導體基板形成構成上述第2Μ I S F Ε Τ之源極、 汲極之半導體領域之工程， (d )在上述半導體基板之主面上形成高熔點金屬層 後，藉由熱處理上述半導體基板，在上述第2 Μ I S F Ε T之閘極電極以及源極、汲極之表面與殘留在 上述第1記憶體單元領域之上述第1導體層之表面形成金 屬矽化物層之工程， (e )在上述半導體基板之主面上形成第1絕緣層後 ，藉由選擇性圖案形成上述第1記憶體單元領域之上述第 1絕緣層以及上述第1導體層，在上述第1記億體單元領 域形成以上述第1絕緣層被覆蓋之上述第SFET 閱 讀 背 % 之 項， 再 填 1I裝 頁I I 訂 J I I Μ 本紙張尺度適用t國國家標準（CNS)A4規袼（210 X 297公釐） -47-
    六、申請專利範圍 之閘極電極，在上述第2電路領域殘留上述第1絕緣層之 工程， C f )在上述半導體基板之上面上形成第2絕緣層後 ’在上述第2絕緣層之上部形成第3絕緣層之工程， (g) 藉由在覆蓋上述第1MISFET之閘極電極 之間之空間領域之上述第3絕緣層以及上述第2絕緣層對 於上述第1 Μ I S F E T之閘極電極自行對準地形成第1 開孔露出上述第1 Μ I S F Ε 丁之源極或汲極之表面之 工程， (h) 藉由在覆蓋上述第2ΜΙSFET之閘極電極 之上部之上述第3絕緣層以及上述第2絕緣層形成第2開 孔’露出上述第2ΜΙSFET之閘極電極之表面，藉由 在覆蓋上述第2Μ I S F Ε Τ之源極或汲極之上部之上述 第3絕緣層以及上述第2絕緣層形成第3開孔，露出上述 第2Μ I S F Ε Τ之源極或汲極之表面之工程。 3 0 .如申請專利範圍第2 9項所述之半導體積體電 路裝置之製造方法，其中先於上述工程（a)，包圍上述 第2電路領域之上述第2 Μ I S F Ε T地'，選擇性地形成 元件分離用絕緣膜《 3 1 ·如申請專利範圍第2 9項所述之半導體積體電 路裝置之製造方法，其中上述第1絕緣層以及上述第2絕 緣層係氮化矽系之絕緣膜，上述第3絕緣膜係氧化矽系之 絕緣膜。 3 2 .如申請專利範圍第2 9項所述之半導體積體電 (請先閱讀背面之注意事項再填寫本頁) -裝 - ---!| 訂----11 I --- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -48- A8 4U813 4 § 六、申請專利範圍 (請先Μ讀背面之注意事項再填窝本頁) 路裝置之製造方法’其中形成上述第1開孔之工程係包含 :以對於上述第2絕緣層，上述第3絕緣層之蝕刻率變大 之條件’蝕刻上述第3絕緣層後，以各向異性蝕刻上述第 2絕緣層，在上述第1 Μ I S F E T之閘極電極之側壁形 成側壁間隔之工程。 3 3，如申請專利範圍第2 9項所述之半導體積體電 路裝置之製造方法’其中更包含：在上述第1開孔之內部 形成第2導體層之工程。 3 4 .如申請專利範圍第2 9項所述之半導體積體電 路裝置之製造方法，其中更包含：在上述第3絕緣層之上 部形成透過上述第2導體層與上述第1 Μ I S F Ε Τ之源 極或汲極電氣地連接之電容元件之工程。 經濟部智慧財產局員工消費合作社印數 3 5 .如申請專利範圍第2 9項所述之半導體積體電 路裝置之製造方法，其中更包含：在上述第3絕緣層之上 部形成第3導體層後，藉由圖案化上述第3導體層，通過 上述第1開孔，形成與上述第1 Μ I S F Ε Τ之源極或汲 極電氣地連接之位元線，通過上述第2開孔形成與上述第 2 Μ I S F Ε Τ之閘極電極電氣地連接之第1配線，通過 上述第3開孔形成與上述第2Μ I S F Ε Τ之源極或汲極 電氣地連接之第2配線之工程。 3 6 .如申請專利範圍第2 9項所述之半導體積體電 路裝置之製造方法，其中上述高熔點金屬層係由鈷或鈦形 成者。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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