JP2003243534A - 半導体装置 - Google Patents

半導体装置

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pentoxide
niobium
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Abstract

(57)【要約】 【課題】本発明は、半導体容量記憶装置の、特に五酸化
ニオブを用いたキャパシタの構造とその形成方法に関す
る。五酸化ニオブは、結晶化温度が６００℃以下と低い
ため、熱処理による下部電極およびバリアメタルの酸化
を抑制できる。しかし、低温の熱処理では、ＣＶＤ原料
から膜中に混入する炭素を酸化除去しにくいため、リー
ク電流が増大してしまうという課題があった。 【解決手段】キャパシタの絶縁体膜として、五酸化ニオ
ブ膜と五酸化タンタル膜の積層膜もしくは五酸化ニオブ
膜の積層膜を用いる。 【効果】五酸化ニオブ膜を用いることにより、高誘電率
化と結晶化温度の低温化を実現することができる。ま
た、誘電体膜の多段階形成により、リーク電流を低減す
ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にキャパシタを有する半導体装
置、例えばＤＲＡＭ（Ｄｉｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、及びその製造方法に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化等のために、キャ
パシタ誘電体膜材料としてこれまで使用されてきたシリ
コン酸化膜（比誘電率：約４）やシリコン窒化膜（比誘
電率：約７）の代わりに、比誘電率が数十と大きい五酸
化タンタル膜を採用することが知られている（例えば、
特開平８−１３９２８８）。
【０００３】その五酸化タンタル誘電体膜を有するキャ
パシタを製造する方法として、キャパシタ下部電極上に
五酸化タンタル膜を形成後、熱処理を行ってその膜を結
晶化し、その上にキャパシタ上部電極を形成する方法が
ある。五酸化タンタル膜を熱処理する理由は、結晶化さ
れると誘電率が大きくなる五酸化タンタルの特性を利用
し、静電容量の大きなキャパシタを得るためである。し
かし、この製造方法において、五酸化タンタル膜を十分
に結晶化させるためには、７５０℃以上の高温での熱処
理が必要となってしまうことが知られている（例えば、
特開２０００−１２７９６）。以下、誘電体膜を結晶化
するために行う熱処理の温度を結晶化熱処理温度とい
う。
【０００４】
【発明が解決しようとする課題】結晶化に比較的高温で
ある７５０℃以上での熱処理が必要とされることによる
問題点を説明する前に、キャパシタの構造について説明
しておく。
【０００５】五酸化タンタル膜を誘電体に用いるキャパ
シタは、多結晶シリコン膜を下部電極に用いるＭＩＳ
（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）構造と、金属膜を下部電極に用いるＭＩＭ
（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造
に大別される。ＭＩＳ構造とＭＩＭ構造の違いとして、
下部電極材料が異なる点に加え、ＭＩＭ構造においては
バリアメタルが必要となる点があげられる。バリアメタ
ルは、下部電極と下部電極に接続されるプラグの間に形
成され、下部電極とプラグの反応を防ぐために必要なも
のである。プラグと下部電極が反応してしまうと、電気
的導通に悪影響を与えてしまう。バリアメタルの例とし
て、多結晶シリコンからなるプラグとルテニウムからな
る下部電極との間に形成される窒化チタンがあげられ
る。
【０００６】ここから、五酸化タンタル絶縁膜を形成す
るプロセス上において、結晶化に比較的高温である７５
０℃以上での熱処理が必要とされることの問題点につい
て説明する。ＭＩＳ構造においては、この熱処理によっ
て下部電極のシリコンが酸化され、キャパシタ容量が低
下してしまう。その理由は、シリコンはタンタルよりも
熱力学的に酸化されやすいため、五酸化タンタルの結晶
化熱処理中にシリコンが五酸化タンタル膜を還元する結
果、比誘電率の小さいシリコン酸化膜が形成されてしま
うからである。このキャパシタ容量低下の問題は、シリ
コンの酸化防止のために、下部電極界面にシリコン窒化
膜を形成した場合においても発生する。なぜなら、同様
の理由により、シリコン窒化膜が酸化してしまい、キャ
パシタ容量の低下を招くからである。また、ＭＩＭ構造
においては、金属電極自身に酸化の問題がないとして
も、電極中を拡散した酸素によって、バリアメタルが酸
化される結果、電気的導通が損なわれてしまう。その理
由は、例えば下部電極がルテニウムである場合、ルテニ
ウムは酸素透過性が良く、五酸化タンタル膜の形成過程
で下部電極中に酸素が溶存してしまうため、後の誘電体
膜の結晶化熱処理中に、この溶存酸素によってバリアメ
タルが酸化されてしまうからである。
【０００７】これらＭＩＳ構造、ＭＩＭ構造における各
々の問題は、結晶化熱処理時の雰囲気には依存しない。
五酸化タンタル膜を用いたキャパシタの形成に際して、
酸素雰囲気中で熱処理を行うことがあるが、この酸化熱
処理温度を低温化することで、下部電極及びバリアメタ
ルの酸化を抑制できたとしても、結晶化温度を低温化で
きなければ問題点の根本的な解決策にはならない。
【０００８】キャパシタ誘電体膜として五酸化タンタル
を用いる以上、その結晶化温度を７５０℃以下に低温化
することは極めて困難である。なお、酸素雰囲気中で行
う熱処理には、キャパシタ誘電体膜中の酸素欠損を修復
するために酸化雰囲気中で行う熱処理あるいは、ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法等により形成されたキャパシタ誘電体膜中のリー
ク電流の原因となる残留炭素を除去するために酸化雰囲
気中で行う熱処理等がある。
【０００９】そこで我々は、五酸化タンタル絶縁膜を結
晶化するための比較的高い熱処理温度に基づく課題を解
決するため、五酸化タンタルに五酸化ニオブを添加し、
種々の特性の変化を調べた。
【００１０】まず、図１０にＭＩＭ構造における実験結
果を示す。サンプルとしては、Ｐｔ（２００ｎｍ）／Ｔ
ｉ（１０ｎｍ）／ＳｉＯ２（１００ｎｍ）／Ｓｉ構造上
にスパッタリング法で五酸化タンタルと五酸化ニオブの
混合物からなる膜を形成したものを用いた。形成条件
は、１０ｍＴｏｒｒのＮ２／Ｏ２混合ガス(圧力比Ｎ２
／Ｏ２＝１／１)、基板温度は３００℃、膜厚は２０ｎ
ｍである。絶縁膜形成後、窒素気流中５００℃から８０
０℃の範囲で１分間熱処理し、その後、酸素気流中５０
０℃で２分間熱処理した。図１０は、上記の条件で形成
された五酸化タンタルと五酸化ニオブの固溶体の結晶化
温度と、結晶化後の比誘電率を、Ｎｂ比０％，１０％，
５０％，９０％，及び１００％のそれぞれの場合におい
て比較したものである。横軸はＮｂ添加量を示してお
り、縦軸は結晶化温度及び比誘電率を示している。Ｎｂ
比が０％、すなわち五酸化タンタル膜の結晶化温度は約
７５０℃であり、比誘電率は約３０である。Ｎｂの添加
量を増やすと、結晶化温度は低温化し、同時に比誘電率
は増大する。Ｎｂ比が１００％、すなわち五酸化ニオブ
膜の結晶化温度は約５００℃であり、比誘電率は約６０
である。下部電極及びバリアメタルの酸化を問題ない程
度まで抑制することができる７００℃以下とするために
は、Ｎｂを１０％以上添加すればよい。
【００１１】次にＭＩＳ構造における実験結果を図１１
に示す。図１１は、シリコン上に形成された五酸化タン
タルと五酸化ニオブの固溶体の結晶化温度と、結晶化後
の比誘電率を、Ｎｂ比０％，１０％，５０％，９０％，
及び１００％のそれぞれの場合において比較したもので
ある。横軸はＮｂ添加量を示しており、縦軸は結晶化温
度及び比誘電率を示している。Ｎｂ比が０％、すなわち
五酸化タンタル膜の結晶化温度は約７５０℃であり、比
誘電率は約４０である。下部電極の酸化を問題ない程度
まで抑制することができる７００℃以下とするために
は、Ｎｂを６０％以上添加すればよい。Ｎｂの添加量を
増やすと、結晶化温度は低温化し、同時に比誘電率は増
大する傾向は図１０と同様であるが、Ｎｂ比５０％で結
晶化温度が約７５０℃まで上昇している点が図１０と異
なる。
【００１２】一方、図１２は、Ｎｂ比の異なるそれぞれ
の絶縁体膜のリーク電流密度を比較したものである。横
軸は電圧を示しており、縦軸はリーク電流密度を示して
いる。熱処理温度は７００℃である。Ｎｂの添加量を増
やすと、リーク電流密度が増大する。
【００１３】以上のように、五酸化タンタル絶縁膜を誘
電体膜に採用する際の比較的高い熱処理温度を回避する
ために、五酸化ニオブを添加した膜又は純粋な五酸化ニ
オブ膜の適用が有効であるが、図１２からわかるよう
に、五酸化ニオブを添加するとリーク電流密度が増加す
るという課題を見出した。
【００１４】
【課題を解決するための手段】上記の課題を解決するた
めの代表的な手段を以下に説明する。
【００１５】本発明の第１の手段によれば、キャパシタ
の絶縁体膜は、五酸化ニオブ膜と五酸化タンタル膜の積
層膜によって形成される。
【００１６】図１０，１１，１２から明らかなように、
五酸化タンタル膜は、リーク電流は小さいが結晶化温度
は高い。対照的に、五酸化ニオブ膜は、結晶化温度は低
いがリーク電流は大きい。この結果を基に、五酸化タン
タル膜と五酸化ニオブとの積層が有効であると考えた。
具体的には、まず、五酸化ニオブ膜を下部電極上に形成
し、７５０℃より低温の熱処理で結晶化させ、その上に
五酸化タンタル膜を形成して熱処理を行う。そうすれ
ば、五酸化ニオブによる結晶構造の下地の上に五酸化タ
ンタルを積層することになり、五酸化タンタル膜の結晶
化温度は五酸化ニオブ膜の結晶構造の影響を受けて低温
化する。同時に、五酸化タンタル膜が積層膜中に存在す
るために、リーク電流密度も小さく保つことができる。
【００１７】積層膜の効果を検証するために、五酸化タ
ンタル単層膜（Ｔａ２Ｏ５）、五酸化タンタル膜と五酸
化ニオブ膜の積層膜（Ｔａ２Ｏ５／Ｎｂ２Ｏ５）、およ
び五酸化ニオブ単層膜（Ｎｂ２Ｏ５）を形成し、結晶化
温度とリーク電流密度を比較した。五酸化タンタル単層
膜と五酸化ニオブ単層膜は、膜厚は２０ｎｍの単層膜を
形成後、窒素中５００℃〜７５０℃で１分間の熱処理を
し、さらに酸素中５００℃で２分間の熱処理することに
より形成した。五酸化タンタルと五酸化ニオブの積層膜
は、シリコン基板上に膜厚が５ｎｍの五酸化ニオブ膜を
形成後、窒素中５００℃で１分間の熱処理をする工程
と、五酸化ニオブ膜上に膜厚が１５ｎｍの五酸化タンタ
ル膜を形成後、窒素中５００℃〜７５０℃で1分間の熱
処理をし、さらに酸素中５００℃で２分間の熱処理を行
う工程とで形成した。
【００１８】上記のそれぞれの誘電体膜における比誘電
率の熱処理温度依存性を図１３に示す。横軸は熱処理温
度を示しており、縦軸は比誘電率を示している。五酸化
タンタル単層膜は、形成直後は非晶質であり、その比誘
電率は約２０である。７５０℃の熱処理を行うと五酸化
タンタル単層膜は結晶化し、比誘電率は約３０に増大す
る。一方、五酸化ニオブ単層膜は、形成直後は非晶質で
あり、その比誘電率は約３０であるが、少なくとも５０
０℃の熱処理で結晶化し、比誘電率は約６０に増大す
る。本発明で提案する五酸化タンタルと五酸化ニオブの
積層膜は、五酸化タンタル膜の形成直後ですでに結晶化
しており、比誘電率は約５０を示す。これは、既に結晶
化している五酸化ニオブ膜の結晶構造上に五酸化タンタ
ル膜を形成するために、五酸化タンタル膜の結晶化温度
が低温化した結果である。通常、五酸化タンタルが結晶
化されにくい温度での熱処理であっても、五酸化ニオブ
膜上の五酸化タンタル膜は十分結晶化し、比誘電率は五
酸化ニオブ単層膜とほぼ同程度まで増大している。
【００１９】次に、リーク電流密度の比較を図１４に示
す。横軸は電圧を示しており、縦軸はリーク電流密度を
示している。結晶化熱処理温度は、五酸化タンタル単層
膜では７５０℃、五酸化タンタル膜と五酸化ニオブ膜の
積層膜と五酸化ニオブ単層膜では５００℃とした。五酸
化ニオブ膜のリーク電流は五酸化タンタル膜に比べて非
常に大きいが、五酸化タンタル膜と積層することによっ
て、五酸化タンタル単層膜とほぼ同じ特性が得られてい
る。これは、五酸化タンタルと五酸化ニオブの積層膜に
おけるリーク電流は五酸化タンタル膜に支配されている
ことを示す。
【００２０】つまり、五酸化タンタル膜と五酸化ニオブ
膜を積層することにより、それぞれの短所が打ち消され
る結果、五酸化タンタル膜の結晶化温度が五酸化ニオブ
単層膜と同程度の結晶化温度まで低温下し、五酸化ニオ
ブ膜と同程度の高い比誘電率が得られ、同時に、五酸化
タンタル単層膜と同等の低いリーク電流密度を持つキャ
パシタが実現できた。
【００２１】ここでは、五酸化タンタル膜と五酸化ニオ
ブ膜の積層膜を用いた例を示したが、本発明はこれに限
定されるものでは無い。その基本的な概念は、結晶化温
度の低い材料を用いた誘電体膜上に、本来は結晶化温度
が高い材料を用いた誘電体膜を形成することで、上層膜
の結晶化温度を低温化し、下部電極又はバリアメタルの
酸化を防ぎ、下層膜より優れたリーク電流特性を持つ上
層膜により、下部電極と上部電極間のリーク電流を低減
することができるものである。例えば、上層と下層の膜
を共に五酸化タンタルと五酸化ニオブの固溶体により形
成してもよい。この場合、上層膜／下層膜を（Ｔａ
１−ｘＮｂｘ）２Ｏ５／（Ｔａ１−ｙＮｂｙ）２Ｏ５）
と表記した場合、ｘ＜ｙの関係を保つようにすることが
有効である。すなわち、下層膜中の五酸化ニオブ含有率
が上層膜中の五酸化ニオブ含有率より多ければよい。上
記の条件を満たす下層膜は上層膜より低い温度で結晶化
し、上層膜の結晶化温度を低温化させ、下層膜より優れ
たリーク電流特性を有する上層膜によりリーク電流を低
減することができる。ただし、形成された上層膜の五酸
化ニオブ含有率と下層膜の五酸化ニオブ含有率との差が
小さくなるにしたがい、この効果は減少する。
【００２２】次に、本発明の第２の手段によれば、キャ
パシタの絶縁体膜は、五酸化ニオブ膜の積層膜によって
形成される。
【００２３】具体的には、まず五酸化ニオブ膜を下部電
極上に形成し、低温の熱処理で結晶化させ、その上に五
酸化ニオブ膜を形成して熱処理を行う。誘電体膜に結晶
化温度の低い五酸化ニオブ膜を用いることにより、下部
電極及びバリアメタルの酸化を防止することができる。
また、誘電体膜を多段階形成することにより、リークパ
スとなる結晶粒界を分断し、１層当たりの膜厚を薄くす
ることにより、低温の熱処理時において特に問題となる
膜中の残留炭素を除去し易くしているので、キャパシタ
のリーク電流を低減することができる。さらに、低リー
ク電流化に寄与するものとして、１層当たりの膜厚を薄
くすることによる膜のストレス低減、膜質向上、モフォ
ロジの改善があげられる。
【００２４】五酸化二オブ膜の多段階形成の効果を検証
するために、多結晶シリコン上に膜厚が１０ｎｍの五酸
化二オブ膜を、１段階、２段階、および３段階で形成
し、リーク電流密度を比較した。五酸化二オブ膜は、ペ
ンタエトキシニオブと酸素を原料ガスとするＣＶＤ法に
よって、基板温度は４３０℃で形成した。熱処理条件
は、酸素気流中６００℃で１分間である。多段階形成に
よるリーク電流密度の低減効果を図１５に示す。横軸は
電圧を示しており、縦軸はリーク電流密度を示してい
る。１段階形成の場合は、五酸化二オブ膜を１０ｎｍ形
成して熱処理を行った。２段階形成の場合は、五酸化二
オブ膜を５ｎｍ形成して熱処理し、その後、五酸化二オ
ブ膜を５ｎｍ形成して再び熱処理を行った。３段階形成
の場合は、五酸化二オブ膜を３ｎｍ形成して熱処理し、
その後、五酸化二オブ膜を３ｎｍ形成して再び熱処理
し、さらに、五酸化二オブ膜を４ｎｍ形成して熱処理を
行った。図１５から明らかなように、五酸化二オブ膜を
多段階形成することにより、リーク電流は低減してい
る。この理由の１つに、熱処理温度を低温化すると、酸
素が膜中に拡散しにくくなり、二酸化炭素として排出さ
れるはずの炭素の除去効率が悪くなってしまう問題点
を、多段形成により１層当たりの膜厚を薄くすることで
解決していることがあげられる。
【００２５】このリーク電流低減の効果を最大限に得る
ためには全ての層を薄くすることが望ましいが、キャパ
シタ中の複数の五酸化ニオブによる絶縁体膜の内、どれ
か一層の絶縁膜の厚さを薄くすることにより、この効果
は得られる。一層でもリーク電流特性がよくなれば、全
体としてリーク電流特性は改善されるからである。ま
た、第１の手段として説明した五酸化タンタル膜と五酸
化ニオブ膜の積層膜の場合、または、ｘ＜ｙの関係を保
つような（Ｔａ１−ｘＮｂｘ）２Ｏ５／（Ｔａ１ −ｙＮ
ｂｙ）２Ｏ５）の場合であっても、膜厚を薄くすること
により炭素の除去効率を上げ、積層膜全体のリーク電流
特性を向上することができる。
【００２６】上述した手段を用いることにより、７００
℃以下の低温の熱処理でも比誘電率が高く、リーク電流
が小さいキャパシタが実現できる。
【００２７】ここでは、五酸化ニオブ膜と五酸化ニオブ
膜の積層膜を用いた例を示したが、本発明はこれに限定
されるものではない。結晶化温度の低い材料として五酸
化タンタルと五酸化ニオブの固溶体を用いた場合でも、
上記の特性を持つキャパシタを実現することができる。
【００２８】課題を解決するための第１の手段である五
酸化ニオブ膜と五酸化タンタル膜を積層する方法と、課
題を解決するための第２の手段である五酸化ニオブ膜と
五酸化ニオブ膜を積層する方法の効果を比較検討してお
く。
【００２９】第１の手段と第２の手段共に、結晶化温度
を低くし、下部電極及びバリアメタルの酸化を防ぎ、リ
ーク電流を低減することができるが、リーク電流低減の
観点においては、第１の手段が優れている。リーク電流
の少ない五酸化タンタル膜を誘電体膜として使用するか
らである。半導体装置の製造容易性及びコスト低減の観
点においてＣＶＤ法によって形成する場合は、第２の手
段が優れている。積層された各々の誘電体膜を同一の材
料で形成するため、五酸化ニオブ膜を形成するための原
料ガスを供給する手段と、五酸化タンタル膜を形成する
ための原料ガスを供給する手段とを別に持つ必要が無い
又は、積層膜を作るための異なる２種の原料ガスを扱う
必要が無いからである。
【００３０】以上、本発明の第１と第２の手段に共通す
る事項をまとめると、キャパシタの誘電体膜を多層の絶
縁体とすることで、結晶粒界を分断し、かつキャパシタ
の下層の誘電体膜は五酸化二オブを含んだ膜とし、上層
の誘電体膜は五酸化タンタル膜又は五酸化ニオブ膜又は
五酸化タンタルと五酸化ニオブの混合物からなる膜のい
ずれかの膜とすることで、誘電体膜の結晶化温度を、五
酸化タンタル膜を用いた場合より低下することができ
る。その結果として、下部電極もしくはバリアメタルの
酸化を防ぐことができ、リーク電流特性の良いキャパシ
タが実現できる。
【００３１】このキャパシタには、下層膜が五酸化タン
タルと五酸化ニオブの混合物からなる膜であり、上層膜
が五酸化ニオブ膜であるような誘電体膜を有するキャパ
シタを含んでいる。このキャパシタの場合、下層膜に用
いる材料の結晶化温度は上層膜に用いる材料の結晶化温
度より高いものとなっており、結晶化温度の低い材料を
用いた誘電体膜上に、本来は結晶化温度が高い材料を用
いた誘電体膜を形成することで、上層膜の熱処理温度を
下層膜の熱処理温度まで低下させるという効果は有して
いない。しかし、誘電体膜を結晶化するための熱処理温
度を、従来の五酸化タンタル膜を結晶化するための熱処
理温度より低温とする効果を有している。その結果、熱
処理による下部電極もしくはバリアメタルの酸化を防ぐ
ことができる。
【００３２】
【発明の実施の形態】（実施例１）以下、本発明の実施
の形態を図面に基づいて詳細に説明する。なお、実施の
形態を説明するための全図において、同一の機能を有す
る部材には同一の符号を付し、その繰り返しの説明は省
略する。
【００３３】発明の実施例１を図１で説明する。これ
は、五酸化ニオブ膜と五酸化タンタル膜との積層膜から
なる誘電体膜を用いたＭＩＭキャパシタを有する半導体
記憶装置、特にＤＲＡＭに適用した場合である。
【００３４】以下、そのＤＲＡＭの製造工程を説明す
る。
【００３５】図１は本願発明のキャパシタが適用される
ＤＲＡＭの断面図である。まず、半導体基板１に素子分
離領域および不純物が導入されたＰ型ウェル６を形成す
る。Ｐ型で比抵抗が１０Ωｃｍ程度の単結晶シリコンか
らなる半導体基板１を用意し、例えば８５０℃程度でウ
ェット酸化して形成した膜厚１０ｎｍ程度の薄いシリコ
ン酸化膜（図示せず）および例えばＣＶＤ法で形成した
膜厚１４０ｎｍ程度のシリコン窒化膜（図示せず）を半
導体基板１上に堆積する。ここでは単結晶シリコンの半
導体基板１を例示するが、表面に単結晶シリコン層を有
するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板、あるいは、表面に多結晶シリコン膜を有する
ガラス、セラミックス等の誘電体基板であってもよい。
【００３６】次に、フォトレジスト膜（図示せず）をマ
スクにして、溝２が形成される領域の前記シリコン窒化
膜およびシリコン酸化膜をパターニングし、このシリコ
ン窒化膜をマスクとして半導体基板１をドライエッチン
グすることにより、素子分離領域の半導体基板１に深さ
３００〜４００ｎｍ程度の溝２を形成する。
【００３７】次に、前記フォトレジスト膜を除去した
後、前記のエッチングによって溝２の内壁に生じたダメ
ージ層を除去するために、例えば８５０〜９００℃程度
のウェット酸化による薄い（膜厚１０ｎｍ程度の）シリ
コン酸化膜３を溝２の内壁に形成し、例えばオゾン（Ｏ
３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガ
スに用いたプラズマＣＶＤ法で堆積されたシリコン酸化
膜を３００〜４００ｎｍ程度の膜厚で堆積する。このシ
リコン酸化膜は、１０００℃程度でドライ酸化によりシ
ンタリング（焼き締め）を行ってもよい。
【００３８】次に、このシリコン酸化膜をＣＭＰ（Ｃｈ
ｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉ
ｎｇ）法により研磨して溝２以外の領域のシリコン酸化
膜を除去し、溝２の内部にシリコン酸化膜４を残して素
子分離領域を形成する。なお、このＣＭＰ法による研磨
の前に、溝２の領域にシリコン窒化膜を形成して、溝２
領域のシリコン酸化膜が過剰に深く研磨されるディッシ
ングを防止することができる。
【００３９】次に、半導体基板１の表面に残存している
シリコン酸化膜およびシリコン窒化膜を例えば熱リン酸
を用いたウェットエッチングで除去した後、メモリセル
を形成する領域（メモリアレイ）の半導体基板１にＮ型
不純物、例えばＰ（リン）をイオン打ち込みしてＮ型半
導体領域５を形成し、Ｐ型不純物、例えばＢ（ホウ素）
をイオン打ち込みしてＰ型ウエル６を形成する。また、
このイオン打ち込みに続いて、ＭＩＳＦＥＴのしきい値
電圧を調整するための不純物、例えばＢＦ2 （フッ化ホ
ウ素）をＰ型ウエル６にイオン打ち込みする。Ｎ型半導
体領域５は、入出力回路などから半導体基板１を通じて
メモアレイのＰ型ウエル６にノイズが侵入するのを防止
するために形成される。
【００４０】次に、半導体基板１の表面を例えばＨＦ
（フッ酸）系の洗浄液を使って洗浄した後、半導体基板
１を８５０℃程度でウェット酸化してＰ型ウエル６の表
面に膜厚５ｎｍ程度の清浄なゲート酸化膜７を形成す
る。特に限定はされないが、上記ゲート酸化膜７を形成
した後、半導体基板１をＮＯ（酸化窒素）雰囲気中また
はＮ２Ｏ（亜酸化窒素）雰囲気中で熱処理することによ
って、ゲート酸化膜７と半導体基板１との界面に窒素を
偏析させてもよい（酸窒化処理）。ゲート酸化膜７が５
ｎｍ程度まで薄くなると、半導体基板１との熱膨張係数
差に起因して両者の界面に生じる歪みが顕在化し、ホッ
トキャリアの発生を誘発する。半導体基板１との界面に
偏析した窒素はこの歪みを緩和するので、上記の酸窒化
処理は、極めて薄いゲート酸化膜７の信頼性を向上でき
る。
【００４１】次に、ゲート酸化膜７の上部にゲート電極
８を形成する。ゲート電極８は、メモリセル選択用ＭＩ
ＳＦＥＴの一部を構成し、活性領域以外の領域ではワー
ド線ＷＬとして使用される。このゲート電極８（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば０．１２μｍ程度）で構成される。また、隣接する
ゲート電極８（ワード線ＷＬ）同士の間隔は、フォトリ
ソグラフィの解像限界で決まる最小寸法（例えば０．１
１μｍ）で構成される。ゲート電極８（ワード線ＷＬ）
は、例えばＰ（リン）などのＮ型不純物がドープされた
膜厚７０ｎｍ程度の多結晶シリコン膜を半導体基板１上
にＣＶＤ法で堆積し、次いでその上部に膜厚５０ｎｍ程
度のＷＮ（タングステンナイトライド）膜と膜厚１００
ｎｍ程度のＷ膜とをスパッタリング法で堆積し、さらに
その上部に膜厚１５０ｎｍ程度のシリコン窒化膜９をＣ
ＶＤ法で堆積した後、フォトレジスト膜をマスクにして
これらの膜をパターニングすることにより形成する。Ｗ
Ｎ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反
応して両者の界面に高抵抗のシリサイド層が形成される
のを防止するバリア層として機能する。バリア層は、Ｗ
Ｎ膜の他、ＴｉＮ（チタンナイトライド）膜などを使用
することもできる。ゲート電極８（ワード線ＷＬ）の一
部を低抵抗の金属（Ｗ）で構成した場合には、そのシー
ト抵抗を２〜２.５Ω／□程度にまで低減できるので、
ワード線遅延を低減することができる。また、ゲート電
極８（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくと
もワード線遅延を低減できるので、メモリセルの上部に
形成される配線層の数を１層減らすことができる。
【００４２】次に、フォトレジスト膜を除去した後、フ
ッ酸などのエッチング液を使って、半導体基板１の表面
に残ったドライエッチング残渣やフォトレジスト残渣な
どを除去する。このウェットエッチングを行うと、ゲー
ト電極８（ワード線ＷＬ）の下部以外の領域のゲート酸
化膜７が削られると同時に、ゲート側壁下部のゲート酸
化膜７も等方的にエッチングされてアンダーカットが生
じるため、そのままではゲート酸化膜７の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜７の膜質を改
善する。
【００４３】次に、Ｐ型ウエル６にＮ型不純物、例えば
Ｐ（リン）をイオン打ち込みして、ゲート電極８の両側
のＰ型ウエル６にＮ型半導体領域１０を形成する。これ
により、メモリアレイにメモリセル選択用ＭＩＳＦＥＴ
が形成される。
【００４４】次に、半導体基板１上にＣＶＤ法で膜厚５
０〜１００ｎｍ程度のシリコン窒化膜１１を堆積した
後、膜厚３００ｎｍ程度のＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇ
ｌａｓｓ）膜１２をスピン塗布した後、半導体基板１を
８００℃、１分程度熱処理してＳＯＧ膜１２をシンタリ
ングする。また、ＳＯＧ膜１２の上部に膜厚６００ｎｍ
程度のシリコン酸化膜１３を堆積した後、このシリコン
酸化膜１３をＣＭＰ法で研磨してその表面を平坦化す
る。さらに、シリコン酸化膜１３の上部に膜厚１００ｎ
ｍ程度のシリコン酸化膜１４を堆積する。このシリコン
酸化膜１４は、ＣＭＰ法で研磨されたときに生じた前記
シリコン酸化膜１３の表面の微細な傷を補修するために
堆積する。シリコン酸化膜１３、１４は、例えばオゾン
（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。シリコン
酸化膜１４に代えてＰＳＧ(Ｐｈｏｓｐｈｏ Ｓｉｌｉｃ
ａｔｅＧｌａｓｓ)膜などを堆積してもよい。
【００４５】このように、本実施の形態では、ゲート電
極８（ワード線ＷＬ）の上部にリフロー性が高いＳＯＧ
膜１２を塗布し、さらにその上部に堆積したシリコン酸
化膜１３をＣＭＰ法で平坦化する。これにより、ゲート
電極８（ワード線ＷＬ）同士の微細な隙間のギャップフ
ィル性が向上すると共に、ゲート電極８（ワード線Ｗ
Ｌ）の上部の絶縁膜の平坦化を実現することができる。
【００４６】次に、フォトレジスト膜をマスクにしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴのＮ型
半導体領域１０（ソース、ドレイン）の上部のシリコン
酸化膜１４、１３およびＳＯＧ膜１２を除去する。この
エッチングは、シリコン窒化膜１１に対するシリコン酸
化膜１４、１３およびＳＯＧ膜１２のエッチングレート
が大きくなるような条件で行い、Ｎ型半導体領域１０や
素子分離溝２の上部を覆っているシリコン窒化膜１１が
完全には除去されないようにする。続いて、上記フォト
レジスト膜をマスクにしたドライエッチングでメモリセ
ル選択用ＭＩＳＦＥＴのＮ型半導体領域１０（ソース、
ドレイン）の上部のシリコン窒化膜１１とゲート酸化膜
７とを除去することにより、Ｎ型半導体領域１０（ソー
ス、ドレイン）の一方の上部にコンタクトホール１５を
形成し、他方の上部にコンタクトホール１６を形成す
る。このエッチングは、シリコン酸化膜（ゲート酸化膜
７および素子分離溝２内のシリコン酸化膜４）に対する
シリコン窒化膜１１のエッチングレートが大きくなるよ
うな条件で行い、Ｎ型半導体領域１０や素子分離溝２が
深く削れないようにする。また、このエッチングは、シ
リコン窒化膜１１が異方的にエッチングされるような条
件で行い、ゲート電極８（ワード線ＷＬ）の側壁にシリ
コン窒化膜１１が残るようにする。これにより、フォト
リソグラフィの解像限界以下の微細な径を有するコンタ
クトホール１５、１６がゲート電極８（ワード線ＷＬ）
に対して自己整合で形成される。コンタクトホール１
５、１６をゲート電極８（ワード線ＷＬ）に対して自己
整合で形成するには、あらかじめシリコン窒化膜１１を
異方性エッチングしてゲート電極８（ワード線ＷＬ）の
側壁にサイドウォールスペーサを形成しておいてもよ
い。
【００４７】次に、フォトレジスト膜を除去した後、フ
ッ酸＋フッ化アンモニウム混合液などのエッチング液を
使って、コンタクトホール１５、１６の底部に露出した
基板表面のドライエッチング残渣やフォトレジスト残渣
などを除去する。その際、コンタクトホール１５、１６
の側壁に露出したＳＯＧ膜１２もエッチング液に曝され
るが、ＳＯＧ膜１２は、前述した８００℃程度のシンタ
リングによってフッ酸系のエッチング液に対するエッチ
ングレートが低減されているので、このウェットエッチ
ング処理によってコンタクトホール１５、１６の側壁が
大きくアンダーカットされることはない。これにより、
次の工程でコンタクトホール１５、１６の内部に埋め込
まれるプラグ同士のショートを確実に防止することがで
きる。
【００４８】次に、コンタクトホール１５、１６の内部
にプラグ１７を形成する。プラグ１７は、シリコン酸化
膜１４の上部にＮ型不純物（例えばＰ（リン））をドー
プした多結晶シリコン膜をＣＶＤ法で堆積した後、この
多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホー
ル１５、１６の内部に残すことにより形成する。
【００４９】次に、シリコン酸化膜１４の上部に膜厚２
００ｎｍ程度のシリコン酸化膜１８を堆積した後、半導
体基板１を８００℃程度で熱処理する。シリコン酸化膜
１８は、例えばオゾン（Ｏ３）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。この熱処理によって、プラグ１７を構成す
る多結晶シリコン膜中のＮ型不純物がコンタクトホール
１５、１６の底部からメモリセル選択用ＭＩＳＦＥＴの
Ｎ型半導体領域１０（ソース、ドレイン）に拡散し、Ｎ
型半導体領域１０が低抵抗化される。
【００５０】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記コンタクトホール１５の上部のシ
リコン酸化膜１８を除去してプラグ１７の表面を露出さ
せる。フォトレジスト膜を除去した後、シリコン酸化膜
１８の上部にビット線ＢＬを形成する。ビット線ＢＬを
形成するには、まずシリコン酸化膜１８の上部に膜厚５
０ｎｍ程度のＴｉ膜をスパッタリング法で堆積し、半導
体基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜
の上部に膜厚５０ｎｍ程度のＴｉＮ膜をスパッタリング
法で堆積し、さらにその上部に膜厚１５０ｎｍ程度のＷ
膜と膜厚２００ｎｍ程度のシリコン窒化膜１９とをＣＶ
Ｄ法で堆積した後、フォトレジスト膜をマスクにしてこ
れらの膜をパターニングする。シリコン酸化膜１８の上
部にＴｉ膜を堆積した後、半導体基板１を８００℃程度
で熱処理することにより、Ｔｉ膜と下地Ｓｉとが反応
し、プラグ１７の表面に低抵抗のＴｉＳｉ２ （チタン
シリサイド）層２０が形成される。これにより、プラグ
１７に接続される配線（ビット線ＢＬ）のコンタクト抵
抗を低減することができる。また、ビット線ＢＬをＷ膜
／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシート
抵抗を２Ω／□以下にまで低減できるので、情報の読み
出し速度および書き込み速度を向上させることができ
る。ビット線ＢＬは、隣接するビット線ＢＬとの間に形
成される寄生容量をできるだけ低減して情報の読み出し
速度および書き込み速度を向上させるために、その間隔
がその幅よりも長くなるように形成する。ビット線ＢＬ
の間隔は例えば0.１２μｍ程度とし、その幅は例えば
０．１１μｍ程度とする。なお、ＴｉＳｉ２層２０は、
熱処理による劣化が生じる可能性があるが、その熱処理
として後に説明する情報蓄積用容量素子の容量絶縁膜の
形成工程が考えられる。しかしながら、後に説明するよ
うに、本実施の形態においては容量絶縁膜の形成工程が
低温化されるため、ＴｉＳｉ２ 層２０が熱処理により
劣化し、接続抵抗の上昇等の不具合を生じることはな
い。
【００５１】次に、ビット線ＢＬの側壁にサイドウォー
ルスペーサ２１を形成する。サイドウォールスペーサ２
１は、ビット線ＢＬの上部にＣＶＤ法でシリコン窒化膜
を堆積した後、このシリコン窒化膜を異方性エッチング
して形成する。
【００５２】次に、ビット線ＢＬの上部に膜厚３００ｎ
ｍ程度のＳＯＧ膜２２をスピン塗布する。次いで、半導
体基板１を８００℃、１分程度熱処理してＳＯＧ膜２２
をシンタリングする。ＳＯＧ膜２２は、ＢＰＳＧ膜に比
べてリフロー性が高く、微細な配線間のギャップフィル
性に優れているので、フォトリソグラフィの解像限界程
度まで微細化されたビット線ＢＬ同士の隙間を良好に埋
め込むことができる。また、ＳＯＧ膜２２は、ＢＰＳＧ
膜で必要とされる高温、長時間の熱処理を行わなくとも
高いリフロー性が得られるため、ビット線ＢＬの下層に
形成されたメモリセル選択用ＭＩＳＦＥＴのソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極８（ワード線Ｗ
Ｌ）を構成するメタル（Ｗ膜）の劣化を抑制できるの
で、ＤＲＡＭのメモリセルおよび周辺回路を構成するＭ
ＩＳＦＥＴの高性能化を実現することができる。また、
ビット線ＢＬを構成するＴｉ膜、ＴｉＮ膜、Ｗ膜の劣化
を抑制して配線抵抗の低減を図ることができる。
【００５３】次に、ＳＯＧ膜２２の上部に膜厚６００ｎ
ｍ程度のシリコン酸化膜２３を堆積した後、このシリコ
ン酸化膜２３をＣＭＰ法で研磨してその表面を平坦化す
る。シリコン酸化膜２３は、例えばオゾン（Ｏ３）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。このように、本実施の
形態では、ビット線ＢＬの上部に成膜直後でも平坦性が
良好なＳＯＧ膜２２を塗布し、さらにその上部に堆積し
たシリコン酸化膜２３をＣＭＰ法で平坦化する。これに
より、ビット線ＢＬ同士の微細な隙間のギャップフィル
性が向上すると共に、ビット線ＢＬの上部の絶縁膜の平
坦化を実現することができる。また、高温・長時間の熱
処理を行わないため、メモリセルおよび周辺回路を構成
するＭＩＳＦＥＴの特性劣化を防止して高性能化を実現
することができると共に、ビット線ＢＬの低抵抗化を図
ることができる。
【００５４】次に、シリコン酸化膜２３の上部に膜厚１
００ｎｍ程度のシリコン酸化膜２４を堆積する。このシ
リコン酸化膜２４は、ＣＭＰ法で研磨されたときに生じ
た前記シリコン酸化膜２３の表面の微細な傷を補修する
ために堆積する。シリコン酸化膜２４は、例えばオゾン
（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。
【００５５】次に、フォトレジスト膜をマスクにしたド
ライエッチングでコンタクトホール１６の上部のシリコ
ン酸化膜２４、２３、ＳＯＧ膜２２およびシリコン酸化
膜１８を除去してプラグ１７の表面に達するスルーホー
ル２５を形成する。このエッチングは、シリコン酸化膜
２４、２３、１８およびＳＯＧ膜２２に対するシリコン
窒化膜のエッチングレートが小さくなるような条件で行
い、スルーホール２５とビット線ＢＬの合わせずれが生
じた場合でも、ビット線ＢＬの上部のシリコン窒化膜１
９やサイドウォールスペーサ２１が深く削れないように
する。これにより、スルーホール２５がビット線ＢＬに
対して自己整合で形成される。
【００５６】次に、フォトレジスト膜を除去した後、フ
ッ酸＋フッ化アンモニウム混液などのエッチング液を使
って、スルーホール２５の底部に露出したプラグ１７の
表面のドライエッチング残渣やフォトレジスト残渣など
を除去する。その際、スルーホール２５の側壁に露出し
たＳＯＧ膜２２もエッチング液に曝されるが、ＳＯＧ膜
２２は、前記８００℃程度のシンタリングによってフッ
酸系のエッチング液に対するエッチングレートが低減さ
れているので、このウェットエッチング処理によってス
ルーホール２５の側壁が大きくアンダーカットされるこ
とはない。これにより、次の工程でスルーホール２５の
内部に埋め込まれるプラグとビット線ＢＬとのショート
を確実に防止することができる。また、プラグとビット
線ＢＬとを十分に離間させることができるので、ビット
線ＢＬの寄生容量の増加を抑制することができる。
【００５７】次に、スルーホール２５の内部にバリアメ
タルであるプラグ２６を形成する。プラグ２６は、金属
化合物例えば窒化チタン膜からなる。プラグ２６は、後
に説明する下部電極２９とプラグ１７との反応を抑制す
ることができる。これにより、プラグ１７とプラグ２６
との間に、導通を阻害する物質、例えばシリコン酸化物
の形成を抑制して、情報蓄積用容量素子とメモリセル選
択用ＭＩＳＦＥＴとの接続を良好に維持することができ
る。プラグ２６は、シリコン酸化膜２４の上部に、例え
ば窒化チタン膜をスパッタ法あるいはＣＶＤ法により堆
積し、これをエッチバックしてスルーホール２５の内部
に残すことにより形成する。エッチバックに代えて、Ｃ
ＭＰ法により窒化チタン膜を研磨して除去してもよい。
なお、プラグ２６は、前記窒化チタン膜等の金属化合物
に限らず、アルミを添加した窒化チタンや窒化タンタ
ル、シリコンを添加した窒化タンタル、などにより構成
してもよい。
【００５８】その後、シリコン窒化膜２７と絶縁膜２８
を形成し、プラグ２６が露出するようにシリコン窒化膜
２７と絶縁膜２８に溝を形成する。絶縁膜２８は、例え
ばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）
とをソースガスに用いたプラズマＣＶＤ法で形成する。
また、溝はフォトレジスト膜をマスクとしたエッチング
により加工する。
【００５９】次に、ルテニウムからなる下部電極２９を
堆積する。まず、スパッタリング法によって、半導体基
板１の全面に、膜厚が５０ｎｍのルテニウム膜を堆積す
る。スパッタリング法は段差被覆性に乏しいため、溝の
内部には数ｎｍのルテニウム膜しか形成されない。この
スパッタリング法によるルテニウム膜を種層として、Ｃ
ＶＤ法によって、半導体基板１の全面に、膜厚が２０ｎ
ｍのルテニウム膜を堆積する。このＣＶＤ法によるルテ
ニウム膜は、有機金属錯体Ｒｕ（Ｃ２Ｈ４Ｃ２Ｈ５）２
(ビスエチルシクロペンタジエニルルテニウム)を（Ｃ
２Ｈ４）２Ｏ (テトラヒドロフラン)に０.１ｍｏｌ／ｌ
の濃度で溶解した溶液を液体搬送して形成する。基板と
対面するシャワーヘッド内で、液体原料を酸素ガスおよ
び窒素ガスと混合し、基板に吹きつけた。形成温度は２
９０℃、圧力は５Ｔｏｒｒである。ここで、後の熱処理
によってルテニウム膜が変形するのを防ぐために、焼き
締めておくことが望ましい。具体的には、不活性雰囲気
中、例えばアルゴン中で、７００℃、１分間の熱処理を
行えばよい。熱処理温度は、誘電体酸化膜の結晶化熱処
理温度よりもやや高温であることが望ましい。
【００６０】次に、半導体基板１の全面に絶縁膜（図示
せず）を堆積する。絶縁膜は、溝の埋め込み性および絶
縁膜２８とのエッチング選択性を考慮してＳＯＧ膜とす
ることが好ましい。ここで、溝の内部を除く絶縁膜２８
上のルテニウム膜を除去する。これらの除去にはエッチ
バック法あるいはＣＭＰ法を用いることができる。溝の
内部に残存する絶縁膜（図示せず）はウェットエッチン
グにより除去することが可能である。このようにしてル
テニウムからなる下部電極２９が形成される。なお、下
部電極２９を構成する材料としては、ルテニウム膜に代
えて、白金膜、あるいは銅膜とすることができる。
【００６１】次に、半導体基板１の全面に膜厚が５ｎｍ
以下の五酸化ニオブ膜３０を堆積する。ここで、膜厚を
５ｎｍ以下とするのは、膜密度向上及び、モフォロジの
改善、酸化熱処理時における膜中の残留炭素を除去効率
の向上によるリーク電流低減を達成するためである。五
酸化ニオブ膜３０の堆積は、例えばペンタエトキシニオ
ブ（Ｎｂ（Ｃ２Ｈ５Ｏ）５）を含むガスを原料ガスと
し、５５０℃以下で減圧状態（例えば４００ｍＴｏｒ
ｒ）における熱ＣＶＤ法により形成できる。また、ペン
タエトキシニオブと酸化剤（例えばＨ２Ｏ）を交互に供
給する原子層ＣＶＤ法によって形成することもできる。
【００６２】次に、五酸化ニオブ膜３０に熱処理を施
し、これを結晶化する。熱処理は、７００℃以下の温度
条件で行われる。ここで、熱処理温度を７００℃以下と
するのは、７００℃以下であれば下部電極及びバリアメ
タルの酸化を問題ない程度まで抑制することができるか
らである。この熱処理温度は、五酸化ニオブ膜が結晶化
する温度であればよいが、良好な多結晶の五酸化ニオブ
膜を得るためには５００℃以上であることが望ましい。
熱処理の雰囲気は、酸化性雰囲気でも、不活性ガス雰囲
気でも構わない。例えば、酸素、一酸化二窒素、アルゴ
ン、および窒素ガス雰囲気における、処理温度５００℃
〜７００℃、処理時間１分〜１０分の条件を例示でき
る。
【００６３】次に、五酸化ニオブ膜３０上に膜厚５ｎｍ
以下の五酸化タンタル膜３１を堆積する。五酸化タンタ
ル膜３１の堆積は、例えばペンタエトキシタンタル（Ｔ
ａ（Ｃ２Ｈ５Ｏ）５）を含むガスを原料ガスとし、５５
０℃以下の減圧状態（例えば４００ｍＴｏｒｒ）におけ
る熱ＣＶＤ法により形成できる。また、ペンタエトキシ
タンタルと酸化剤（例えばＨ２Ｏ）を交互に供給する原
子層ＣＶＤ法によって形成することもできる。
【００６４】次に、五酸化タンタル膜３１に熱処理を施
し、これを結晶化する。熱処理は、７００℃以下の温度
条件で行われる。この熱処理温度は、五酸化ニオブ膜上
の五酸化タンタル膜が結晶化する温度であればよいが、
良好な結晶構造を持つ五酸化タンタル膜を得るためには
５００℃以上であることが望ましい。熱処理の雰囲気
は、酸化性雰囲気でも、不活性ガス雰囲気でも構わな
い。例えば、酸素、一酸化二窒素、アルゴン、および窒
素ガス雰囲気における、処理温度５００℃〜７００℃、
処理時間１分〜１０分の条件を例示できる。ただし、結
晶化熱処理を不活性ガス雰囲気中で行った場合には、五
酸化ニオブ膜３０および五酸化タンタル膜３１中に導入
される酸素欠損を修復するために、酸化性雰囲気での熱
処理を組み合わせる必要がある。この酸化性雰囲気での
熱処理は、五酸化タンタル膜３１の結晶化を目的とした
ものではないため、温度は５００℃以下でも構わない。
例えば、オゾン雰囲気における４００℃程度の条件を例
示できる。
【００６５】このように、多結晶化した五酸化ニオブ膜
上に五酸化タンタル膜を形成して熱処理するため、五酸
化タンタル膜の結晶化温度を低温化でき、同時に高い誘
電率を実現できる。また、リーク電流の伝導機構は五酸
化タンタル膜に支配されるため、五酸化タンタル膜と五
酸化ニオブ膜の積層膜のリーク電流特性は、五酸化タン
タル単層膜と同程度となる。
【００６６】次に、五酸化タンタル膜３１上に窒化チタ
ン膜を堆積し、前記窒化チタン膜上にフォトレジスト膜
を形成し、このフォトレジスト膜をマスクとして前記窒
化チタン膜、五酸化タンタル膜３１および五酸化ニオブ
膜３０をエッチングして容量絶縁膜および上部電極３２
を形成する。窒化チタン膜の堆積には例えばＣＶＤ法を
用いることができる。ここでは、溝型キャパシタ誘電体
膜の狭い凹部に上部電極を形成しなければならないとい
う、ＣＶＤの技術的課題を考慮して、上部電極を窒化チ
タンにより形成したが、上部電極３２を構成する材料は
必ずしも窒化チタンである必要はなく、窒化チタン膜に
代えて、タングステン膜、あるいはルテニウム膜とする
ことができる。また、ルテニウムによる上部電極を構成
する場合は、下部電極２９と同様の条件で形成すること
ができる。
【００６７】このようにしてルテニウムからなる下部電
極２９、五酸化ニオブ膜３０と五酸化タンタル膜３１の
積層膜からなる容量絶縁膜および窒化チタンからなる上
部電極３２で構成される情報蓄積用容量素子を形成す
る。この情報蓄積用容量素子と、これに直列に接続され
たメモリセル選択用ＭＩＳＦＥＴとでＤＲＡＭのメモリ
セルが形成される。
【００６８】次に、フォトレジスト膜を除去した後、情
報蓄積用容量素子の上部に膜厚４０ｎｍ程度のシリコン
酸化膜３３を堆積する。シリコン酸化膜３３は、例えば
オゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。さ
らにＳＯＧ膜３４を塗布してメモリセルの形成された領
域を平坦化すると同時に、周辺回路領域との段差を緩和
する。
【００６９】次に、フォトレジスト膜をマスクにしたド
ライエッチングでＳＯＧ膜３４、シリコン酸化膜３３を
除去することにより、スルーホールを形成する。その
後、スルーホールの内部にプラグ３５を形成し、続いて
ＳＯＧ膜３４の上部に第２層配線３６を形成する。プラ
グ３５は、ＳＯＧ膜３４の上部にスパッタリング法で膜
厚１００ｎｍ程度のＴｉＮ膜を堆積し、さらにその上部
にＣＶＤ法で膜厚５００ｎｍ程度のＷ膜を堆積した後、
これらの膜をエッチバックしてスルーホールの内部に残
すことにより形成する。第２層配線３６は、ＳＯＧ膜３
４の上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉ
Ｎ膜、膜厚５００ｎｍ程度のＡｌ（アルミニウム）膜、
膜厚５０ｎｍ程度のＴｉ膜を堆積した後、フォトレジス
ト膜をマスクにしたドライエッチングでこれらの膜をパ
ターニングして形成する。
【００７０】その後、層間絶縁膜を介して第３層配線を
形成し、その上部にシリコン酸化膜とシリコン窒化膜と
で構成されたパッシベーション膜を堆積するが、その図
示は省略する。なお、第３層配線およびそれに接続する
プラグは第２層配線の場合と同様に形成することがで
き、層間絶縁膜は、例えば膜厚３００ｎｍ程度のシリコ
ン酸化膜、膜厚４００ｎｍ程度のＳＯＧ膜および膜厚３
００ｎｍ程度のシリコン酸化膜で構成できる。シリコン
酸化膜は、例えばオゾン（Ｏ３）とテトラエトキシシラ
ン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ
法で堆積できる。
【００７１】以上の工程により、本実施の形態のＤＲＡ
Ｍが略完成する。
【００７２】本実施例１によれば、容量絶縁膜を五酸化
ニオブ膜３０と五酸化タンタル膜３１の積層膜とするた
め、容量絶縁膜の結晶化熱処理温度を低温化でき、プラ
グ２６の酸化による導通不良を回避できる。また、五酸
化ニオブ膜３０の高い誘電率により、情報蓄積用容量素
子の蓄積電荷量を増大でき、五酸化タンタル膜３１の高
い絶縁特性により、上部電極３２と下部電極２９との間
のリーク電流を低減し、ＤＲＡＭのリフレッシュ特性を
改善できる。この結果、容量絶縁膜の膜質を総合的に良
好にしてＤＲＡＭの性能および信頼性を向上できる。
【００７３】上述した例では、容量絶縁膜を五酸化ニオ
ブ膜３０と五酸化タンタル膜３１の積層膜としたが、積
層膜の組成は、純粋な五酸化タンタル膜と純粋な五酸化
ニオブ膜である必要はない。上層膜／下層膜を（Ｔａ
１−ｘＮｂｘ）２Ｏ５／（Ｔａ １−ｙＮｂｙ）２Ｏ５）
と表記した場合に、ｘ＜ｙの関係を保つものであればよ
い。言いかえれば、下層絶縁膜のＮｂ／Ｔａ比が上層絶
縁膜のＮｂ／Ｔａ比よりも大きい積層膜であればよい。
そのような積層膜であれば、下地である五酸化ニオブと
五酸化タンタルの混合物からなる膜による結晶構造の影
響を受けて、上層の五酸化ニオブと五酸化タンタルの固
溶体の結晶化温度は低温化し、上層の五酸化ニオブと五
酸化タンタルの混合物からなる膜によって、リーク電流
密度も小さく保つことができる。
【００７４】ここでは膜厚５ｎｍ以下である五酸化タン
タル膜と膜厚５ｎｍ以下である五酸化ニオブ膜を２段階
で形成したが、これに限らず、例えばキャパシタ誘電体
膜の総膜厚一定の条件において、リーク電流低減の効果
に着目し、誘電体膜の結晶化温度を下げるための下地で
ある膜厚５ｎｍ以下の五酸化ニオブ膜の上にリーク電流
を低減するために、膜厚５ｎｍより厚い五酸化タンタル
膜を形成してもよい。また、高誘電率化の効果に着目
し、膜厚５ｎｍより厚い五酸化ニオブ膜の上に、リーク
電流低減のための膜厚５ｎｍ以下である五酸化タンタル
膜を形成してもよい。誘電体膜は２段階形成に限る必要
は無く、３段階以上で形成し膜厚を薄くすることで、各
膜密度もより向上し、モフォロジが改善され、酸化熱処
理時に膜中の残留炭素が抜けやすくなり、リーク電流が
低減する。ただし、形成する段数が多くなるとプロセス
コストが増大するため、３段階以下とするのが望まし
い。なお、本発明によれば、上述の実施形態に限らず、
本願明細書の課題を解決する手段の欄にあげた各種手段
がそれぞれ適用可能であることはいうまでもない。
【００７５】（実施例２）発明の実施例２を図２で説明
する。これは、五酸化ニオブ膜と五酸化タンタル膜との
積層膜からなる誘電体膜を用いたＭＩＳキャパシタを半
導体記憶装置、特にＤＲＡＭに適用した例である。
【００７６】本実施例のＤＲＡＭは、情報蓄積用容量素
子の構造において相違するところを除き、実施例１と同
様である。したがって、以下の説明ではその相違する部
分についてのみ説明し、同様な部分の説明は省略する。
【００７７】本実施例２のＤＲＡＭの製造方法は、実施
例１における、スルーホール２５の内部にプラグ２６を
形成するより前の工程までは同様である。実施例２で
は、プラグ２６は、Ｎ型不純物（例えばＰ（リン））を
ドープした多結晶シリコン膜をＣＶＤ法で堆積した後、
この多結晶シリコン膜をエッチバックしてスルーホール
２５の内部に残すことにより形成する。エッチバックに
代えて、ＣＭＰ法により多結晶シリコン膜を研磨して除
去してもよい。
【００７８】その後、実施例１と同様に、シリコン窒化
膜２７と絶縁膜２８を形成し、プラグ２６が露出するよ
うにシリコン窒化膜２７と絶縁膜２８に溝を形成する。
【００７９】次に、膜厚２０ｎｍの導電性非晶質シリコ
ン層を溝の内面および絶縁膜２８の上面に渡って形成
し、フォトリソグラフィ法およびドライエッチング法に
より絶縁膜２８の上面の非晶質シリコン層を除去して、
深孔の内面にのみ非晶質シリコン層を残す。溝内表面に
シリコンの種付けをした後、６３０℃で熱処理して結晶
化すると同時に表面を凹凸化して多結晶シリコンからな
る下部電極２９を形成する。
【００８０】次に、多結晶シリコンからなる下部電極２
９の表面にＰＨ３を用いてＰをドープした後、ＮＨ３熱
処理して表面に窒化シリコン膜を形成する。膜厚は２ｎ
ｍ程度と非常に薄いため、図２中には図示していない。
このシリコン窒化膜は、誘電体膜の形成時および熱処理
時に、下部電極の多結晶シリコンが酸化されるのを抑制
する効果がある。
【００８１】次に、半導体基板１の全面に五酸化ニオブ
膜３０を堆積する。五酸化ニオブ膜３０の堆積は、実施
例１と同様に行う。さらに、実施例１と同様に、五酸化
ニオブ膜３０に熱処理を施してこれを結晶化する。
【００８２】次に、五酸化ニオブ膜３０上に五酸化タン
タル膜３１を堆積する。五酸化タンタル膜３１の堆積
は、実施例１と同様に行う。さらに、実施例１と同様
に、五酸化タンタル膜３１に熱処理を施してこれを結晶
化する。
【００８３】この後の工程は、実施例１とほぼ同様であ
る。
【００８４】本実施例２によれば、容量絶縁膜を五酸化
ニオブ膜３０と五酸化タンタル膜３１の積層膜とするた
め、容量絶縁膜の結晶化に要する熱処理温度を低温化で
き、多結晶シリコンからなる下部電極２９の酸化による
容量低下を回避できる。また、五酸化ニオブ膜の高い誘
電率により、情報蓄積用容量素子の蓄積電荷量を増大で
き、五酸化タンタルの高い絶縁特性により、上部電極３
２と下部電極２９との間のリーク電流を低減し、ＤＲＡ
Ｍのリフレッシュ特性を改善できる。この結果、容量絶
縁膜の膜質を総合的に良好にしてＤＲＡＭの性能および
信頼性を向上できる。
【００８５】上述した例では、容量絶縁膜を五酸化ニオ
ブ膜３０と五酸化タンタル膜３１の積層膜としたが、積
層膜の組成は、純粋な五酸化タンタル膜と純粋な五酸化
ニオブ膜である必要はなく、上層膜／下層膜を（Ｔａ
１−ｘＮｂｘ）２Ｏ５／（Ｔａ １−ｙＮｂｙ）２Ｏ５）
と表記すれば、ｘ＜ｙの関係を保つものであればよい。
言いかえれば、下層絶縁膜のＮｂ／Ｔａ比が上層絶縁膜
のＮｂ／Ｔａ比よりも大きい積層膜であればよい。その
ような積層膜であれば、下地の五酸化ニオブと五酸化タ
ンタルの混合物からなる膜の結晶構造の影響を受けて、
上層の五酸化ニオブと五酸化タンタルの固溶体の結晶化
温度は低温化し、上層の五酸化ニオブと五酸化タンタル
の混合物からなる膜により、リーク電流密度も小さく保
つことができる。
【００８６】ここでは膜厚５ｎｍ以下である五酸化タン
タル膜と膜厚５ｎｍ以下である五酸化ニオブ膜を２段階
で形成したが、これに限らず、例えばキャパシタ誘電体
膜の総膜厚一定の条件において、リーク電流低減の効果
に着目し、誘電体膜の結晶化温度を下げるための下地で
ある膜厚５ｎｍ以下の五酸化ニオブ膜の上にリーク電流
を低減するため、膜厚５ｎｍより厚い五酸化タンタル膜
を形成してもよい。また、高誘電率化の効果に着目し、
膜厚５ｎｍより厚い五酸化ニオブ膜の上に、リーク電流
低減のための膜厚５ｎｍ以下である五酸化タンタル膜を
形成してもよい。
【００８７】誘電体膜は２段階形成に限る必要は無く、
３段階以上で形成し膜厚を薄くすることで、各膜密度も
より向上し、モフォロジが改善され、酸化熱処理時に膜
中の残留炭素が抜けやすくなり、リーク電流が低減す
る。ただし、形成する段数が多くなるとプロセスコスト
が増大するため、３段階以下とするのが望ましい。
【００８８】なお、本発明によれば、上述の実施形態に
限らず、本願明細書の課題を解決する手段の欄にあげた
各種手段がそれぞれ適用可能であることはいうまでもな
い。
【００８９】（実施例３）図３は、実施例３の半導体装
置であるＭＩＳＦＥＴの断面図である。これは、五酸化
ニオブ膜と五酸化タンタル膜との積層膜からなる誘電体
膜をＭＩＳＦＥＴのゲート絶縁膜として用いた例であ
る。
【００９０】まず、実施例１の半導体基板１と同様な半
導体基板１０１を用意し、この半導体基板１０１の主面
に素子分離領域の溝１０２およびその溝１０２内にシリ
コン酸化膜１０３を形成する。溝１０２およびシリコン
酸化膜１０３の形成は実施例１の溝２およびシリコン酸
化膜４と同様に行う。
【００９１】次に、半導体基板１０１の全面に五酸化ニ
オブを堆積し、これを結晶化して五酸化ニオブ膜１０４
を形成する。さらに五酸化ニオブ膜１０４上に五酸化タ
ンタルを堆積し、これを結晶化して五酸化タンタル膜１
０５を形成する。五酸化ニオブの堆積およびその結晶化
は、実施例１の五酸化ニオブ膜３０を形成する工程と同
様である。五酸化タンタルの堆積およびその結晶化は、
実施例１の五酸化タンタル膜３１を形成する工程と同様
である。五酸化ニオブ膜１０４と五酸化タンタル膜１０
５は後に説明するようにＭＩＳＦＥＴのゲート絶縁膜と
なるものである。
【００９２】次に、五酸化タンタル膜１０５上に、多結
晶シリコンを堆積し、フォトレジスト膜をマスクとして
この多結晶シリコン膜、五酸化タンタル膜１０５、五酸
化ニオブ膜１０４をエッチングして除去する。これによ
り、多結晶シリコン膜からなるゲート電極１０６、およ
び五酸化ニオブ膜１０４と五酸化タンタル膜１０５の積
層膜からなるゲート絶縁膜を形成する。
【００９３】次に、フォトレジスト膜およびゲート電極
１０６をマスクとして不純物を低濃度にイオン注入し、
半導体領域１０７を形成する。また、全面にシリコン窒
化膜またはシリコン酸化膜を形成し、これを異方性エッ
チングすることにより、ゲート電極１０６の側壁にサイ
ドウォールスペーサ１０８を形成する。さらに、フォト
レジスト膜、ゲート電極１０６およびサイドウォールス
ペーサ１０８をマスクとして不純物を高濃度にイオン注
入し、半導体領域１０９を形成する。半導体領域１０
７、１０９はいわゆるＬＤＤ構造のソース・ドレイン領
域を構成する。
【００９４】このようにしてＭＩＳＦＥＴが形成され
る。この後、層間絶縁膜を形成し、半導体領域１０９に
接する第１層配線を形成する。さらに上層の配線を、層
間絶縁膜を介して形成する。これらの説明は実施例１の
第１層配線等と同様であるため説明を省略する。
【００９５】上述した例では、ゲート電極１０６に多結
晶シリコンを用いたが、これに限る必要はなく、窒化チ
タン、タングステン、窒化タングステンなどの金属電極
を用いることができる。
【００９６】また、五酸化ニオブ膜１０４を形成する前
に、半導体基板１０１の表面にシリコン窒化膜を形成し
てもよい。例えば、ＮＨ３熱処理して表面に窒化シリコ
ン膜を形成する。このシリコン窒化膜は、誘電体膜の形
成時および熱処理時に、チャネル領域である多結晶シリ
コンが酸化されるのを抑制する効果がある。
【００９７】本実施例３によれば、ゲート絶縁膜を五酸
化ニオブ膜１０４と五酸化タンタル膜１０５の積層膜と
するため、ゲート絶縁膜の結晶化熱処理温度を低温化で
き、シリコン基板１０１の酸化を回避できる。
【００９８】また、五酸化ニオブ膜の高い誘電率により
ゲート絶縁膜の容量を増大できるため、ゲート絶縁膜の
膜厚を厚くし、リーク電流を低減することができる。す
なわち、半導体装置の高集積化時にトランジスタの特性
を維持するためには、従来のシリコン酸化膜で実現しよ
うとすれば、膜厚を薄くして容量を維持しなければなら
ず、トンネル電流が増加してしまうが、五酸化ニオブ膜
１０４と五酸化タンタル膜１０５の積層膜によるゲート
絶縁膜を用いると、容量が同じであれば膜厚を厚くする
ことができるので、トンネル電流を生じることの少ない
ＭＩＳＦＥＴを実現することができる。
【００９９】ゲート絶縁膜を基板とゲートで挟んだ部分
は、いわゆるＭＩＳ構造のキャパシタとなっており、そ
の部分に種々のキャパシタを適用し、それぞれのキャパ
シタによる効果を奏することができる。
【０１００】ここでは五酸化タンタル膜と五酸化ニオブ
膜を２段階で形成したが、３段階以上で形成し膜厚を薄
くすることで、各膜密度もより向上し、モフォロジが改
善され、酸化熱処理時に膜中の残留炭素が抜けやすくな
り、リーク電流が低減する。ただし、形成する段数が多
くなるとプロセスコストが増大するため、３段階以下と
するのが望ましい。
【０１０１】また、キャパシタ誘電体膜の総膜厚一定の
条件において、リーク電流低減の効果に着目し、誘電体
膜の結晶化温度を下げるための下地である膜厚５ｎｍ以
下の五酸化ニオブ膜の上にリーク電流を低減するため、
膜厚５ｎｍより厚い五酸化タンタル膜を形成してもよ
い。また、高誘電率化の効果に着目し、膜厚５ｎｍより
厚い五酸化ニオブ膜の上に、リーク電流低減のための膜
厚５ｎｍ以下である五酸化タンタル膜を形成してもよ
い。
【０１０２】なお、本発明によれば、上述の実施形態に
限らず、本願明細書の課題を解決する手段の欄にあげた
各種手段がそれぞれ適用可能であることはいうまでもな
い。
【０１０３】（実施例４）図４は、実施例４における半
導体製造装置の断面図である。
【０１０４】本実施の形態の製造装置は、五酸化ニオブ
膜を形成する第１反応室１２０と、五酸化タンタル膜を
形成する第２反応室１２１と、五酸化ニオブ膜および五
酸化タンタル膜に熱処理を行う第３反応室１２２とを有
し、第１反応室１２０と第２反応室１２１と第３反応室
１２２とは真空搬送室１２３にゲートバルブを介して接
続されている。なおゲートバルブは図示を省略してい
る。
【０１０５】第１反応室１２０、第２反応室１２１およ
び第３反応室１２２には各々基板加熱機構とガス供給機
構とを備える。第１反応室１２０のガス供給機構は五酸
化ニオブ膜をＣＶＤ法により形成するための原料ガスを
供給する手段を有する。また、第２反応室１２１のガス
供給機構は五酸化タンタル膜をＣＶＤ法により形成する
ための原料ガスを供給する手段を有する。また、第３反
応室１２２のガス供給機構には酸素、一酸化二窒素ある
いはオゾン等の酸化性ガスまたは不活性ガスを供給する
手段を有する。
【０１０６】真空搬送室１２３には、図示しないゲート
バルブを介してロードロック室１２４、１２５が接続さ
れ、ロードロック室１２４、１２５には、各々カセット
室１２６、１２７が接続される。カセット室１２６、１
２７には各々ウェハカセットに保持されたウェハ１２
８、１２９がセットされる。
【０１０７】ウェハ１２８は、カセット室１２６からロ
ードロック室１２４を介して真空搬送室１２３に導入さ
れる。この際、ロードロック室１２４では真空排気が行
われ、真空搬送室１２３には大気は混入しない。このた
め真空搬送室１２３、第１反応室１２０、第２反応室１
２１、および第３反応室１２２の清浄度が高く維持され
る。
【０１０８】真空搬送室１２３に導入されたウェハ１２
８は、第１反応室１２０に搬入されて実施例１〜３で説
明したように五酸化ニオブが堆積される。この後、ウェ
ハ１２８は第１反応室１２０から真空搬送室１２３を介
して第３反応室１２２に搬入される。第３反応室１２２
においては、ウェハ１２８に実施例１〜３で説明した熱
処理が施され、五酸化ニオブ膜が結晶化される。
【０１０９】次に、ウェハ１２８は第３反応室１２２か
ら真空搬送室１２３を介して第２反応室１２１に搬入さ
れる。第２反応室１２１に搬入されたウェハ１２８は、
実施例１〜３で説明したように五酸化タンタルが堆積さ
れる。この後、ウェハ１２８は第２反応室１２１から真
空搬送室１２３を介して第３反応室１２２に搬入され
る。第３反応室１２２においては、ウェハ１２８に実施
例１〜３で説明した熱処理が施され、五酸化タンタル膜
が結晶化される。
【０１１０】結晶化した五酸化タンタル膜が形成された
ウェハ１２８は、真空搬送室１２３からロードロック室
１２５を介してカセット室１２７に搬出され、ウェハ１
２９としてウェハカセットに保持される。
【０１１１】以上の工程により、多結晶化した五酸化ニ
オブと多結晶化した五酸化タンタルの積層膜が形成され
る。この間、ウェハ１２８は、高真空度に保持された真
空搬送室１２３を介して移動するため、五酸化ニオブ膜
等の界面は清浄に保たれ、良質な結晶膜の形成がなされ
る。すなわち、一般的には大気中の不純物、塵等の異物
は五酸化ニオブ膜と五酸化タンタル膜の異常結晶化等を
促進し、好ましくない欠陥を生ずる恐れがあるが、本実
施の形態の製造装置を用いれば、高い洗浄度が実現でき
る高真空環境下での一貫した膜形成および結晶化の工程
を実現できる。
【０１１２】本実施例４によると、良質な多結晶構造を
持つ五酸化ニオブ膜と五酸化タンタル膜の積層膜を形成
することが可能となり、これを用いたＤＲＡＭの性能お
よび信頼性を向上することができる。また、この積層膜
をゲート絶縁膜に用いたＭＩＳＦＥＴの性能および信頼
性を向上することができる。
【０１１３】上述した例に加えて、真空搬送室１２３に
さらに第４反応室を備え、この第４反応室において実施
例２または３で説明したシリコン窒化膜を形成するため
の窒化処理を行うこともできる。この窒化処理は、第１
反応室１２０での処理に先だって行われる。
【０１１４】さらに、真空搬送室１２３に第５反応室を
備え、この第５反応室において実施例１〜３で説明した
上部電極を構成する窒化チタンその他の導電膜の堆積を
行ってもよい。この導電膜の堆積は、第３反応室１２２
の処理の後に行われる。本実施例４によれば、積層膜を
構成する五酸化ニオブ膜と五酸化タンタル膜の清浄度を
保持することができ、誘電体膜の絶縁耐圧を向上して半
導体装置の性能および信頼性を向上できる。加えて、製
造のスループットを向上させることができる。
【０１１５】また、五酸化ニオブ膜の形成と五酸化タン
タル膜の形成を一つの反応室で行ってもよい。この場
合、例えば第１の反応室１２０のガス供給機構は、五酸
化ニオブ膜をＣＶＤ法により形成するための原料ガスを
供給する手段と、五酸化タンタル膜をＣＶＤ法により形
成するための原料ガスを供給する手段との両方を有し、
第３反応室１２２において五酸化ニオブ膜が結晶化され
た後、真空搬送室１２３を介して再び第１反応室１２０
に搬入され、五酸化タンタル膜が堆積される。この後、
真空搬送室１２３を介して第３反応室１２２に搬入さ
れ、五酸化タンタル膜が結晶化される。
【０１１６】この方法によれば、五酸化ニオブと五酸化
タンタルを同一の反応室で堆積できるため、製造装置の
コスト、ひいてはかかる半導体製造装置を用いて製造し
た半導体装置のコストを減少させることができる。
【０１１７】上述した例では、五酸化タンタル膜と五酸
化ニオブ膜との積層膜を持つキャパシタの製造を例に示
したが、五酸化ニオブの積層膜又は五酸化タンタルと五
酸化ニオブの混合物からなる積層膜を製造することもで
きる。
【０１１８】本発明の第２手段による五酸化ニオブを積
層する方法のように、誘電体膜を同じ原料ガスを用いて
積層する場合には、反応室が２つ必要ないことはもとよ
り、異なる２種の原料ガスを扱う必要が無いので、より
低コストとなる。また、五酸化タンタルと五酸化ニオブ
の混合物からなる膜により積層膜を形成する方法も同様
に低コストとなる。ペンタエトキシタンタルとペンタエ
トキシニオブのカクテル原料はペンタエトキシニオブの
みの原料より、混ぜなければならない等、取り扱いに若
干の手間がかかるが、異なる原料ガスにより積層膜を形
成する場合よりは製造工程が複雑とならないからであ
る。
【０１１９】なお、本発明によれば、上述の実施形態に
限らず、本願明細書の課題を解決する手段の欄にあげた
各種手段がそれぞれ適用可能であることはいうまでもな
い。
【０１２０】（実施例５）発明の実施例５を図５で説明
する。これは、五酸化ニオブの積層膜からなる誘電体膜
を用いたＭＩＭキャパシタである。例えば、このＭＩＭ
キャパシタは、図１に示した半導体記憶装置、特にＤＲ
ＡＭ、のキャパシタに適用できるものである。図５中の
下部電極２０６、五酸化ニオブ膜２０７、五酸化ニオブ
膜２０８、上部電極２０９は図１中の下部電極２９、五
酸化ニオブ膜３０、五酸化タンタル膜３１、上部電極３
２の部分に対応するものである。
【０１２１】まず、下部電極の形成までの工程につい
て、図５（ａ）を用いて説明する。シリコン酸化膜から
なるプラグ部層間絶縁膜２０１の内部にバリアメタルで
あるプラグ２０３を形成する。プラグ２０３は、下部電
極２０６と多結晶シリコンからなるプラグ２０２との反
応を抑制するために必要なものである。これにより、プ
ラグ２０３とプラグ２０２との間に、導通を阻害する物
質、例えばシリコン酸化物の形成を抑制して、情報蓄積
用容量素子とメモリセル選択用ＭＩＳＦＥＴとの接続を
良好に維持することができる。プラグ２０３は、プラグ
部層間絶縁膜２０１及びプラグ２０２の上部に、例えば
窒化チタン膜をスパッタリング法あるいはＣＶＤ法によ
り堆積し、これをエッチバックしてプラグ２０２の上部
に残すことによって形成する。エッチバックに代えて、
ＣＭＰ法によって窒化チタン膜を研磨して除去してもよ
い。なお、プラグ２０３は、前記窒化チタン膜等の金属
化合物に限らず、アルミを添加した窒化チタンや窒化タ
ンタル、シリコンを添加した窒化タンタル、などにより
構成してもよい。
【０１２２】その後、シリコン窒化膜２０４とシリコン
酸化膜からなるキャパシタ部層間絶縁膜２０５を形成
し、プラグ２０３が露出するようにキャパシタ部層間絶
縁膜２０５とシリコン窒化膜２０４に溝を形成する。キ
ャパシタ部層間絶縁膜２０５は、例えばオゾン（Ｏ３）
とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに
用いるプラズマＣＶＤ法によって形成する。また、溝は
フォトレジスト膜をマスクとしたエッチングにより加工
する。
【０１２３】次に、ルテニウムからなる下部電極２０６
を堆積する。まず、スパッタリング法によって、基板の
全面に、膜厚が５０ｎｍのルテニウム膜を堆積する。ス
パッタリング法は段差被覆性に乏しいため、溝の内部に
は数ｎｍのルテニウム膜しか形成されない。このスパッ
タリング法によるルテニウム膜を種層として、ＣＶＤ法
によって、基板の全面に、膜厚が２０ｎｍのルテニウム
膜を形成する。このＣＶＤ法によるルテニウム膜は、有
機金属錯体Ｒｕ（Ｃ２Ｈ４Ｃ２Ｈ５）２ (ビスエチルシ
クロペンタジエニルルテニウム)を（Ｃ２Ｈ４）２Ｏ
(テトラヒドロフラン)に０.１ｍｏｌ/ｌの濃度で溶解し
た溶液を液体搬送して形成する。基板と対面するシャワ
ーヘッド内で、液体原料を酸素ガスおよび窒素ガスと混
合し、基板に吹きつける。形成温度は２９０℃、圧力は
５Ｔｏｒｒである。ここで、後の熱処理によってルテニ
ウム膜が変形するのを防ぐために、焼き締めておくこと
が望ましい。具体的には、不活性雰囲気中、例えばアル
ゴン中で、７００℃、１分間の熱処理を行えばよい。
【０１２４】次に、基板の全面に絶縁膜（図示せず）を
堆積する。絶縁膜は、溝への埋め込み性およびキャパシ
タ部層間絶縁膜２０５とのエッチング選択性を考慮して
ＳＯＧ膜とすることが好ましい。ここで、溝の内部を除
くキャパシタ部層間絶縁膜２０５上のルテニウム膜を除
去する。これらの除去にはエッチバック法あるいはＣＭ
Ｐ法を用いることができる。溝の内部に残存する絶縁膜
（図示せず）はウェットエッチングにより除去すること
が可能である。このようにしてルテニウムからなる下部
電極２０６が形成される（図５（ａ））。
【０１２５】次に、基板の全面に膜厚が５ｎｍ以下の五
酸化ニオブ膜２０７を堆積する（図５（ｂ））。五酸化
ニオブ膜２０７の堆積は、例えばペンタエトキシニオブ
（Ｎｂ（Ｃ２Ｈ５Ｏ）５）を含むガスを原料ガスとし、
５００℃以下の減圧状態（例えば４００ｍＴｏｒｒ）に
おけるＣＶＤ法により形成できる。また、例えばペンタ
エトキシニオブと酸化剤（例えばＨ２Ｏ）を交互に供給
する原子層ＣＶＤ法によって形成することもできる。
【０１２６】五酸化ニオブは結晶化温度が低いため、膜
の形成直後に五酸化ニオブ膜は部分的に結晶化するが、
十分な誘電特性を得るためにはさらに結晶化のための熱
処理が必要である。また、有機化合物原料から炭素が膜
中に多く混入しており、リーク電流増加等の電気的特性
に悪影響を及ぼすので、五酸化ニオブ膜２０７を酸化熱
処理する必要がある。ここでは、結晶化熱処理と酸化熱
処理を同時に行う。この熱処理は、下部電極及びバリア
メタルが酸化しない温度の目安である７００℃以下の温
度で行われ、良好な多結晶構造を持つ五酸化ニオブ膜を
得るために五酸化ニオブが十分に結晶化する目安である
５００℃以上の温度で行われることが望ましい。例え
ば、酸素や一酸化二窒素ガス雰囲気中、処理温度５００
℃〜７００℃、処理時間１分〜１０分の条件を例示でき
る。
【０１２７】この熱処理によって、五酸化ニオブ膜２０
７の結晶性の向上により誘電率が増加し、膜中の炭素量
の減少によりリーク電流は減少する。
【０１２８】次に、基板の全面に膜厚が５ｎｍ以下の五
酸化ニオブ膜２０８を堆積する（図５（ｃ））。五酸化
ニオブ膜２０８の堆積は、前述した五酸化ニオブ膜２０
７の堆積と同様の条件で形成すればよい。
【０１２９】次に、五酸化ニオブ膜２０８に熱処理を行
う。この熱処理は、前述した五酸化ニオブ膜２０７の熱
処理と同様の条件で行えばよい。
【０１３０】次に、五酸化二オブ膜２０８上に窒化チタ
ン膜を例えばＣＶＤ法により堆積し、その窒化チタン膜
上にフォトレジスト膜を形成し、このフォトレジスト膜
をマスクとして窒化チタン膜、五酸化二オブ膜２０８及
び五酸化ニオブ膜２０７をエッチングして容量絶縁膜お
よび上部電極２０９を形成する（図５（ｄ））。
【０１３１】このようにして、ルテニウムからなる下部
電極２０６、五酸化ニオブ膜２０７と五酸化二オブ膜２
０８の積層膜からなるキャパシタ誘電体膜、および窒化
チタンからなる上部電極２０９で構成される情報蓄積用
容量素子を形成できる。例えば、この情報蓄積用容量素
子をＤＲＡＭメモリセル選択用ＭＩＳＦＥＴと直列に接
続することとでＤＲＡＭのメモリセルが構成できる。
【０１３２】なお、下部電極２０６を構成する材料とし
ては、ルテニウム膜に代えて、白金膜、あるいは銅膜と
することができる。また、上部電極２０９を構成する材
料としては、窒化チタン膜に代えて、タングステン膜、
あるいはルテニウム膜とすることができる。ルテニウム
からなる上部電極の場合は、下部電極２０６と同様の条
件で形成すればよい。
【０１３３】本実施例５によれば、キャパシタ誘電体膜
として五酸化ニオブ膜を用いるため、キャパシタ誘電体
膜の結晶化に要する熱処理温度を低温化でき、プラグ２
０３の酸化による導通不良を回避できる。また、キャパ
シタ誘電体膜を積層膜により構成し、誘電体膜中の結晶
粒界を分断することで、リーク電流を低減することがで
きる。その積層膜を構成する五酸化ニオブ膜の膜厚を５
ｎｍ以下にすることで、酸化熱処理の効率を良くし残留
炭素を低減でき、膜のストレスが低減し、膜密度が向上
し、モフォロジが改善される結果として、上部電極２０
９と下部電極２０６との間のリーク電流をさらに低減
し、ＤＲＡＭのリフレッシュ特性を改善できる。
【０１３４】ここでは、膜厚５ｎｍ以下である五酸化ニ
オブ膜と膜厚５ｎｍ以下である五酸化ニオブ膜を２段階
で形成したが、これに限らず、例えばキャパシタ誘電体
膜の総膜厚一定の条件において、各層全てが薄ければ最
大の効果が得られるが、膜厚５ｎｍ以下の五酸化ニオブ
膜の上に膜厚５ｎｍより厚い五酸化ニオブ膜を形成す
る、もしくは膜厚５ｎｍより厚い五酸化ニオブ膜の上
に、膜厚５ｎｍ以下である五酸化ニオブ膜を形成して
も、上記の結晶粒界の分断によるリーク電流低減の効果
と膜厚が薄いことによるリーク電流低減の効果を得るこ
とができる。
【０１３５】また、誘電体膜は２段階形成に限る必要は
無く、３段階以上で形成し、１層当たりの膜厚を薄くす
ることで、結晶粒界の分断によるリーク電流低減の効果
と残留炭素減少によるリーク電流低減の効果を大きくす
ることができる。ただし、形成する段数が多くなるとプ
ロセスコストが増大するため、３段階以下とするのが望
ましい。
【０１３６】実施例５において、キャパシタ誘電体膜に
使用した五酸化二オブ膜に代えて、五酸化二オブと五酸
化タンタルの混合物からなる膜を用いることもできる。
その効果を得るための二オブとタンタルの組成比は、キ
ャパシタに要求される仕様に応じて任意に選択すればよ
いが、誘電体膜の結晶化温度を下部電極及びバリアメタ
ルが酸化しない低温の目安である７００℃以下とするた
めには、下層の膜中の二オブに対するタンタルの組成比
を９０％以下とする必要がある。
【０１３７】なお、本発明によれば、上述の実施形態に
限らず、本願明細書の課題を解決する手段の欄にあげた
各種手段がそれぞれ適用可能であることはいうまでもな
い。
【０１３８】（実施例６）発明の実施例６を図６で説明
する。これは、五酸化ニオブの積層膜からなる誘電体膜
を用いて、多結晶シリコンを下部電極に用いるＭＩＳキ
ャパシタを形成する工程である。例えば、このＭＩＳキ
ャパシタは、図２に示した半導体記憶装置、特にＤＲＡ
Ｍ、のキャパシタに適用できるものである。図６中の下
部電極２１０、五酸化ニオブ膜２０７、五酸化ニオブ膜
２０８、上部電極２０９は図２の下部電極２９、五酸化
ニオブ膜３０、五酸化タンタル膜３１、上部電極３２の
部分に対応するものである。
【０１３９】まず、シリコン酸化膜からなるプラグ部層
間絶縁膜２０１の内部にプラグ２０２を形成する。プラ
グ２０２は、Ｎ型不純物（例えばＰ（リン））をドープ
した多結晶シリコン膜をＣＶＤ法で堆積した後、この多
結晶シリコン膜をエッチバックしてスルーホールの内部
に残すことにより形成する。エッチバックに代えて、Ｃ
ＭＰ法により多結晶シリコン膜を研磨して除去してもよ
い。
【０１４０】その後、実施例５と同様に、シリコン窒化
膜２０４とキャパシタ部層間絶縁膜２０５を形成し、プ
ラグ２０２が露出するようにシリコン窒化膜２０４とキ
ャパシタ部層間絶縁膜２０５に溝を形成する。
【０１４１】次に、膜厚２０ｎｍの導電性非晶質シリコ
ン層を溝の内面およびキャパシタ部層間絶縁膜２０５の
上面に渡って形成し、フォトリソグラフィ法およびドラ
イエッチング法によりキャパシタ部層間絶縁膜２０５の
上面の非晶質シリコン層を除去して、深孔の内面にのみ
非晶質シリコン層を残す。溝内表面にシリコンの種付け
をした後、６３０℃で熱処理して結晶化すると同時に表
面を凹凸化して多結晶シリコンからなる下部電極２１０
を形成する（図６（ａ））。
【０１４２】次に、多結晶シリコンからなる下部電極２
１０の表面にＰＨ３を用いてＰをドープした後、ＮＨ３
熱処理して表面に窒化シリコン膜を形成する。膜厚は２
ｎｍ程度と非常に薄いため、図６中には図示していな
い。このシリコン窒化膜は、誘電体膜の形成時および熱
処理時に、下部電極の多結晶シリコンが酸化されるのを
抑制する効果がある。
【０１４３】次に、基板の全面に膜厚が５ｎｍの五酸化
ニオブ膜２０７を堆積する（図６（ｂ））。五酸化ニオ
ブ膜２０７の堆積は、実施例５と同様に行う。さらに、
実施例５と同様に、五酸化ニオブ膜２０７に熱処理を行
う。
【０１４４】次に、五酸化ニオブ膜２０７上に五酸化ニ
オブ膜２０８を堆積する（図６（ｃ））。五酸化ニオブ
膜２０８の堆積は、実施例５と同様に行う。さらに、実
施例５と同様に、五酸化ニオブ膜２０８に熱処理を行
う。
【０１４５】この後の工程は、実施例５とほぼ同様であ
る（図６（ｄ））。
【０１４６】このようにして、多結晶シリコンからなる
下部電極２１０、五酸化ニオブ膜２０７と五酸化二オブ
膜２０８の積層膜からなる容量絶縁膜、および窒化チタ
ンからなる上部電極２０９で構成される情報蓄積用容量
素子を形成できる。これにより、メモリセル選択用ＭＩ
ＳＦＥＴとこれに直列に接続された情報蓄積用容量素子
とで構成されるＤＲＡＭのメモリセルが完成する。本実
施例６によれば、キャパシタ誘電体膜として五酸化ニオ
ブ膜を用いるため、キャパシタ誘電体膜の結晶化に要す
る熱処理温度を低温化でき、多結晶シリコンからなる下
部電極２１０の酸化による容量低下を回避できる。ま
た、キャパシタ誘電体膜を積層膜により構成し、誘電体
膜中の結晶粒界を分断することで、リーク電流を低減す
ることができる。その積層膜を構成する五酸化ニオブ膜
の膜厚を５ｎｍ以下にすることで、酸化熱処理の効率を
良くし残留炭素を低減でき、膜のストレスが低減し、膜
密度が向上し、モフォロジが改善される結果として、上
部電極２０９と下部電極２１０との間のリーク電流をさ
らに低減し、ＤＲＡＭのリフレッシュ特性を改善でき
る。
【０１４７】ここでは、膜厚５ｎｍ以下である五酸化ニ
オブ膜と膜厚５ｎｍ以下である五酸化ニオブ膜を２段階
で形成したが、これに限らず、例えばキャパシタ誘電体
膜の総膜厚一定の条件において、各層全てが薄ければ最
大の効果が得られるが、膜厚５ｎｍ以下の五酸化ニオブ
膜の上に膜厚５ｎｍより厚い五酸化ニオブ膜を形成す
る、もしくは膜厚５ｎｍより厚い五酸化ニオブ膜の上
に、膜厚５ｎｍ以下である五酸化ニオブ膜を形成して
も、上記の結晶粒界の分断によるリーク電流低減の効果
と膜厚が薄いことによるリーク電流低減の効果を得るこ
とができる。
【０１４８】また、誘電体膜は２段階形成に限る必要は
無く、３段階以上で形成し、１層当たりの膜厚を薄くす
ることで、結晶粒界の分断によるリーク電流低減の効果
と残留炭素減少によるリーク電流低減の効果を大きくす
ることができる。ただし、形成する段数が多くなるとプ
ロセスコストが増大するため、３段階以下とするのが望
ましい。
【０１４９】実施例６において、キャパシタ誘電体膜に
使用した五酸化二オブ膜に代えて、五酸化二オブと五酸
化タンタルの混合物からなる膜を用いることもできる。
その効果を得るための二オブとタンタルの組成比は、キ
ャパシタに要求される仕様に応じて任意に選択すればよ
いが、誘電体膜の結晶化温度を下部電極及びバリアメタ
ルが酸化しない低温の目安である７００℃以下とするた
めには、下層の膜中の二オブに対するタンタルの組成比
を４０％以下とする必要がある。このタンタルの組成比
の上限が発明の実施例５で示したものよりも小さい理由
は、シリコン上ではルテニウム上に比べて、タンタルの
添加によって結晶化温度が増大する効果が大きいためで
ある。
【０１５０】実施例３において、ゲート絶縁膜を基板と
ゲートで挟んだ部分は、ＭＩＳ構造のキャパシタとなっ
ており、そのキャパシタの部分に発明の実施例６による
キャパシタを適用し、そのキャパシタによる効果を奏す
ることができる。
【０１５１】なお、本発明によれば、上述の実施形態に
限らず、本願明細書の課題を解決する手段の欄にあげた
各種手段がそれぞれ適用可能であることはいうまでもな
い。
【０１５２】（実施例７）発明の実施例７を図７で説明
する。これは、五酸化ニオブ膜の積層からなる誘電体膜
を用いて、多結晶シリコンを下部電極に用いるＭＩＳキ
ャパシタを形成する工程である。例えば、このＭＩＳキ
ャパシタは、図２に示した半導体記憶装置、特にＤＲＡ
Ｍ、のキャパシタに適用できるものである。図７中の下
部電極２１０、五酸化ニオブ膜２０７、五酸化ニオブ膜
２０８、上部電極２０９は図２の下部電極２９、五酸化
ニオブ膜３０、五酸化タンタル膜３１、上部電極３２の
部分に対応するものである。ただし、下部電極の外側の
側壁の一部をキャパシタとして利用する点が発明の実施
例２と異なる。
【０１５３】まず、シリコン酸化膜からなるプラグ部層
間絶縁膜２０１の内部にプラグ２０２を形成する。プラ
グ２０２の形成は、実施例６と同様の方法で行えばよ
い。
【０１５４】その後、シリコン窒化膜２０４、キャパシ
タ部層間絶縁膜２０５、シリコン窒化膜２１１、シリコ
ン酸化膜２１２を順次形成し、フォトレジスト膜をマス
クとしたエッチングによりプラグ２０２が露出するよう
に溝を形成する。
【０１５５】次に、膜厚２０ｎｍの導電性非晶質シリコ
ン層を溝の内面およびシリコン酸化膜２１２の上面に渡
って形成する（図７（ａ））。ここで、熱処理によって
非晶質シリコン層を結晶化させ、多結晶シリコンを形成
する。この結晶化熱処理は、非晶質シリコン層を円筒型
に加工した後に行ってもよい。
【０１５６】次に、基板の全面にシリコン酸化膜２１３
を堆積する。シリコン酸化膜は、溝への埋め込み性を考
慮してＳＯＧ膜とすることが好ましい。ここで、溝の内
部を除くシリコン酸化膜２１２上の多結晶シリコン膜を
除去する。これらの除去にはエッチバック法あるいはＣ
ＭＰ法を用いることができる（図７（ｂ））。
【０１５７】ここで、溝の内部に残存するシリコン酸化
膜２１３と、溝の外部のシリコン酸化膜２１２をウェッ
トエッチングにより除去する。なお、シリコン窒化膜２
１１がエッチングストッパーになるため、キャパシタ部
層間絶縁膜２０５は除去されない。このようにして多結
晶シリコンからなる円筒型の下部電極２１０が形成され
る（図７（ｃ））。
【０１５８】次に、ＮＨ３熱処理によって、多結晶シリ
コンからなる下部電極２１０の表面に窒化シリコン膜を
形成する。膜厚は２ｎｍ程度と非常に薄いため、図７中
には図示していない。このシリコン窒化膜は、誘電体膜
の形成時および熱処理時に、下部電極の多結晶シリコン
が酸化されるのを抑制する効果がある。
【０１５９】次に、基板の全面に膜厚が５ｎｍ以下の五
酸化ニオブ膜２０７を堆積する。五酸化ニオブ膜２０７
の堆積は、実施例５と同様に行う。さらに、実施例５と
同様に、五酸化ニオブ膜２０７に熱処理を行う。
【０１６０】次に、五酸化ニオブ膜２０７上に、膜厚が
５ｎｍ以下の五酸化ニオブ膜２０８を堆積する。五酸化
ニオブ膜２０８の堆積は、実施例５と同様に行う。さら
に、実施例５と同様に、五酸化ニオブ膜２０８に熱処理
を行う。
【０１６１】この後の工程は、実施例５とほぼ同様であ
る（図７（ｄ））。
【０１６２】このようにして、多結晶シリコンからなる
下部電極２１０、五酸化ニオブ膜２０７と五酸化二オブ
膜２０８の積層膜からなる容量絶縁膜、および窒化チタ
ンからなる上部電極２０９で構成される情報蓄積用容量
素子を形成できる。これにより、メモリセル選択用ＭＩ
ＳＦＥＴとこれに直列に接続された情報蓄積用容量素子
とで構成されるＤＲＡＭのメモリセルが完成する。
【０１６３】なお、容量絶縁膜を構成する材料や形成段
数の範囲については、実施例６で述べた内容と同様であ
るため、ここでは省略する。
【０１６４】また、本実施の効果についても、実施例６
で述べた内容とほぼ同様であるが、下部電極の外側にも
誘電体膜を形成しているため、キャパシタ容量が大き
い。
【０１６５】本実施例７によれば、キャパシタ誘電体膜
として五酸化ニオブ膜を用いるため、キャパシタ誘電体
膜の結晶化に要する熱処理温度を低温化でき、多結晶シ
リコンからなる下部電極２１０の酸化による容量低下を
回避できる。また、キャパシタ誘電体膜を積層膜により
構成し、誘電体膜中の結晶粒界を分断することで、リー
ク電流を低減することができる。その積層膜を構成する
五酸化ニオブ膜の膜厚を５ｎｍ以下にすることで、酸化
熱処理の効率を良くし残留炭素を低減でき、膜のストレ
スが低減し、膜密度が向上し、モフォロジが改善される
結果として、上部電極２０９と下部電極２１０との間の
リーク電流をさらに低減し、ＤＲＡＭのリフレッシュ特
性を改善できる。
【０１６６】ここでは、膜厚５ｎｍ以下である五酸化ニ
オブ膜と膜厚５ｎｍ以下である五酸化ニオブ膜を２段階
で形成したが、これに限らず、例えばキャパシタ誘電体
膜の総膜厚一定の条件において、各層全てが薄ければ最
大の効果が得られるが、膜厚５ｎｍ以下の五酸化ニオブ
膜の上に膜厚５ｎｍより厚い五酸化ニオブ膜を形成す
る、もしくは膜厚５ｎｍより厚い五酸化ニオブ膜の上
に、膜厚５ｎｍ以下である五酸化ニオブ膜を形成して
も、上記の結晶粒界の分断によるリーク電流低減の効果
と膜厚が薄いことによるリーク電流低減の効果を得るこ
とができる。
【０１６７】また、誘電体膜は２段階形成に限る必要は
無く、３段階以上で形成し、１層当たりの膜厚を薄くす
ることで、結晶粒界の分断によるリーク電流低減の効果
と残留炭素減少によるリーク電流低減の効果を大きくす
ることができる。ただし、形成する段数が多くなるとプ
ロセスコストが増大するため、３段階以下とするのが望
ましい。
【０１６８】実施例７において、キャパシタ誘電体膜に
使用した五酸化二オブ膜に代えて、五酸化二オブと五酸
化タンタルの混合物からなる膜を用いることもできる。
その効果を得るための二オブとタンタルの組成比は、キ
ャパシタに要求される仕様に応じて任意に選択すればよ
いが、誘電体膜の結晶化温度を下部電極及びバリアメタ
ルが酸化しない低温の目安である７００℃以下とするた
めには、下層の膜中の二オブに対するタンタルの組成比
を４０％以下とする必要がある。このタンタルの組成比
の上限が発明の実施例５で示したものよりも小さい理由
は、シリコン上ではルテニウム上に比べて、タンタルの
添加によって結晶化温度が増大する効果が大きいためで
ある。
【０１６９】なお、本発明によれば、上述の実施例に限
らず、本願明細書の課題を解決する手段の欄にあげた各
種手段がそれぞれ適用可能であることはいうまでもな
い。
【０１７０】（実施例８）発明の実施例８を図８で説明
する。これは、五酸化ニオブの積層からなる誘電体膜を
用いて、例えばＲＦアナログデバイスとＣＭＯＳロジッ
クデバイスをワンチップ内に集積する際に有効である平
面型のＭＩＭキャパシタを形成する工程である。
【０１７１】まず、銅（Ｃｕ）からなる下部電極２１４
を形成する。Ｃｕは拡散係数が大きいため、誘電体膜を
形成する前に、ＴａＮなどのバリア層２１５を形成する
必要がある（図８（ａ））。
【０１７２】次に、基板の全面に膜厚が５ｎｍ以下の五
酸化ニオブ膜２０７を堆積する（図８（ｂ））。五酸化
ニオブ膜２０７の堆積は、実施例５と同様に行う。さら
に、実施例５と同様に、五酸化ニオブ膜２０７に熱処理
を行う。
【０１７３】次に、五酸化ニオブ膜２０７上に、膜厚が
５ｎｍ以下の五酸化ニオブ膜２０８を堆積する（図８
（ｃ））。五酸化ニオブ膜２０８の堆積は、実施例５と
同様に行う。さらに、実施例５と同様に、五酸化ニオブ
膜２０８に熱処理を行う。
【０１７４】次に、ＴａＮなどのバリア層２１６を形成
した後、Ｃｕからなる上部電極２１７を形成する。
【０１７５】このようにして、Ｃｕからなる下部電極２
１４、五酸化ニオブ膜２０７と五酸化二オブ膜２０８の
積層膜からなる容量絶縁膜、およびＣｕからなる上部電
極２１７で構成される情報蓄積用容量素子を形成でき
る。キャパシタの面積を規定するためにはそれぞれの層
を加工する必要があるが、その工程は求められる形状に
応じて任意に選択すればよい。
【０１７６】本実施例８によれば、容量絶縁膜として五
酸化ニオブ膜を用いるため、容量絶縁膜の結晶化に要す
る熱処理温度を低温化できる。また、多結晶化した五酸
化二オブ膜を２段階で形成することにより、結晶性が高
く、膜中の炭素量が少ない五酸化二オブ膜を形成でき
る。その結果、耐熱性の低いＣｕ電極上においても誘電
率の大きい容量絶縁膜が得られるため、情報蓄積用容量
素子の蓄積電荷量を増大できる。また、上部電極２１７
と下部電極２１４との間のリーク電流を低減できる。
【０１７７】なお、本実施例８のような平面キャパシタ
では、五酸化二オブ膜の形成方法として、ＣＶＤ法では
なくスパッタリング法を用いることも十分考えられる。
例えば、二オブ金属ターゲットを用いて、アルゴンと酸
素の混合雰囲気中でスパッタリングすればよい。スパッ
タリング法では、有機金属化合物原料を用いないため、
五酸化二オブ膜中に炭素は混入せず、結晶化温度を低温
下する効果はあるが、膜中の残留炭素を低減する効果は
有しない。しかし、多段階形成により、五酸化二オブ膜
のリークパスとなる結晶粒界が分断されるため、キャパ
シタのリーク電流が低減できる。また、多段階形成し、
一層当たりの膜厚を薄くすることで、五酸化二オブ膜の
ストレスが低減し、密度が向上し、モフォロジが改善さ
れ、リーク電流の低減に寄与する。
【０１７８】本実施例８では、容量絶縁膜を構成する材
料として五酸化ニオブを用いたが、五酸化二オブに代え
て、五酸化二オブと五酸化タンタルの固溶体を用いても
よい。二オブとタンタルの組成比は、キャパシタに要求
される仕様に応じて任意に選択すればよいが、誘電体膜
の結晶化温度を下部電極及びバリアメタルが酸化しない
低温の目安である７００℃以下とするためには、二オブ
に対するタンタルの組成比を９０％以下とする必要があ
る。
【０１７９】また、誘電体膜は２段階形成に限る必要は
無く、３段階以上で形成することで、結晶粒界の分断に
よるリーク電流低減の効果を大きくすることができ、１
層当たりの膜厚を薄くすることで、膜質向上によるリー
ク電流低減の効果を大きくすることができる。ただし、
形成する段数が多くなるとプロセスコストが増大するた
め、３段階以下とするのが望ましい。五酸化ニオブ膜の
代わりに五酸化二オブと五酸化タンタルの混合物からな
る膜を用いる場合でも同様である。
【０１８０】本発明によれば、上述の実施形態に限ら
ず、本願明細書の課題を解決する手段の欄にあげた各種
手段がそれぞれ適用可能であることはいうまでもない。
例えば、キャパシタ誘電体膜に実施例１の誘電体膜を用
いて、その誘電体膜による効果を奏することができる。
実施例８のＭＩＭ構造における下部電極をシリコンと
し、ＭＩＳ構造としても、熱処理温度が低く、リーク電
流の少ないキャパシタを構成することができる。
【０１８１】（実施例９）発明の実施例９は、ＲＦアナ
ログデバイスとＣＭＯＳロジックデバイスをワンチップ
内に集積した半導体集積回路の１例であり、そのロジッ
ク部、アナログ部、メモリ部の断面構造図である。この
発明の実施例９においては、図９の３１２，３１３,３
１４が発明の実施例８のＭＩＭキャパシタに対応したも
のとなっている。ここでは、ＣＭＯＳ構造を前提として
説明するが、バイポーラトランジスタとＣＭＯＳとを混
在したいわゆるＢｉＣＭＯＳ構造などにも本発明を適用
できることはもちろんである。図９では、一つのＰ型シ
リコン基板Ｐ−ＳＵＢ上にロジック部、アナログ部、メ
モリ部が形成されている。一つのＰ型シリコン基板Ｐ−
ＳＵＢ内部には、Ｎウェル領域３０２、３０３、３０４
が島状に形成され、さらにそれぞれのＮウェル領域の中
に、Ｎウェル領域３０５、３０６、３０７およびＰウェ
ル領域３０８、３０９、３１０が図のように形成されて
いる。またＮウェル領域３０５、３０６、３０７にはＰ
ＭＯＳトランジスタ、Ｐウェル領域３０８、３０９、３
１０にはＮＭＯＳトランジスタが形成され、トランジス
タの隣接部にはＮウェル、Ｐウェル領域への給電部が示
されている。さらに、アナログ部には多結晶シリコン配
線層３１５で形成した抵抗成分が示されており、その他
にはゲート酸化膜３２８、シリサイド層３２６、サイド
スペーサ３２７、シリコン窒化膜３２５等が図に示され
ている。
【０１８２】図９において、ロジック部のようにトラン
ジスタをシリサイド化すると、拡散層領域におけるリー
ク電流が増加することがある。したがって、シリサイド
化したトランジスタをメモリセルに利用すると、メモリ
セルのデータ保持特性を悪化させる場合がある。このよ
うな場合は、図９のようにＰウェル領域３１０に形成し
たＮＭＯＳトランジスタをシリサイド化せずにメモリセ
ルを形成してもよい。また特に図示していないが、多結
晶シリコン配線層３１５は、シリサイド化をしないと抵
抗値が大きくなるので、多結晶シリコン配線３１５上に
タングステンＷ等を積層した、いわゆるポリメタル構造
としてもよい。さらに多結晶シリコン配線層３１５上だ
けを選択的にシリサイド化して、拡散層領域をシリサイ
ド化しないトランジスタ構造としてもよい。もちろん、
リーク電流が保持特性に悪影響を及ぼさない程度であれ
ば、ロジック部のトランジスタと同様にシリサイドして
もよい。その場合、シリサイド化させないための追加マ
スクが不要となり、より低コスト化できる。
【０１８３】また、図９におけるウエル構造は、いわゆ
る３重ウェル構造であり、ロジック部、アナログ部、メ
モリ部をそれぞれＮウェル領域３０２，３０３，３０４
で分離している。これにより、ロジック部、アナログ
部、メモリ部のそれぞれの領域は電気的に分離できるの
で互いの干渉を避けることができて安定に動作すること
が可能となる。また、それぞれの動作電圧に適したＮウ
ェル、Ｐウェルの電位を設定できる。もちろん、このよ
うに３重ウェル構造が必要ない場合には、Ｎウェル領域
３０２，３０３，３０４のないより単純な構成にしても
よいし、メモリ部のみ、あるいはメモリ部とアナログ部
のみをＮウェル領域３０３，３０４で分離する、あるい
は２つの領域を同じＮウェル領域で囲むなど必要に応じ
て種々の変形が可能である。
【０１８４】図９において、基板の上に示した破線は、
金属配線層(３２０〜３２４)とそのコンタクト層(３１
６〜３１９)の位置を示している。ＭＩＭキャパシタ３
１２，３１３，３１４は、それぞれロジック部、アナロ
グ部、メモリ部で利用されている。例えば、ロジック部
では電源に接続される配線にキャパシタを設けることに
より、電源の静電容量を増加させて電源を安定化するこ
とに利用できる。これをアナログ部やメモリ部にも使う
ことももちろん可能である。さらにアナログ部のキャパ
シタ素子や後述するようにメモリ部におけるメモリセル
に応用することができる。
【０１８５】従来の１Ｔ１Ｃセルにおいては、下部電極
としては耐熱性等に優れた多結晶シリコンが主に用いら
れ、上部電極としてはＴｉＮなどの耐酸化性を有する金
属を用いてメモリキャパシタを形成していた。したがっ
て、ロジックで用いられる金属配線層を、キャパシタの
電極に用いることは困難であった。本実施例のＭＩＭキ
ャパシタは、下部電極として例えば第３層の金属配線層
３２２を利用する。下部電極を形成した後、積層膜から
なるキャパシタ誘電体膜を形成してさらに上部電極を形
成する。このとき上部電極は第４層の金属配線層３２３
と配線層３２２の間のビアホール３１８の層に形成され
る。このように、キャパシタの下部電極に配線層を利用
すれば、ロジック部、アナログ部、メモリ部におけるキ
ャパシタの片方の電極形成において、特別なプロセスが
不要となる。またメモリ部においては、従来の立体構造
を有する１Ｔ１Ｃセルとは異なり、キャパシタが平面構
造であるためロジックの金属配線層を容易に利用でき、
さらに平面構造であることから加工が容易であり、歩留
まり良くキャパシタを形成できる。また配線層として
は、例えばＡｌやＣｕを主成分とする金属配線などを利
用できる。図面には記載していないが、各配線層にバリ
アメタルを利用することもできる。バリアメタルとして
は、ＴｉＮ、ＴａＮ等が挙げられる。
【０１８６】本実施例９では、単純な平面構造のキャパ
シタであるといったことから、加工が容易であるためプ
ロセスコストが低減できる。さらに、配線層をＭＩＭキ
ャパシタの電極に利用することで、メモリ部、ロジック
部、アナログ部のキャパシタを同様の構造、および同様
の材料で形成、コスト低減、信頼性や歩留まりの向上が
実現できる。また、高誘電体膜として、五酸化ニオブ膜
の積層膜を利用するので、結晶化温度を下げることがで
き、下部電極及びバリアメタルの酸化を防ぐことがで
き、キャパシタ容量低下及び導通不良を回避できる。
【０１８７】ここでは、五酸化ニオブ膜の積層膜を有す
る平面キャパシタを用いたが、各実施例で示したような
五酸化タンタルと五酸化ニオブの積層膜，又はｘ＜ｙの
関係を保つ（Ｔａ１−ｘＮｂｘ）２Ｏ５／（Ｔａ１−ｙ
Ｎｂｙ）２Ｏ５），又は五酸化ニオブの積層膜，又は五
酸化タンタルと五酸化ニオブの混合物からなる積層膜を
用いた平面キャパシタを適用しても、それぞれのキャパ
シタによる効果を奏することができる。
【０１８８】実施例９のキャパシタ３１２,３１３,３１
４は平面構造であるが、実施例１，２，５，６，７の溝
型構造のキャパシタを適用して、それぞれのキャパシタ
の効果を奏することができる。
【０１８９】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。以下、例をあげておく。
【０１９０】実施例１，５，８はそれぞれＭＩＭ構造を
有するキャパシタであるため、各実施形態のキャパシタ
誘電体膜はそれぞれ置き換えて用いることができ、それ
ぞれの膜による効果を得ることができる。同様に、実施
例２，６，７はそれぞれＭＩＳ構造であるため、各実施
形態のキャパシタ誘電体膜はそれぞれ置き換えて用いる
ことができ、それぞれの膜による効果を得ることができ
る。
【０１９１】実施例３のゲート絶縁膜を基板とゲートで
挟んだ部分は、ＭＩＳ構造のキャパシタとなっており、
そのキャパシタの部分に他の実施例２，６におけるキャ
パシタ誘電体膜を適用し、それぞれの誘電体膜による効
果を奏することができる。
【０１９２】実施例３において説明したＭＩＳＦＥＴ
は、はあらゆる半導体装置、例えばＳＲＡＭ、電気的書
き換え可能な一括消去型の読み出し専用メモリ、例えば
ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴや、周辺回路
のＭＩＳＦＥＴに適用できる。
【０１９３】実施例１，２，５，６，７，８のキャパシ
タは、ＤＲＡＭだけではなく、ＤＲＡＭを混載したあら
ゆる半導体装置、あるいは、キャパシタを有するあらゆ
る半導体装置に適用できる。
【０１９４】本実施例においては、実施例１，２，３，
４における五酸化タンタル膜と五酸化ニオブ膜との積層
膜による例と、実施例５，６，７，８において五酸化ニ
オブ膜どうしの積層膜による例を中心に説明したが、そ
れぞれの実施形態において本明細書の課題を解決する手
段の欄に記載した膜の組合せ、あるいは他の実施の形態
で説明した膜の組合せを適宜適用できるものであり、そ
れぞれに記載した効果を奏することができる。
【０１９５】
【発明の効果】本発明の代表的な実施形態によれば、キ
ャパシタ絶縁膜の熱処理温度を低温化することができる
ので、多結晶シリコン下部電極の酸化による容量の低下
（ＭＩＳ構造）や、バリアメタルの酸化によるコンタク
ト抵抗の増大（ＭＩＭ構造）の抑制が可能となる。つま
り、半導体容量素子の微細化による高集積化、工程簡略
化および高信頼化による歩留まりの向上、等を実現する
ことができる。さらに、五酸化タンタル単層に比べて誘
電率を大きくすることが可能となる。これにより、信号
量を増大させてデバイス動作の信頼性を向上させること
が可能である。あるいは、キャパシタ高さを低減してプ
ロセス負荷を低減することができる。
【０１９６】キャパシタ誘電体膜を積層膜により構成
し、誘電体膜中の結晶粒界を分断することで、リーク電
流を低減することができる。また、その積層膜を構成す
る絶縁膜の膜厚を薄くすることで、膜のストレスが低減
し、膜密度が向上し、モフォロジが改善される結果とし
て、さらにリーク電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施例１を説明する工程の縦断面図で
ある。
【図２】本発明の実施例２を説明する工程の縦断面図で
ある。
【図３】本発明の実施例３を説明する工程の縦断面図で
ある。
【図４】本発明の実施例４を説明する工程の縦断面図で
ある。
【図５】本発明の実施例５を説明する工程の縦断面図で
ある。
【図６】本発明の実施例６を説明する工程の縦断面図で
ある。
【図７】本発明の実施例７を説明する工程の縦断面図で
ある。
【図８】本発明の実施例８を説明する工程の縦断面図で
ある。
【図９】本発明の実施例８を用いた半導体集積回路のロ
ジック部、アナログ部、メモリ部の断面構造図である。
【図１０】ＭＩＭ構造において、五酸化タンタル膜に添
加するニオブの量が多いほど、結晶化温度が低温化し、
同時に比誘電率が増大することを説明する図である。
【図１１】ＭＩＳ構造において、五酸化タンタル膜に添
加するニオブの量が多いほど、結晶化温度が低温化し、
同時に比誘電率が増大することを説明する図である。
【図１２】五酸化タンタル膜に添加するニオブの量が多
いほど、リーク電流密度が増大することを説明する図で
ある。
【図１３】五酸化タンタル膜と五酸化ニオブ膜の積層膜
について、低温結晶化の効果を説明する図である。
【図１４】五酸化タンタル膜と五酸化ニオブ膜との積層
膜について、低リーク電流化の効果を説明する図であ
る。
【図１５】五酸化ニオブ膜の多段階形成によるリーク電
流の低減の効果を説明する図である。
【符号の説明】
１・・・半導体基板、２・・・溝、３・・・シリコン酸化膜、４・
・・シリコン酸化膜、５・・・Ｎ型半導体領域、６・・・Ｐ型ウ
エル、７・・・ゲート酸化膜、８・・・ゲート電極、９・・・シ
リコン窒化膜、１０・・・Ｎ型半導体領域、１１・・・シリコ
ン窒化膜、１２・・・ＳＯＧ膜、１３・・・シリコン酸化膜、
１４・・・シリコン酸化膜、１５・・・コンタクトホール、１
６・・・コンタクトホール、１７・・・プラグ、１８・・・シリ
コン酸化膜、１９・・・シリコン窒化膜、２０・・・ＴｉＳｉ
２層、２１・・・サイドウォールスペーサ、２２・・・ＳＯＧ
膜、２３・・・シリコン酸化膜、２４・・・シリコン酸化膜、
２５・・・スルーホール、２６・・・プラグ、２７・・・シリコ
ン窒化膜、２８・・・絶縁膜、２９・・・下部電極、３０・・・
五酸化ニオブ膜、３１・・・五酸化タンタル膜、３２・・・上
部電極、３３・・・シリコン酸化膜、３４・・・ＳＯＧ膜、３
５・・・プラグ、３６・・・第２層配線 １０１・・・半導体基板、１０２・・・溝、１０３・・・シリコ
ン酸化膜、１０４・・・五酸化ニオブ膜、１０５・・・五酸化
タンタル膜、１０６・・・ゲート電極、１０７・・・半導体領
域、１０８・・・サイドウォールスペーサ、１０９・・・半導
体領域、１２０・・・第１反応室、１２１・・・第２反応室、
１２２・・・第３反応室、１２３・・・真空搬送室、１２４・・
・ロードロック室、１２５・・・ロードロック室、１２６・・
・カセット室、１２７・・・カセット室、１２８・・・ウェ
ハ、１２９・・・ウェハ ２０１・・・プラグ部層間絶縁膜、２０２・・・プラグ、２０
３・・・プラグ、２０４・・・シリコン窒化膜、２０５・・・キ
ャパシタ部層間絶縁膜、２０６・・・下部電極、２０７・・・
五酸化二オブ膜、２０８・・・五酸化二オブ膜、２０９・・・
上部電極、２１０・・・下部電極、２１１・・・シリコン窒化
膜、２１２・・・シリコン酸化膜、２１３・・・シリコン酸化
膜、２１４・・・下部電極、２１５・・・バリア層、２１６・・
・バリア層、２１７・・・上部電極 ３０１・・・Ｐ型シリコン基板、３０２・・・Ｎウェル領域、
３０３・・・Ｎウェル領域、３０４・・・Ｎウェル領域、３０
５・・・Ｎウェル領域、３０６・・・Ｎウェル領域、３０７・・
・Ｎウェル領域、３０８・・・Ｐウェル領域、３０９・・・Ｐ
ウェル領域、３１０・・・Ｐウェル領域、３１１・・・素子分
離酸化膜、３１２・・・ＭＩＭキャパシタ、３１３・・・ＭＩ
Ｍキャパシタ、３１４・・・ＭＩＭキャパシタ、３１５・・・
多結晶シリコン配線層、３１６・・・ビアホール、３１７・
・・ビアホール、３１８・・・ビアホール、３１９・・・ビアホ
ール、３２０・・・第１層の金属配線層、３２１・・・第２層
の金属配線層、３２２・・・第３層の金属配線層、３２３・
・・第４層の金属配線層、３２４・・・第５層の金属配線
層、３２５・・・シリコン窒化膜 ３２６・・・シリサイド層、３２７・・・サイドスペーサ、３
２８・・・ゲート酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 27/04 Ｃ 27/108 29/78 Ｆターム(参考） 5F038 AC05 AC10 AC15 EZ14 EZ15 EZ20 5F048 AB01 AB03 AB10 AC03 AC05 AC10 BB05 BB08 BB09 BB12 BE02 BE03 BF06 DA25 DA27 DA30 5F058 BA11 BC20 BD01 BD05 BF02 BF27 BF29 BH01 5F083 AD02 AD10 AD24 AD31 AD48 AD49 AD60 AD62 GA06 GA29 HA01 HA02 JA02 JA05 JA06 JA35 JA36 JA38 JA39 JA40 JA56 KA05 MA03 MA06 MA16 MA17 MA20 NA01 PR10 PR12 PR21 PR23 PR29 PR33 PR39 PR40 PR46 PR56 ZA12 5F140 AA24 BD01 BD02 BD07 BD11 BD12 BE08 BE10 BE16 BF01 BF04 BF07 BF10 BG08 BG12 BG14 BG51 BG53 BH15 BK02 BK13 CB04

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】第１の電極と、誘電体膜と、第２の電極と
    からなるキャパシタを有する半導体装置であって、該誘
    電体膜は、五酸化ニオブ膜又は、五酸化タンタルと五酸
    化ニオブとの混合物からなる膜のいずれかによる第１の
    膜と、五酸化タンタル膜又は、五酸化ニオブ膜又は、五
    酸化タンタルと五酸化ニオブの混合物からなる膜のいず
    れかによる第２の膜との積層膜とを含み、該第１の膜は
    該第１の電極側にあることを特徴とする半導体装置。
  2. 【請求項２】第１の電極と、誘電体膜と、第２の電極と
    からなるキャパシタを有する半導体装置であって、該誘
    電体膜は、五酸化ニオブ膜からなる第１の膜と該第１の
    膜上に形成された五酸化タンタル膜からなる第２の膜と
    の積層膜とを含み、該第１の膜は該第１の電極側にある
    ことを特徴とする半導体装置。
  3. 【請求項３】第１の電極と、誘電体膜と、第２の電極と
    からなるキャパシタを有する半導体装置であって、該誘
    電体膜は、五酸化ニオブ膜からなる第１の膜と該第１の
    膜上に形成された五酸化ニオブ膜からなる第２の膜との
    積層膜とを含み、該第１の膜は該第１の電極側にあるこ
    とを特徴とする半導体装置。
  4. 【請求項４】第１の電極と、誘電体膜と、第２の電極と
    からなるキャパシタを有する半導体装置であって、該誘
    電体膜は、五酸化タンタルと五酸化ニオブとの混合物か
    らなる第１の膜と該第１の膜上に形成された五酸化タン
    タルと五酸化ニオブの混合物からなる第２の膜との積層
    膜とを含み、該第１の膜は該第１の電極側にあることを
    特徴とする半導体装置。
  5. 【請求項５】前記第１の膜と前記第２の膜は、ほぼ同じ
    五酸化タンタルと五酸化ニオブの組成比で構成されてい
    ることを特徴とする請求項４に記載の半導体装置。
  6. 【請求項６】前記第１の膜は、前記第１の電極上に形成
    された後に熱処理された膜であり、前記第２の膜は、該
    熱処理された第１の膜の上に形成された後に熱処理され
    た膜であることを特徴とする請求項１から請求項５に記
    載の半導体装置。
  7. 【請求項７】前記誘電体膜を構成する前記第１又は前記
    第２の膜のうち、いずれかは、その膜厚が５ｎｍ以下で
    あることを特徴とする請求項１から請求項６に記載の半
    導体装置。
  8. 【請求項８】前記第２の電極は窒化チタンからなること
    を特徴とする請求項１から請求項７に記載の半導体装
    置。
  9. 【請求項９】前記第１の電極は多結晶シリコンからなる
    ことを特徴とする請求項１から請求項８に記載の半導体
    装置。
  10. 【請求項１０】前記第１の膜におけるニオブに対するタ
    ンタルの組成比は４０原子パーセント以下であることを
    特徴とする請求項９に記載の半導体装置。
  11. 【請求項１１】前記第１の電極表面には、粒状のシリコ
    ン結晶による凹凸が形成されていることを特徴とする請
    求項９及び請求項１０に記載の半導体装置。
  12. 【請求項１２】前記第１の電極はルテニウム、白金、銅
    のいずれかからなることを特徴とする請求項１から請求
    項８に記載の半導体装置。
  13. 【請求項１３】前記第１の膜におけるニオブに対するタ
    ンタルの組成比は９０原子パーセント以下であることを
    特徴とする請求項１２に記載の半導体装置。
  14. 【請求項１４】前記キャパシタは、ルテニウムからなる
    第１の電極と多結晶シリコンからなるプラグを、窒化チ
    タン、アルミを添加した窒化チタン、窒化タンタル、シ
    リコンを添加した窒化タンタルのいずれかからなるバリ
    アメタルを介して電気的に接続していることを特徴とす
    る請求項１から請求項８及び請求項１３に記載の半導体
    装置。
  15. 【請求項１５】前記半導体装置は、メモリ、ロジック回
    路、アナログ回路の何れかを含むことを特徴とする請求
    項１から請求項１４に記載の半導体装置。
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