JP2008294228A

JP2008294228A - 半導体メモリ素子及びその製造方法

Info

Publication number: JP2008294228A
Application number: JP2007138270A
Authority: JP
Inventors: Daisuke Inomata; 大介猪股
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2007-05-24
Filing date: 2007-05-24
Publication date: 2008-12-04

Abstract

【課題】金属拡散を抑制する下部電極を提供する。
【解決手段】本発明による半導体メモリ素子は、半導体基板を覆う絶縁膜と、前記絶縁膜を貫通する導電性プラグと、前記絶縁膜上に形成されて前記導電性プラグに電気的に接続している下部電極と、前記下部電極上に形成された誘電体薄膜と、前記誘電体薄膜上に形成された上部電極と、からなる半導体メモリ素子であって、前記下部電極が１mol％以上の酸素を含有する金属からなっていることを特徴としている。
【選択図】図５

Description

発明の詳細な説明

本発明は、半導体メモリ素子及びその製造方法に関し、特に強誘電体若しくは高誘電体キャパシタを備えた半導体メモリ素子及びその製造方法に関する。

近年、半導体メモリ素子の高集積化に伴い、誘電率の比較的高い高誘電体（以下、比誘電率が10程度以上の常誘導体を高誘電体と称する）を用いたキャパシタや、自発分極特性を有する強誘電体を用いたキャパシタが注目されている。更に、上記した半導体メモリ素子をより一層高集積化するために、スタック構造の半導体メモリ素子がプレーナ構造に替えて用いられつつある。かかるスタック型メモリ素子においては、トランジスタが作り込まれている半導体基板の上部に層間絶縁層を介して、下部電極、誘電体薄膜、及び上部電極からなるキャパシタ部が形成されており、トランジスタのソース・ドレイン領域とキャパシタ部の下部電極とが、層間絶縁層を貫通する導電性プラグによって電気的に接続された構造になっている。

従って、導電性プラグにタングステンやポリシリコンを使用し、下部電極に白金（Pt）を使用した場合は、下部電極に導電性プラグを構成する材料が拡散することがあった。かかる導電性プラグ材の下部電極への拡散を抑えるため、下部電極と導電性プラグとの間にTiN等からなる拡散バリア層を設けることがある。

更に、誘電体薄膜に用いる高誘電体や強誘電体の結晶化のためには、約600〜800℃の高温酸化性雰囲気で熱処理する必要があり、その際、酸化性雰囲気中の酸素が下部電極内を拡散して、上記した拡散バリア層や導電性プラグを酸化することがあった。かかる酸素の拡散を抑えるため、特許文献１や特許文献２に示されるように、窒化チタンアルミニウム（TiAlN）層、イリジウム（Ir）層及び酸化イリジウム（IrO₂）層等の酸素バリア層を下部電極と拡散バリア層との間に設けることがある。
特開２０００−０３１４２８号公報特開２００５−１５０６８８号公報

しかしながら、白金の熱膨張係数はIrOxの熱膨張係数と大きく異なっている上、白金層には酸化物が形成されにくいため、白金層とIrOx層との間では剥離が生じ易い。特に、強誘電体膜を構成しているBiやPb等の金属元素がIrOx層の表面に拡散した場合においては、図１に示すように、低温であっても白金層とIrOx層との間で剥離が生じることがあった。

本発明は上記した点に鑑みてなされたものであり、金属拡散を抑制する白金層及びその製造方法を提供することを目的とする。

本発明による半導体メモリ素子は、半導体基板を覆う絶縁膜と、前記絶縁膜を貫通する導電性プラグと、前記絶縁膜上に形成されて前記導電性プラグに電気的に接続している下部電極と、前記下部電極上に形成された誘電体薄膜と、前記誘電体薄膜上に形成された上部電極と、からなり、前記下部電極が１mol％以上の酸素を含有する金属からなっていることを特徴としている。

また、本発明による半導体メモリの製造方法は、半導体基板を覆う絶縁膜と、前記絶縁膜を貫通する導電性プラグと、前記絶縁膜上に形成されて前記導電性プラグに電気的に接続している下部電極と、前記下部電極上に形成された誘電体薄膜と、前記誘電体薄膜上に形成された上部電極と、からなる半導体メモリ素子の製造方法であって、酸素を含む混合ガス雰囲気でのスパッタリングによって前記下部電極が形成されることを特徴としている。

また、上記の半導体メモリの製造方法においては、酸素を含む金属ターゲットを用いてスパッタリングすることによって前記下部電極が形成されても良い。

本発明によれば、下部電極における金属拡散が抑制され、よって信頼性の高い半導体メモリ素子を提供することが可能となる。

発明の実施の形態

以下、本発明の半導体メモリ素子に係る実施形態を、添付図面に基づいて説明する。

図２は本発明のメモリ素子の一実施形態の構成を示す断面図である。図１のメモリ素子100は、半導体基板10の表面に形成されたMOSFET等のトランジスタ20、半導体基板10の表面を覆う酸化シリコン等の絶縁材料からなる層間絶縁層30、層間絶縁層30を貫通するタングステン、多結晶シリコン等の導電性材料からなるコンタクトプラグ40、少なくともコンタクトプラグ40を覆うように層間絶縁層30上に形成されたキャパシタ部50、及び酸化シリコン等の絶縁材料からなる埋込絶縁膜60から構成されている。

トランジスタ20はソース・ドレイン領域21、ゲート絶縁膜22、及びゲート23を有し、ゲート23には図示しないワード線が電気的に接続されている。トランジスタ20のソース・ドレイン領域21の一方にはコンタクトプラグ40が接続している。また、ソース・ドレイン領域21の他方には図示しないビット線が接続されている。

キャパシタ部50は、コンタクトプラグ40上に積層構造で形成されている。すなわち、コンタクトプラグ40上には、コンタクトプラグ材の熱拡散を防止するTiNからなる導電性拡散バリア層51が形成されている。導電性拡散バリア層51上には、酸素の拡散を防止する導電性酸素拡散バリア層52が形成されている。導電性酸素拡散バリア層52上には、白金等の貴金属からなる下部電極53が形成されている。下部電極53上には、高誘電体若しくは強誘電体からなる誘電体層54が形成されている。誘電体層54上には、白金等の貴金属からなる上部電極55が形成されている。本実施形態においては、導電性酸素拡散バリア層52は、窒化チタンアルミニウム層52a、イリジウム層52b及び酸化イリジウム層52cからなる３層構造を有しており、IrO₂層52cが下部電極53に接している。

誘電体層54の材料としては、例えば、強誘電体であれば、Bi層状化合物であるSrBi₂Ta₂O₉（以下、この組成式における組成の割合を変えたもの及びNbに代表される添加物を加えたり置換したりしたものを含む一連の化合物群をSBTと称する）やPb(Zr_1-xTi_x)O₃で表わされるチタン酸ジルコン酸鉛（以下、この組成式における組成の割合を変えたもの及びLaやCa等の添加物を加えたもの含む一連の化合物群をPZTと称する）等の３元系以上の金属酸化物誘電体が挙げられる。また、BLTと称されるチタン酸ビスマスにランタンを添加したものや、前述した強誘電体材料に他の誘電体材料を固溶したものであっても良い。一方、高誘電体であれば、例えば、SrTiO₃（STO）、（Ba, Sr）TiO₃（BSTO）、チタン酸バリウム・ストロンチウム等が挙げられる。

従来の下部電極では、図３のSEM写真に示されるように、膜厚方向における一端から他端までを１つのグレイン（結晶粒）だけで構成する構造を有していた。図４は図３の下部電極部分を模式的に示した部分断面図である。すなわち、互いに隣接するグレイン同士の境界面は、下部電極の膜厚方向の一端から他端までを屈曲することなく貫通していた。よって、下部電極の近傍に存在する誘電体薄膜を構成している金属が、かかるグレイン同士の境界面に沿って容易に下部電極を通り抜けることが可能であった。

これに対して、本実施形態においては、後述するように、下部電極の形成の際に、特定の条件の下でスパッタリングが行なわれるため、図５に示すように、下部電極の膜厚方向における一端から他端までが、複数の比較的小さなグレインによって構成される構造を有することになる。更に、これら複数のグレインは不規則に配置されているため、金属の拡散経路となり得る隣接するグレイン同士の境界面が、複雑に屈曲した構造になっている。よって、下部電極の近傍に存在する誘電体薄膜を構成している金属は、容易に下部電極を通り抜けることが出来なくなる。かかる構造を有する本実施形態の下部電極を分析した結果、ほぼ１mol％以上の酸素が含まれていることがわかった。すなわち、下部電極を構成している原子の総数に対する酸素原子の数が約１％以上であることがわかった。これは、後述する下部電極のスパッタリングの際に酸素と白金とが結合して酸化白金を生じ、その結果グレインの成長速度が遅くなって、グレインサイズが小さいままの状態で下部電極が形成されたと考えられる。

このように、本実施形態の下部電極は、膜厚方向における一端から他端までに亘って、複数の比較的小さな不規則に並んだグレインによって構成されているので、下部電極の近傍に存在する誘電体薄膜を構成している金属が下部電極内を通り抜けることが抑制され、よって下部電極に関して誘電体薄膜の反対側に位置する酸化イリジウム層に誘電体薄膜を構成している金属が拡散する現象が減少し、よって下部電極と酸化イリジウム層との間での剥離が生じにくくなる。

次に、上記した実施形態に係る誘電体メモリの製造方法について、図４の断面図を参照しながら詳細に説明する。

まず、図６（a）に示すように、公知の方法によってシリコンからなる半導体基板10の表面に、ゲート酸化膜23、ゲート電極22及びソース・ドレイン領域21からなるトランジスタ20を形成する。その後、図６（b）に示すように、CVD（Chemical Vapor Deposition）法によって酸化シリコンからなる第１層間絶縁膜30を成膜し、リソグラフィ及びエッチング法によってソース・ドレイン領域21に至るコンタクトホール31を第１層間絶縁膜30に形成する。

次に、図６（c）に示すように、CVD法でコンタクトホール31にタングステン若しくはポリシリコン等の導電性材料を埋め込んだ後、CMP（Chemical Mechanical Polishing）法で表面を平坦化し、コンタクトプラグ40を形成する。

続いて、図６（d）に示すように、スパッタ法又は貴金属材料CVD法により、第１層間絶縁膜30の上に各コンタクトプラグ40を覆うように、窒化チタンからなる導電性拡散バリア層51を形成し、スパッタ法により、導電性拡散バリア層51の上に、窒化チタンアルミニウム層52a、イリジウム層52b及び酸化イリジウム層52cを順次成膜して導電性酸素拡散バリア層52を成膜し、続いて、導電性酸素拡散バリア層52の上に、スパッタ法により白金からなる下部電極53を成膜する。ここで、スパッタリングの条件としては、ターゲットの純度を４N以上（≧99.99％）とし、ガス種をO₂/Arの混合ガスとし、ガス流量比を0.3以上に設定し、ガス圧力を10mTorr以上に設定し、DCパワーを3kW以上に設定するのが好ましい。

その後、図６（e）に示すように、リソグラフィ及びドライエッチングにより、導電性拡散バリア層51、導電性酸素拡散バリア層52及び下部電極53を所定の形状にパターニングする。

続いて、図６（f）に示すように、CVD法により、第１層間絶縁膜30の上に下部電極53を覆うように、酸化シリコンからなる埋込絶縁膜60を堆積し、CMP法又はエッチング法により、堆積した埋込絶縁膜60に対して下部電極53を露出するように平坦化する。

次に、図６（g）に示すように、有機金属化学的気相堆積（MOCVD）法又はスパッタ法により、下部電極53を含む埋込絶縁膜60の上に、高誘電体若しくは強誘電体からなる誘電体層54を成膜する。続いて、スパッタ法により、誘電体層の上に、白金等の貴金属材料からなる上部電極55を成膜する。その後、成膜された誘電体層54に対して、約600℃〜800℃の酸素雰囲気で誘電体層の結晶化を行なうべく熱処理を行なう。なお、誘電体層54に対する結晶化の熱処理は、後述する上部電極55及び誘電体層54のパターニングの後に行なってもよい。

次に、図６（h）に示すように、リソグラフィ及びエッチング法により、上部電極55及び誘電体層54をパターニングする。これにより、コンタクトプラグの上に、キャパシタ部50が形成される。最後に上部電極55に図示しないプレート線を電気的に接続する。

上記した実施形態の製造方法においては、下部電極53のスパッタリング時に、O₂/Arの混合ガスを使用することによって、酸素を所定量含んだ白金からなる下部電極53が形成されたが、本発明はかかる製造方法に限られるわけではない。例えば、下部電極53のスパッタリング時に、上記した実施形態のスパッタリング条件におけるガス種にArガスを使用し、ターゲットには４N以上（≧99.99％）ではなく、酸素を含有した白金ターゲットを使用することによって酸素を所定量含んだ白金からなる下部電極53を形成しても良い。

従来のメモリ素子に生じた剥離の様子を示す断面のSEM写真である。本発明の一実施形態のメモリ素子の構造を示す部分断面図である。従来のメモリ素子の構造を示す断面のSEM写真である。従来のメモリ素子の下部電極の構造を示す部分断面図である。本発明の一実施形態のメモリ素子の下部電極の構造を示す部分断面図である。本発明の一実施形態のメモリ素子の製造方法を説明した断面図である。本発明の一実施形態のメモリ素子の製造方法を説明した断面図である。本発明の一実施形態のメモリ素子の製造方法を説明した断面図である。

符号の説明

10 半導体基板
20 トランジスタ
30 層間絶縁層
40 コンタクトプラグ
50 キャパシタ部
51 導電性拡散バリア層
52 導電性酸素拡散バリア層
53 下部電極
54 誘電体層
55 上部電極
60 埋込絶縁層
100 メモリ素子

Claims

半導体基板を覆う絶縁膜と、前記絶縁膜を貫通する導電性プラグと、前記絶縁膜上に形成されて前記導電性プラグに電気的に接続している下部電極と、前記下部電極上に形成された誘電体薄膜と、前記誘電体薄膜上に形成された上部電極と、からなる半導体メモリ素子であって、
前記下部電極が１mol％以上の酸素を含有する金属からなっていることを特徴とする半導体メモリ素子。
前記下部電極は、その膜厚方向において複数のグレインが不規則に並んだ構造を有する金属層からなることを特徴とする請求項１に記載の半導体メモリ素子。
前記誘電体薄膜には高誘電体及び強誘電体のうち何れか１からなることを特徴とする請求項１又は２に記載の半導体メモリ素子。
前記下部電極は、金属酸化物を含んでいる金属層からなることを特徴とする請求項１乃至３の内いずれか１項に記載の半導体メモリ素子。
前記金属酸化物が酸化白金であることを特徴とする請求項４に記載の半導体メモリ素子。
半導体基板上を覆う絶縁膜と、前記絶縁膜を貫通する導電性プラグと、前記絶縁膜上に形成されて前記導電性プラグに電気的に接続している下部電極と、前記下部電極上に形成された誘電体薄膜と、前記誘電体薄膜上に形成された上部電極と、からなる半導体メモリ素子の製造方法であって、
前記下部電極は、酸素を含む混合ガス雰囲気でのスパッタリングによって形成されることを特徴とする半導体メモリ素子の製造方法。
半導体基板上を覆う絶縁膜と、前記絶縁膜を貫通する導電性プラグと、前記絶縁膜上に形成されて前記導電性プラグに電気的に接続している下部電極と、前記下部電極上に形成された誘電体薄膜と、前記誘電体薄膜上に形成された上部電極と、からなる半導体メモリ素子の製造方法であって、
前記下部電極は、酸素を含有する金属ターゲットを用いてスパッタリングすることによって形成されることを特徴とする半導体メモリ素子の製造方法。
前記誘電体薄膜には高誘電体及び強誘電体のうち何れか１が用いられていることを特徴とする請求項６又は７に記載の半導体メモリ素子の製造方法。