KR20070057729A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 강유전체 커패시터의 분극 반전량을 높게 유지하면서 누설 전류를 저감시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다.
하부 전극막(25)을 형성한 후, 그 위에 제 1 강유전체막(26a)을 형성한다. 다음으로, 제 1 강유전체막(26a)을 결정화한다. 이어서, 제 1 강유전체막(26a) 위에 제 2 강유전체막(26b)을 형성한다. 그 후, 제 2 강유전체막(26b) 위에 상부 전극막(27)을 형성한다. 이어서, 제 2 강유전체막(26b)을 결정화한다.
강유전체 커패시터, 반도체 장치, 전극막, 분극 반전량

Description

반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도.
도 2a는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2b는 도 2a에 이어서, 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2c는 도 2b에 이어서, 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2d는 도 2c에 이어서, 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2e는 도 2d에 이어서, 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2f는 도 2e에 이어서, 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2g는 도 2f에 이어서, 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 3a는 강유전체막(26)의 형성 방법을 공정순으로 나타내는 단면도.
도 3b는 도 3a에 이어서, 강유전체막(26)의 형성 방법을 공정순으로 나타내는 단면도.
도 3c는 도 3b에 이어서, 강유전체막(26)의 형성 방법을 공정순으로 나타내는 단면도.
도 3d는 도 3c에 이어서, 강유전체막(26)의 형성 방법을 공정순으로 나타내는 단면도.
도 3e는 도 3d에 이어서, 강유전체막(26)의 형성 방법을 공정순으로 나타내는 단면도.
도 4a는 강유전체막 및 상부 전극막의 형성 방법의 예를 나타내는 플로차트.
도 4b는 강유전체막 및 상부 전극막의 형성 방법의 다른 예를 나타내는 플로차트.
도 4c는 강유전체막 및 상부 전극막의 형성 방법의 또 다른 예를 나타내는 플로차트.
도 5a는 분극(分極) 반전량 및 누설 전류를 나타내는 그래프.
도 5b는 누설 전류를 나타내는 그래프.
도 6은 제 3 실험의 결과를 나타내는 도면.
도 7은 제 4 실험의 결과를 나타내는 도면.
도 8은 제 5 실험의 결과를 나타내는 도면.
도 9는 도 8과 마찬가지로 제 5 실험의 결과를 나타내는 도면.
도 10은 처리 시간과 분극 반전량의 면내(面內) 분포 3σ의 관계를 나타내는 그래프.
도 11은 처리 시간과 시트 저항의 관계를 나타내는 그래프.
도 12는 기준 웨이퍼의 시트 저항과 분극 반전량의 면내 분포 3σ의 관계를 나타내는 그래프.
도 13은 제 8 실험의 결과를 나타내는 도면.
도 14는 저항률과 분극 반전량의 면내 분포 3σ의 관계를 나타내는 그래프.
*도면의 주요 부분에 대한 부호의 설명*
1 : 강유전체 커패시터(ferroelectric capacitor)
2 : MOS 트랜지스터
3 : 비트선(bit line)
4 : 워드선(word line)
5 : 플레이트선(plate line)
25 : 하부 전극막
26a, 26b : PZT막
27 : 상부 전극막
51, 52 : 결정립계(grain boundary)
본 발명은 강유전체 커패시터를 구비한 반도체 장치 및 그 제조 방법에 관한 것이며, 특히 누설 전류의 저감을 도모한 반도체 장치 및 그 제조 방법에 관한 것이다.
현재, 강유전체 메모리의 미세화에 따라, 커패시터 면적의 축소 및 강유전체 회로의 2T2C 방식으로부터 1T1C 방식으로의 이행(移行)이 진행되고 있다. 2T2C 방식에서는 1개의 메모리 셀에 2개의 트랜지스터 및 2개의 커패시터가 설치되어 있고, 1T1C 방식에서는 1개의 메모리 셀에 1개의 트랜지스터 및 1개의 커패시터가 설치되어 있다.
강유전체막에 큰 분극 반전량을 부여할 필요가 있기 때문에, 커패시터 면적의 축소 및 회로의 1T1C로의 이행 시에는, 통상 강유전체막으로서 PZT막이 사용되고 있다. 또한, 커패시터 면적의 축소 및 회로의 1T1C로의 이행에 따라, PZT막을 구비한 강유전체 커패시터의 분극 반전 전압을 낮게 할 필요도 있다. 이를 위한 방법으로서, PZT막의 박막화가 진행되고 있다.
그러나, PZT막을 박막화하여도, 그 이전과 동일한 전압을 인가하면, PZT막에 인가되는 전계는 커지고, 그 결과, 누설 전류가 증대하게 된다. 강유전체 커패시터에서의 누설 전류의 발생 원인은 주로 결정립계에 존재하는 공극(空隙)이다.
통상 PZT막을 구비한 강유전체 커패시터의 형성 방법에서는, 하부 전극막의 형성, 강유전체막의 형성, 강유전체막의 결정화, 상부 전극막의 형성, 열처리가 이 순서로 실행된다. 이 방법에서는, 강유전체막의 결정화 시에, 강유전체막의 결정 이 생성되고, 이것에 따라 결정립계에 공극이 발생한다. 그리고, 상부 전극막의 형성 시에, 이 공극에 상부 전극막이 매립됨으로써, 실효(實效) 막 두께가 얇아지고, 누설 전류의 증대가 발생한다.
따라서, 이 공극을 감소시킴으로써 누설 전류를 대폭 저감시킬 수 있고, 박막에서도 충분히 실용적인 낮은 누설 전류를 얻을 수 있다.
그래서, 특허문헌 1(일본국 공개특허평10-321809호 공보)에는 다음과 같은 강유전체 커패시터의 형성 방법이 기재되어 있다. 이 방법에서는, 우선, 스핀 코팅법에 의한 강유전체막으로서의 SrBi2Ta2O9(SBT)막의 도포, 건조 및 결정화를 3회 반복한다. 다음으로, 4회째의 도포 및 건조를 행한다. 이어서, 600℃에서 5분간의 열처리를 행함으로써, SBT막을 비정질(非晶質) 또는 미결정(微結晶) 상태로 한다. 이어서, 상부 전극막을 형성하고, 그 후, 감압(減壓) 분위기에서 30분간의 열처리를 행한다. 이러한 방법에 의하면, 표면이 매끈한 SBT막(강유전체막)이 얻어진다.
또한, 특허문헌 2(일본국 공개특허평8-78636호 공보)에는 다음과 같은 강유전체 커패시터의 형성 방법이 개시되어 있다. 이 방법에서는, 우선, 스핀 코팅법에 의한 고유전체막으로서 (Ba, Sr)TiO3(BST)막의 형성, 및 결정화 온도보다도 낮은 온도에서의 열처리를 복수회 반복한다. 다음으로, 상부 전극막을 형성한다. 그 후, 결정화 온도 이상의 온도에서 열처리를 행한다.
또한, 특허문헌 3(일본국 공개특허평8-31951호 공보)에는, PZT막을 결정화시 킨 후에, 그 위에 비정질 SrTiO3(STO)막 또는 BST막을 형성하고, 그 후, Pt 상부 전극을 형성하는 방법이나, STO막 또는 BST막을 형성한 직후에 산소 중에서 이들 막을 결정화시키는 방법이 개시되어 있다.
또한, 특허문헌 4(일본국 공개특허2001-237384호 공보)에는 누설 전류를 저감시키는 것을 목적으로 하여 다음과 같은 방법이 개시되어 있다. 우선, 하부 전극 위에 결정화한 페로브스카이트(perovskite)형 구조의 강유전체막을 형성한다. 다음으로, 강유전체막 위에 강유전체막의 전구체 용액을 도포한 후, 이것을 건조시킨다. 이어서, 페로브스카이트 결정화 온도 이하에서 저온 어닐링을 행한다. 그리고, 상부 전극을 형성한 후, 페로브스카이트 결정화 온도 이상의 고온 어닐링을 실시한다.
또한, 특허문헌 5(일본국 공개특허2000-40799호 공보)에는, 상부 전극으로서 Pt막을 사용할 경우에, Pt의 촉매 작용에 기인하는 강유전체막의 수소 열화(劣化)를 억제하는 것을 목적으로 하여, 강유전체막과 상부 전극 사이에 Pb, Pt 및 O를 함유하는 층을 형성하는 방법이 개시되어 있다.
그러나, 특허문헌 1에 기재된 방법에 관하여, PZT막을 사용한 경우에는, 그 결정화 온도가 SBT막보다도 낮다. 이 때문에, 600℃에서 5분간의 열처리를 행하면, 결정이 거대화되어 비정질 또는 미결정 상태로 하는 것은 불가능하고, 오히려 공극이 발생하게 된다. 따라서, 특허문헌 1에 기재된 방법을 PZT막에 적용하여도, 누설 전류를 저감시킬 수는 없다.
또한, 열처리 온도를 PZT막의 결정화 온도를 고려하여 저하시키면, 공극을 저감시켜 누설 전류를 저하시키는 것은 가능하지만, 분극 반전량이 저하된다는 문제가 생기게 된다.
또한, 특허문헌 2에 기재된 방법에 관해서도, 상부 전극막을 형성하기 직전에는, 가령 그 열처리 온도를 결정화 온도 이하로 하여도, 열처리를 행하면 PZT막의 분극 반전량이 저하된다.
또한, 특허문헌 3에 기재된 방법에 의해서도, 충분한 분극 반전량을 얻을 수는 없다.
또한, 특허문헌 4에 기재된 방법에 의하면, 누설 전류를 저하시킬 수는 있지만, 분극 반전량의 저하 및 임프린트 특성의 악화라는 현상이 발생하게 된다.
또한, 특허문헌 5에 기재된 방법에 의하면, 수소 열화 자체를 억제할 수 있는 가능성은 있지만, 상부 전극의 박리가 생기기 쉽다. 또한, 충분한 반전 분극량을 얻을 수도 없다.
본 발명의 목적은 강유전체 커패시터의 분극 반전량을 높게 유지하면서 누설 전류를 저감시킬 수 있는 반도체 장치 및 그 제조 방법을 제공함에 있다.
본원 발명자는 상기 과제를 해결하도록 예의 검토를 거듭한 결과, 이하에 나타낸 발명의 다양한 형태에 상도(想到)했다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 하부 전극막을 형성한 후에, 상기 하부 전극막 위에 비정질의 제 1 강유전체막을 형성한다. 다음으로, 상 기 제 1 강유전체막을 결정화시킨다. 이어서, 상기 제 1 강유전체막 위에 상기 제 1 강유전체막의 표면에 존재하는 공극을 매립하도록 비정질의 제 2 강유전체막을 형성한다. 그 후, 상기 비정질의 제 2 강유전체막 위에 Pt을 함유하지 않는 상부 전극막을 형성한다. 그리고, 상기 제 2 강유전체막을 결정화시킨다.
이러한 제조 방법에 의하면, 예를 들어 하부 전극과, 상기 하부 전극 위에 형성된 제 1 강유전체막과, 상기 제 1 강유전체막 위에 상기 제 1 강유전체막의 표면에 존재하는 공극을 매립하도록 하여 형성된 비정질의 제 2 강유전체막과, 상기 비정질의 제 2 강유전체막 위에 형성된 상부 전극을 갖고, 상기 제 2 강유전체막의 표면에는 상기 제 1 강유전체막의 표면에 존재하는 공극이 실질적으로 존재하지 않는 반도체 장치가 얻어진다.
본 발명에 의하면, 분극 반전량의 저하를 야기시키지 않고 누설 전류를 감소시킬 수 있다.
이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.
이 메모리 셀 어레이에는 일 방향으로 연장되는 복수개의 비트선(3), 비트선(3)이 연장되는 방향에 대하여 수직인 방향으로 연장되는 복수개의 워드선(4) 및 플레이트선(5)이 설치되어 있다. 또한, 이들 비트선(3), 워드선(4) 및 플레이트선(5)이 구성하는 격자와 정합(整合)하도록 하여, 복수개의 본 실시예에 따른 강유전체 메모리의 메모리 셀이 어레이 형상으로 배치되어 있다. 각 메모리 셀에는 강유 전체 커패시터(1) 및 MOS 트랜지스터(2)가 설치되어 있다.
MOS 트랜지스터(2)의 게이트는 워드선(4)에 접속되어 있다. 또한, MOS 트랜지스터(2)의 한쪽 소스·드레인은 비트선(3)에 접속되고, 다른쪽 소스·드레인은 강유전체 커패시터(1)의 한쪽 전극에 접속된다. 그리고, 강유전체 커패시터(1)의 다른쪽 전극이 플레이트선(5)에 접속되어 있다. 또한, 각 워드선(4) 및 플레이트선(5)은 그들이 연장되는 방향과 동일한 방향으로 나열되는 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 마찬가지로, 각 비트선(3)은 그것이 연장되는 방향과 동일한 방향으로 나열되는 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 워드선(4) 및 플레이트선(5)이 연장되는 방향 및 비트선(3)이 연장되는 방향은 각각 행방향 및 열방향이라고 불리는 경우가 있다.
이렇게 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(1)에 설치된 강유전체막의 분극 상태에 따라 데이터가 기억된다.
다음으로, 본 발명의 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법에 대해서 설명한다. 다만, 여기서는 편의상 각 메모리 셀의 단면 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 2a 내지 도 2g는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
본 실시예에서는, 우선, 도 2a에 나타낸 바와 같이, 실리콘 기판(11)의 표면에 소자 분리 절연막(12)을 형성한다. 다음으로, 소정의 활성 영역(트랜지스터 형성 영역)에 각각 불순물을 선택적으로 도입하여 웰(도시 생략)을 형성한다. 실리콘 기판(11)의 도전형은 p형 또는 n형의 어느 쪽이어도 좋다. 이어서, 활성 영역 내에 LDD 구조의 CMOS 트랜지스터(13)를 형성한다. 그 후, CMOS 트랜지스터(13)를 덮는 산화 방지막(14)을 CVD법에 의해 형성한다. 산화 방지막(14)으로서는, 예를 들어 두께가 200㎚인 SiON막을 형성한다. 이어서, 산화 방지막(14) 위에 예를 들어 두께가 600㎚인 SiO2막(15)을 CVD법에 의해 형성한다. 산화 방지막(14) 및 SiO2막(15)으로부터 제 1 층간절연막(16)이 구성된다. 또한, SiO2막(15)을 형성할 때에는, 반응 가스로서, 예를 들어 TEOS(Tetraethyl orthosilicate: 테트라에틸 오르토실리케이트)를 사용한다.
다음으로, 도 2b에 나타낸 바와 같이, 제 1 층간절연막(16)의 소자 분리 절연막(12)과의 계면을 기준으로 한 두께가, 예를 들어, 785㎚로 되도록 화학 기계 연마(CMP)법에 의해 SiO2막(15)을 상면(上面)으로부터 연마하여 평탄화한다. 이어서, N2 분위기 중에서 650℃, 30분간의 어닐링을 행함으로써, 제 1 층간절연막(16)의 탈(脫)가스를 충분히 행한다.
그 후, 도 2c에 나타낸 바와 같이, 고주파 스퍼터링법에 의해, 하부 전극의 밀착층이 되는 Al2O3막(18)을 SiO2막(15) 위에 형성한다. Al2O3막(18)의 두께는 예를 들어 20㎚로 한다.
이어서, 도 2d에 나타낸 바와 같이, Al2O3막(18) 위에 강유전체 커패시터의 하부 전극이 되는 Pt막(25)(하부 전극막)을 스퍼터링법에 의해 형성한다. Pt막(25)의 두께는 예를 들어 155㎚로 한다.
다음으로, 도 2e에 나타낸 바와 같이, Pt막(25) 위에 강유전체 커패시터의 용량 절연막이 되는 강유전체막(26)을 고주파 스퍼터링법에 의해 형성한다. 강유전체막(26)의 두께는 예를 들어 120㎚로 한다. 이 때, 강유전체막(26)은 예를 들어 2층 구조의 막으로서 형성한다. 이 형성 방법에 대해서 설명한다. 도 3a 내지 도 3e는 강유전체막(26)의 형성 방법을 공정순으로 나타내는 단면도이다.
우선, 하부 전극막(25) 위에 예를 들어 두께가 80㎚이며 비정질인 PZT막(26a)을 고주파 스퍼터링법에 의해 형성한다. 다음으로, 결정화 어닐링을 행함으로써, PZT막(26a)을 결정화시킨다. 그 결과, 도 3b에 나타낸 바와 같이, PZT막(26a) 중에 결정립계(51)가 생성된다. 이어서, 도 3c에 나타낸 바와 같이, PZT막(26a) 위에 예를 들어 두께가 40㎚이며 비정질인 PZT막(26b)을 고주파 스퍼터링법에 의해 형성한다. 이어서, 도 3d에 나타낸 바와 같이, PZT막(26b)을 결정화시키지 않고, PZT막(26b) 위에 상부 전극막(27)을 형성한다. 그 후, 결정화 어닐링을 행함으로써, PZT막(26b)을 결정화시킨다. 그 결과, 도 3e에 나타낸 바와 같이, PZT막(26b) 중에 결정립계(52)가 생성된다.
이렇게 하여 강유전체막(26)을 형성한 후에는, 도 2e에 나타낸 바와 같이, 강유전체막(26) 위에 상부 전극막(27)을 차례로 형성한다. 상부 전극막(27)의 형성 시에는, 제 1 층째의 IrOx막을 성막한 후에, 급속 가열 처리(어닐링)를 행하고, 그 후, 제 2 층째의 IrO2막을 성막한다.
이렇게 하여 제 2 층째의 IrO2막을 성막한 후에는, 상부 전극막(27) 위에 강 유전체 커패시터의 상부 전극의 패턴 형상을 갖는 레지스트 패턴(도시 생략)을 형성하고, 이 레지스트 패턴을 마스크로 하여 상부 전극막(27)을 에칭한다. 그 결과, 도 2f에 나타낸 바와 같이, 상부 전극막(27)으로부터 상부 전극(24)이 얻어진다. 다음으로, 레지스트 패턴을 제거하고, 그 후, 이어서 노(爐) 내에서의 어닐링을 행한다. 이것은 IrOx막의 성막에 의한 강유전체막(26)의 손상을 회복시키기 위한 회복 어닐링이다. 또한, 이들 어닐링에 의해, 강유전체막(26)이 치밀화된다. 이 어닐링 처리 후, 강유전체 커패시터의 용량 절연막의 패턴 형상을 갖는 레지스트 패턴(도시 생략)을 새롭게 형성하고, 이 레지스트 패턴을 마스크로 하여 강유전체막(26)을 에칭한다. 그 결과, 도 2f에 나타낸 바와 같이, 강유전체막(26)으로부터 용량 절연막(23)이 얻어진다. 또한, 레지스트 패턴을 제거하여, 강유전체 커패시터의 하부 전극의 패턴 형상을 갖는 레지스트 패턴(도시 생략)을 새롭게 형성하고, 이 레지스트 패턴을 마스크로 하여 Pt막(25) 및 Al2O3막(18)을 에칭한다. 그 결과, 도 2f에 나타낸 바와 같이, Pt막(25)으로부터 하부 전극(22)이 얻어지고, 강유전체 커패시터가 형성된다.
이어서, 도 2g에 나타낸 바와 같이, 수소에 의해 환원되기 쉬운 PZT로 이루어지는 용량 절연막(23)을 수소로부터 보호하기 위해, Al2O3막을 보호막(19)으로서 스퍼터링법에 의해 전면(全面)에 형성한다. 보호막(19)의 두께는 예를 들어 50㎚로 한다. 그 후, 제 2 층간 절연막으로서 SiO2막(20)을 CVD법에 의해 전면에 형성 한다. SiO2막(20)의 두께는 예를 들어 1500㎚로 한다. 이어서, CMP에 의해 SiO2막(20)을 평탄화한다.
이어서, CMOS 트랜지스터(13)의 소스/드레인 확산층 위의 실리사이드층까지 도달하는 컨택트 홀(21)을 소정 형상의 레지스트 패턴(도시 생략)을 마스크로 하여 건식 에칭에 의해 SiO2막(20), 보호막(19), SiO2막(15) 및 산화 방지막(14)에 형성한다.
다음으로, 레지스트 패턴을 제거하고, 컨택트 홀(21) 내에 밀착층으로서 Ti막 및 TiN막을 형성한 후, W막을 더 매립한다. 그리고, 이들 도전막에 대하여 CMP를 행함으로써, 밀착층 및 W막으로 이루어지는 도전성 플러그(28)를 컨택트 홀(21) 내에 잔존시킨다.
이어서, 상부 전극(24)까지 도달하는 컨택트 홀(30) 및 하부 전극(22)까지 도달하는 컨택트 홀(29)을 다른 소정 형상의 레지스트 패턴(도시 생략)을 마스크로 하여 건식 에칭에 의해 SiO2막(20) 및 보호막(19)에 형성한다.
그 후, 레지스트 패턴을 제거하고, CMOS 트랜지스터(13)를 구성하는 확산층과 상부 전극(24)을 접속하는 부분 등을 포함하는 Al 배선(31)을 SiO2막(20) 위에 형성한다.
그리고, 도시하지 않지만, 층간 절연막의 형성, 컨택트 플러그의 형성 및 아래로부터 제 2 층째 이후의 배선 형성 등을 더 행한다. 그리고, 예를 들어 TEOS 산화막 및 SiN막으로 이루어지는 커버막을 형성하여 강유전체 커패시터를 갖는 강 유전체 메모리를 완성시킨다.
이러한 본 실시예에서는, PZT막(26a) 중에 결정립계(51)가 생성되었을 때에, PZT막(26a)의 표면 근방에 결정립계(51)에 따른 공극이 형성된다. 그러나, 그 후에 PZT막(26b)을 형성하고 있기 때문에, 공극은 PZT막(26b)에 의해 매립된다. 한편, PZT막(26b)에 대해서는, 그 결정화를 상부 전극막(27)의 형성 후에 행하기 때문에, 결정립계(52)가 생성되어도 공극은 실질적으로 형성되지 않는다. 따라서, 누설 전류가 저감된다.
또한, PZT막(26b)의 결정화를 상부 전극막(27)의 형성 후에 행함으로써, 분극 반전량의 저하를 억제할 수도 있다. 또한, 강유전체막(26)을 서로 동일한 재료로 이루어지는 PZT막(26a, 26b)으로 형성하고 있기 때문에, 높은 분극 반전량을 얻는 것이 가능하다. 다만, 상부 전극막(27)으로서 Pt을 함유하는 것을 사용하면, 상술한 바와 같이, 박리가 생기기 쉬워지거나, 충분한 분극 반전량을 얻을 수 없게 된다. 따라서, 상부 전극막(27)으로서는, Pt을 함유하지 않는 것을 사용할 필요가 있다.
또한, 상술한 방법에 의해, 평면시에서의 면적이 예를 들어 2㎛2 정도인 미세한 강유전체 커패시터를 형성하고자 할 경우, 그 반전 분극량이 웨이퍼의 중심부에서 낮아지는 경우가 있다. 그 결과, 기능(function) 불량이 생기는 경우가 있다. 이러한 경우에는, 상부 전극막을 구성하는 재료, 예를 들어, 산화이리듐의 저항률을 높이거나, 상부 전극막을 형성한 후에 행하는 강유전체막의 결정화 어닐링 조건을 보다 고온 및/또는 장시간으로 하는 것이 바람직하다.
저항률에 대해서는, 예를 들어 그 평균값을 350μΩ㎝ 내지 410μΩ㎝로 하는 것이 바람직하다. 이 경우, 웨이퍼 면내의 편차가 ±5%이면, 저항률은 약 331μΩ㎝ 내지 431μΩ㎝로 된다. 저항률의 조정에 대해서는, 예를 들어 상부 전극막을 형성할 때의 산소 유량(流量)을 증가시키거나, 스퍼터링 파워를 저하시킴으로써, 상부 전극막의 저항률을 높일 수 있다. 다만, 스퍼터링 파워를 변화시키면, 저항률뿐만 아니라, 상부 전극막의 성막 속도에도 영향을 미치기 때문에, 산소 유량의 증가와 스퍼터링 파워의 저하를 비교하면, 산소 유량의 증가가 더 바람직하다. 또한, 상부 전극막의 형성 시에, 사용 장치 및 사용 타깃 등을 변경하면, 다른 조건을 변경하지 않아도, 얻어지는 막의 저항률이 상위(相違)하는 경우가 있다. 이러한 경우에도, 산소 유량 및/또는 스퍼터링 파워를 조정하는 것이 바람직하다.
또한, 결정화 어닐링의 조건에 대해서는, 예를 들어 어닐링 온도를 725℃로 할 경우는 처리 시간을 120초간 이상으로 하고, 어닐링 온도를 750℃로 할 경우는 처리 시간을 20초간 이상으로 하는 것이 바람직하다. 이들을 일반화하면, 그 상세는 후술하지만(제 7 실험 참조), 이하와 같이 하여 제조된 기준 웨이퍼에 대하여, Ar 분위기 중에서 그 표면을 하향으로 하여 급속 가열 처리를 행한 후의 상기 기준 웨이퍼 표면의 시트 저항이 1,218Ω/□ 이하로 되는 열량이 얻어지는 조건(예를 들어, 온도 및 시간의 조합) 하에서 결정화 어닐링을 행하는 것이 바람직하다. 여기서 사용되는 기준 웨이퍼는 도전형이 N형이고, 표면의 면방위가 (100)이며, 저항률 이 4±1Ω㎝인 Si 웨이퍼에, 가속 전압을 50keV로 하고 도스량을 1×1014atoms/㎠로 하여, 트위스트 각도가 0°, 틸트 각도가 7°인 방향으로부터 B+를 이온 주입한 후에, 상기 Si 웨이퍼의 이면(裏面)에 두께가 20㎚인 Ti막 및 두께가 180㎚인 Pt막을 차례로 형성함으로써 제조된 것이다.
이러한 조건으로 강유전체 커패시터를 형성함으로써, 웨이퍼 면내에서의 반전 분극량의 편차가 억제되고, 보다 한층 더 높은 제조 수율로 원하는 특성을 구비한 반도체 장치를 얻는 것이 가능해진다.
또한, 강유전체막의 재료는 PZT에 한정되지 않아, 예를 들어 PZT에 Ca, Sr, La, Nb, Ta, Ir 및/또는 W을 도핑한 것을 사용할 수도 있다. 또한, PZT계의 막 이외에, SBT계의 막이나 Bi층 형상계의 막을 형성할 수도 있다. 또한, 제 1 강유전체막과 제 2 강유전체막에서 재료가 상이할 수도 있다.
또한, 강유전체 메모리의 셀의 구조는 1T1C형에 한정되는 것이 아니라, 2T2C형일 수도 있다.
다음으로, 본원 발명자가 실제로 행한 실험의 결과에 대해서 설명한다.
(제 1 실험)
제 1 실험에서는, Si 기판을 열산화함으로써, 그 표면에 두께가 100㎚인 SiO2막을 형성했다. 다음으로, Al2O3 타깃을 사용한 스퍼터링법에 의해 SiO2막 위에 두께가 20㎚인 Al2O3막을 형성했다. 이 때의 조건은 파워: 2㎾, Ar 유속(流速): 20sccm, 온도: 실온, 성막 시간: 34초간으로 했다. 이어서, Pt 타깃을 사용한 스퍼터링법에 의해 Al2O3막 위에 두께가 155㎚인 Pt막을 형성했다. 이 때의 조건은 파워: 1㎾, Ar 유속: 116sccm, 온도: 350℃, 성막 시간: 93초간으로 했다. 이 Pt막을 하부 전극막으로 했다.
이어서, 도 4a 내지 도 4c에 나타낸 3종의 방법에 의거하여 강유전체막 및 상부 전극막의 형성을 행하였다. 도 4a는 본 발명의 실시예에 따른 방법을 나타내는 플로차트이고, 도 4b는 제 1 비교예에 따른 방법을 나타내는 플로차트이며, 도 4c는 제 2 비교예에 따른 방법을 나타내는 플로차트이다. 또한, 제 1 비교예는 종래의 방법에 상당한다.
본 발명의 실시예에서는, 도 4a에 나타낸 바와 같이, 상술한 바와 같이 하여 하부 전극막을 형성한 후(스텝 S1), PZT 타깃을 사용한 스퍼터링법에 의해 하부 전극막 위에 제 1 PZT막(PZT막(26a)에 상당하는 막)을 형성했다(스텝 S2). 이 때의 조건은 파워: 1㎾, Ar 유속: 20sccm, 온도: 50℃, 성막 시간: 214초간으로 했다. 그 결과, 제 1 PZT막의 두께는 130㎚이고, Pb 양은 1.13이었다. 또한, 이 Pb 양은 Pb, Zr, Ti의 조성 비율에 관한 것이며, Zr 및 Ti의 총량을 1이라고 했을 때의 Pb의 양(비율)을 나타낸 것이다.
다음으로, 급속 가열 처리 장치를 이용하여 제 1 PZT막의 결정화를 행하였다(스텝 S3). 이 때의 조건은 온도: 585℃, Ar: 1.975slm, O2 유속: 25sccm, 가열 시간: 90초간으로 했다.
이어서, PZT 타깃을 사용한 스퍼터링법에 의해 제 1 PZT막 위에 제 2 PZT막(PZT막(26b)에 상당하는 막)을 형성했다(스텝 S4). 이 때의 조건은 파워: 1㎾, Ar 유속: 20sccm, 온도: 50℃, 성막 시간: 33초간으로 했다. 그 결과, 제 2 PZT막의 두께는 20㎚이고, Pb 양은 1.24이었다.
이어서, Ir 타깃을 사용한 스퍼터링법에 의해 제 2 PZT막 위에 상부 전극막으로서 IrO2막을 형성했다(스텝 S5). 이 때의 조건은 파워: 2㎾, Ar: 100sccm, O2 유속: 56sccm, 온도: 20℃, 성막 시간: 9초간으로 했다. 그 결과, IrO2막의 두께는 47㎚였다.
그리고, 급속 가열 처리 장치를 이용하여 열처리를 행함으로써, 제 2 PZT막을 결정화시켰다(스텝 S6). 이 때의 조건은 온도: 725℃, Ar 유속: 2slm, O2 유속: 20sccm, 가열 시간: 20초간으로 했다.
제 1 비교예(종래예)에서는, 도 4b에 나타낸 바와 같이, 상술한 바와 같이 하여 하부 전극막을 형성한 후(스텝 S11), PZT 타깃을 사용한 스퍼터링법에 의해 하부 전극막 위에 PZT막을 형성했다(스텝 S12). 이 때의 조건은 파워: 1㎾, Ar 유속: 20sccm, 온도: 50℃, 성막 시간: 247초간으로 했다. 그 결과, PZT막의 두께는 150㎚이고, Pb 양은 1.13이었다.
다음으로, 급속 가열 처리 장치를 이용하여 PZT막의 결정화를 행하였다(스텝 S13). 이 때의 조건은 온도: 585℃, Ar 유속: 1.975slm, O2 유속: 25sccm, 가열 시간: 90초간으로 했다.
이어서, Ir 타깃을 사용한 스퍼터링법에 의해 PZT막 위에 상부 전극막으로서 IrO2막을 형성했다(스텝 S14). 이 때의 조건은 파워: 2㎾, Ar 유속: 100sccm, O2 유속: 56sccm, 온도: 20℃, 성막 시간: 9초간으로 했다. 그 결과, IrO2막의 두께는 47㎚였다.
그리고, 급속 가열 처리 장치를 이용하여 열처리를 행함으로써, PZT막을 완전히 결정화시켰다(스텝 S15). 이 때의 조건은 온도: 725℃, Ar 유속: 2slm, O2 유속: 20sccm, 가열 시간: 20초간으로 했다.
제 2 비교예에서는, 도 4c에 나타낸 바와 같이, 상술한 바와 같이 하여 하부 전극막을 형성한 후(스텝 S21), PZT 타깃을 사용한 스퍼터링법에 의해 하부 전극막 위에 제 1 PZT막을 형성했다(스텝 S22). 이 때의 조건은 파워: 1㎾, Ar 유속: 20sccm, 온도: 50℃, 성막 시간: 214초간으로 했다. 그 결과, 제 1 PZT막의 두께는 130㎚이고, Pb 양은 1.13이었다.
다음으로, 급속 가열 처리 장치를 이용하여 제 1 PZT막의 결정화를 행하였다(스텝 S23). 이 때의 조건은 온도: 585℃, Ar: 1.975slm, O2 유속: 25sccm, 가열 시간: 90초간으로 했다.
이어서, PZT 타깃을 사용한 스퍼터링법에 의해 제 1 PZT막 위에 제 2 PZT막(PZT막(26b)에 상당하는 막)을 형성했다(스텝 S24). 이 때의 조건은 파워: 1㎾, Ar 유속: 20sccm, 온도: 50℃, 성막 시간: 33초간으로 했다. 그 결과, 제 2 PZT막의 두께는 20㎚이고, Pb 양은 1.24이었다.
그 후, 제 2 PZT막의 결정화를 행하였다(스텝 S25). 이 때의 조건은 온도: 585℃, Ar 유속: 1.975slm, O2 유속: 25sccm, 가열 시간: 90초간으로 했다.
이어서, Ir 타깃을 사용한 스퍼터링법에 의해 제 2 PZT막 위에 상부 전극막으로서 IrO2막을 형성했다(스텝 S26). 이 때의 조건은 파워: 2㎾, Ar: 100sccm, O2 유속: 56sccm, 온도: 20℃, 성막 시간: 9초간으로 했다. 그 결과, IrO2막의 두께는 47㎚였다.
그리고, 급속 가열 처리 장치를 이용하여 열처리를 행함으로써, 제 2 PZT막을 결정화시켰다(스텝 S27). 이 때의 조건은 온도: 725℃, Ar 유속: 2slm, O2 유속: 20sccm, 가열 시간: 20초간으로 했다.
이렇게 하여 3종류의 강유전체 커패시터를 형성한 후, 각 강유전체 커패시터의 분극 반전량 및 누설 전류를 측정했다. 분극 반전량으로서는, 상부 전극막 및 하부 전극막 사이에 3V의 전압을 인가했을 때의 값을 측정하고, 누설 전류로서는, 상부 전극막 및 하부 전극막 사이에 5V의 전압을 인가했을 때의 값을 측정했다. 그 결과를 표 1에 나타낸다.
분극 반전량(3V) 누설 전류(5V)
실시예 22μC/㎠ 4.3×10-10A
제 1 비교예(종래예) 22μC/㎠ 2.2×10-8A
제 2 비교예 19μC/㎠ 4.3×10-10A
표 1에 나타낸 바와 같이, 본 발명의 실시예에서는, 종래예에 상당하는 제 1 비교예와 비교하면, 분극 반전량을 높게 유지한 상태에서, 누설 전류가 두 자릿수 정도 낮아졌다. 한편, 제 2 비교예에서는, 제 1 비교예와 비교하면, 누설 전류는 저감되었지만, 분극 반전량이 3μC/㎠ 저하되었다.
(제 2 실험)
제 2 실험에서는, 도 4a에 나타낸 방법에 따르면서, 제 1 PZT막의 두께 및 제 2 PZT막의 두께를 변화시켜 다양한 강유전체 커패시터를 제조했다. 이 때, 제 1 및 제 2 PZT막의 두께는 성막 시간을 변화시킴으로써 조절하고, 전체 막 두께는 120㎚로 고정시켰다. 그리고, 제 1 실험과 동일하게, 분극 반전량 및 누설 전류를 측정했다. 그 결과를 도 5a 및 도 5b에 나타낸다.
도 5a 및 도 5b에 나타낸 바와 같이, 제 1 PZT막의 두께를 60㎚로 하고 제 2 PZT막의 두께를 60㎚로 한 시료 A에서는, 누설 전류는 낮았지만, 분극 반전량이 현저하게 낮았다. 또한, 제 1 PZT막의 두께를 120㎚로 하고 제 2 PZT막을 형성하지 않은 시료 F에서는, 분극 반전량은 높았지만, 누설 전류도 높아졌다. 이들에 대하여, 제 1 PZT막의 두께를 80㎚로 하고 제 2 PZT막의 두께를 40㎚로 한 시료 B, 제 1 PZT막의 두께를 90㎚로 하고 제 2 PZT막의 두께를 30㎚로 한 시료 C, 제 1 PZT막의 두께를 100㎚로 하고 제 2 PZT막의 두께를 20㎚로 한 시료 D, 및 제 1 PZT막의 두께를 110㎚로 하고 제 2 PZT막의 두께를 10㎚로 한 시료 E에서는, 높은 분극 반전량이 얻어진 동시에, 누설 전류가 낮았다.
이들 결과로부터, 제 1 PZT막(제 1 강유전체막)의 두께가 제 2 PZT막의 두께 이하로 되면, 분극 반전량이 급격히 저하되고, 반대로 제 2 PZT막의 두께가 제 1 PZT막 두께의 50% 이하이면, 높은 분극 반전량이 얻어진다고 생각된다. 따라서, 제 2 강유전체막의 두께는 제 1 강유전체막 두께의 50% 이하로 하는 것이 바람직하다. 또한, 제 2 PZT막(제 2 강유전체막)의 두께가 두꺼울수록 누설 전류가 저감된다고 생각된다.
(제 3 실험)
제 3 실험에서는, 도 4a에 나타낸 방법에 따라, 강유전체 커패시터를 제조했다. 스텝 S5에서는 상부 전극막으로서 면내의 평균 저항률이 337μΩ㎝인 IrO2막을 형성했다. 또한, 스텝 S6에서는 725℃에서 20초간의 열처리를 행하였다. 강유전체 커패시터의 평면 형상은 1.15㎛×1.8㎛의 직사각형으로 했다. 그리고, 분극 반전량의 면내 분포의 측정을 행하였다. 그 결과를 도 6에 나타낸다. 또한, 도 6에서는 하측에 오리엔테이션 플랫(orientation flat)이 있다. 이것은 이하의 면내 분포를 나타낸 도면에서도 동일하다.
도 6에 나타낸 바와 같이, 웨이퍼의 중심부에 분극 반전량이 낮은 영역이 집중되었다. 분극 반전량의 최대값(544.9fC/셀)과 최소값(239.3fC/셀)의 차는 약 306fC/셀이었다. 또한, 분포 3σ의 값은 182fC/셀로 높아졌다.
(제 4 실험)
제 4 실험에서도, 도 4a에 나타낸 방법에 따라, 강유전체 커패시터를 제조했다. 스텝 S5에서는, DC 스퍼터링 장치를 이용하여 출력: 2㎾, Ar 가스 유량: 100sccm, O2 가스 유량: 60sccm, 성막 온도: 20℃, 성막 시간: 9초간의 조건하에서 상부 전극막으로서 면내의 평균 저항률이 409μΩ㎝인 IrO2막을 스퍼터링법에 의해 형성했다. 또한, 스텝 S6에서는 725℃에서 20초간의 열처리를 행하였다. 강유전체 커패시터의 평면 형상은 1.15㎛×1.8㎛의 직사각형으로 했다. 그리고, 분극 반전량의 면내 분포 측정을 행하였다. 그 결과를 도 7에 나타낸다.
도 7에 나타낸 바와 같이, 도 6에 나타낸 결과와 비교하면, 웨이퍼 중심부에서의 분극 반전량이 상승하고, 주변부에서의 분극 반전량이 저하되었다. 그 결과, 분극 반전량의 면내 분포의 균일성이 향상되었다. 즉, 분극 반전량의 최대값(522.9fC/셀)과 최소값(439.5fC/셀)의 차가 약 83fC/셀로 저하되고, 또한 분포 3σ의 값도 81fC/셀로 저하되었다.
(제 5 실험)
제 5 실험에서도, 도 4a에 나타낸 방법에 따르면서, 스텝 S6의 열처리 조건을 변경하면서 2종류의 강유전체 커패시터를 제조했다. 한쪽에서는 열처리 조건을 온도: 725℃, 시간: 120초간으로 하고, 다른쪽에서는 열처리 조건을 온도: 750℃, 시간: 20초간으로 했다. 또한, 스텝 S5에서는 상부 전극막으로서 면내의 평균 저항률이 337μΩ㎝인 IrO2막을 형성했다. 강유전체 커패시터의 평면 형상은 1.15㎛×1.8㎛의 직사각형으로 했다. 그리고, 분극 반전량의 면내 분포 측정을 행하였다. 이들 결과를 각각 도 8 및 도 9에 차례로 나타낸다.
도 8에 나타낸 바와 같이, 열처리 조건을 온도: 725℃, 시간: 120초간으로 한 경우에는, 도 6에 나타낸 결과와 비교하면, 웨이퍼 중심부에서의 분극 반전량이 상승하고, 주변부에서의 분극 반전량이 저하되었다. 그 결과, 분극 반전량의 면내 분포의 균일성이 향상되었다. 즉, 분극 반전량의 최대값(520fC/셀)과 최소값(435fC/셀)의 차가 85fC/셀로 저하되고, 또한 분포 3σ의 값도 75fC/셀로 저하되었다.
마찬가지로, 열처리 조건을 온도: 750℃, 시간: 20초간으로 한 경우에도, 도 9에 나타낸 바와 같이, 도 6에 나타낸 결과와 비교하면, 웨이퍼 중심부에서의 분극 반전량이 상승하고, 주변부에서의 분극 반전량이 저하되었다. 그 결과, 분극 반전량의 면내 분포의 균일성이 향상되었다. 즉, 분극 반전량의 최대값(515fC/셀)과 최소값(407fC/셀)의 차가 108fC/셀로 저하되고, 또한 분포 3σ의 값도 81fC/셀로 저하되었다.
(제 6 실험)
제 6 실험에서는, 도 4a에 나타낸 방법에 따르면서, 스텝 S6의 열처리 조건을 변경하면서 6종류의 강유전체 커패시터를 제조했다. 즉, 열처리 온도를 725℃ 또는 750℃로 하고, 열처리 시간을 20초간, 60초간 또는 120초간으로 했다. 또한, 스텝 S5에서는 상부 전극막으로서 면내의 평균 저항률이 337μΩ㎝인 IrO2막을 형성했다. 강유전체 커패시터의 평면 형상은 1.15㎛×1.8㎛의 직사각형으로 했다. 그리고, 분극 반전량의 면내 분포 3σ을 구했다. 그 결과를 도 10에 나타낸다.
도 10에 나타낸 바와 같이, 열처리 온도를 725℃로 한 경우에는, 열처리 시간에 따라 분포 3σ이 크게 변동하고, 분포 3σ을 바람직한 100fC/셀 이하로 하기 위해서는, 120초간 이상의 열처리를 행할 필요가 있다고 생각된다. 한편, 열처리 온도를 750℃로 한 경우에는, 열처리 시간에 관계없이, 20초간 이상이면, 분포 3σ은 100fC/셀 이하로 되었다.
따라서, 스텝 S6의 열처리에서는, 열처리 온도를 725℃로 할 경우는 열처리 시간을 120초간 이상으로 하고, 750℃로 할 경우는 열처리 시간을 20초간 이상으로 함으로써, 충분한 열량이 강유전체 커패시터에 공급되고, 분극 반전량의 면내 분포의 균일성이 보다 바람직한 상태로 된다고 할 수 있다.
(제 7 실험)
제 7 실험에서는, 제 6 실험에서 얻어진 온도 및 시간의 범위를 보다 일반화하기 위한 실험 및 검토를 행하였다.
우선, 도전형이 N형이고, 표면의 면방위가 (100)이며, 저항률이 4±1Ω㎝인 Si 웨이퍼를 준비했다. 다음으로, 이 Si 웨이퍼에, 가속 전압을 50keV로 하고 도스량을 1×1014atoms/㎠로 하여, 트위스트 각도가 0°, 틸트 각도가 7°인 방향으로부터 B+를 이온 주입했다. 이어서, 이 Si 웨이퍼의 이면에 두께가 20㎚인 Ti막 및 두께가 180㎚인 Pt막을 차례로 형성함으로써, 기준 웨이퍼를 제조했다. 그 후, 이 기준 웨이퍼에 대하여, Ar 분위기 중에서 그 표면을 하향으로 하여, 즉 Pt막이 형성된 면을 상향으로 하여 급속 가열 처리를 행하였다. 이 급속 가열 처리에서는, 제 6 실험과 동일하게, 열처리 온도를 725℃ 또는 750℃로 하고, 열처리 시간을 20초간, 60초간 또는 120초간으로 했다. 그리고, 각 시료의 시트 저항을 측정했다. 각 시료에서의 최대의 시트 저항을 도 11에 나타낸다.
도 11에 나타낸 바와 같이, 열처리 중의 열량이 낮을수록 시트 저항이 높아졌다. 즉, 처리 온도가 낮을수록, 처리 시간이 짧을수록, 웨이퍼에 공급되는 열량은 적고, 이것에 따라 시트 저항이 높아졌다.
또한, 도 12에 기준 웨이퍼의 시트 저항과 분극 반전량의 면내 분포 3σ의 관계를 나타낸다. 또한, 기준 웨이퍼의 시트 저항은 Ar 중에서의 열처리를 행한 후에 행한 측정에 의해 얻어진 값이고, 분극 반전량의 면내 분포 3σ은 Ar 가스 및 O2 가스의 혼합 가스 중에서 열처리를 행한 후에 행한 측정에 의해 얻어진 값이며, 서로의 분위기 가스는 상위하다. 다만, 이 상위(相違)가 열량에 영향을 미치지는 않는다.
도 12에 나타낸 바와 같이, 분극 반전량의 면내 분포 3σ은 시트 저항이 1,218Ω/□ 이하일 때에 최소로 되는 동시에, 일정해졌다. 즉, 기준 웨이퍼에 대하여, 그 표면의 시트 저항이 1,218Ω/□ 이하로 되는 열량을 상부 전극막을 형성한 후의 열처리에 의해 강유전체 커패시터에 공급함으로써, 100fC/셀 이하의 분극 반전량의 면내 분포 3σ을 얻을 수 있다고 할 수 있다.
(제 8 실험)
제 8 실험에서도, 도 4a에 나타낸 방법에 따라, 강유전체 커패시터를 제조했다. 스텝 S5에서는, 제 4 실험과 동일하게 하여, 상부 전극막으로서 면내의 평균 저항률이 409μΩ㎝인 IrO2막을 형성했다. 또한, 스텝 S6에서는, 제 5 실험과 동일하게 하여, 725℃에서 120초간의 열처리를 행하였다. 강유전체 커패시터의 평면 형상은 1.15㎛×1.8㎛의 직사각형으로 했다. 그리고, 분극 반전량의 면내 분포 측정을 행하였다. 그 결과를 도 13에 나타낸다.
도 13에 나타낸 바와 같이, 웨이퍼 중심부에서의 분극 반전량이 낮은 영역은 거의 소실(消失)되고, 분극 반전량의 면내 분포의 균일성이 현저하게 향상되었다. 즉, 분극 반전량의 최대값(580.5fC/셀)과 최소값(535.8fC/셀)의 차가 약 45fC/셀로 저하되고, 또한 분포 3σ의 값도 33fC/셀로 저하되었다. 이와 같이, 제 8 실험에서는 도 6에 나타낸 결과뿐만 아니라, 도 7이나 도 8에 나타낸 결과와 비교하여도, 분포의 균일성이 더 개선되었다. 또한, 분극 반전량의 절대값 자체도 커졌다.
(제 9 실험)
제 9 실험에서도, 도 4a에 나타낸 방법에 따르면서, 상부 전극막(IrO2막)의 면내의 평균 저항률을 변화시키면서 강유전체 커패시터를 제조했다. 스텝 S6에서는, 제 5 실험과 동일하게 하여, 725℃에서 120초간의 열처리를 행하였다. 강유전체 커패시터의 평면 형상은 1.15㎛×1.8㎛의 직사각형으로 했다. 그리고, 상부 전극막의 면내의 평균 저항률과 분극 반전량의 면내 분포 3σ의 관계를 구했다. 그 결과를 도 14에 나타낸다.
도 14에 나타낸 바와 같이, 평균 저항률이 350μΩ㎝ 내지 410μΩ㎝인 범위에서 분극 반전량의 분포 3σ는 80fC/셀 이하로 되어, 양호한 분포가 얻어졌다. 또한, 본 실험에서는 웨이퍼 면내에서의 저항률 편차는 ±5%이었다. 이 때문에, 웨이퍼 면내에서의 편차를 고려하면, 상부 전극막의 저항률을 웨이퍼 면내의 각 점에서 331μΩ㎝ 내지 431μΩ㎝로 하는 것이 바람직하다.
이하, 본 발명의 다양한 형태를 부기로서 정리하여 기재한다.
(부기 1) 하부 전극막을 형성하는 공정과, 상기 하부 전극막 위에 비정질의 제 1 강유전체막을 형성하는 공정과, 상기 제 1 강유전체막을 결정화시키는 공정과, 상기 제 1 강유전체막 위에 상기 제 1 강유전체막의 표면에 존재하는 공극을 매립하도록 비정질의 제 2 강유전체막을 형성하는 공정과, 상기 비정질의 제 2 강유전체막 위에 Pt을 함유하지 않는 상부 전극막을 형성하는 공정과, 상기 제 2 강유전체막을 결정화시키는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2) 상기 제 1 강유전체막과 상기 제 2 강유전체막을 서로 동일한 재료를 사용하여 형성하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3) 상기 제 1 및 제 2 강유전체막으로서, Pb(Zrx, Ti1 -x)O3(0≤x≤1)막, 또는 이것에 Ca, Sr, La, Nb, Ta, Ir 및 W으로 이루어지는 그룹에서 선택된 적어도 1종의 원소를 도핑한 막을 형성하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치의 제조 방법.
(부기 4) 상기 제 2 강유전체막의 두께를 상기 제 1 강유전체막 두께의 50% 이하로 하는 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 5) 상기 제 1 및 제 2 강유전체막을 스퍼터링법에 의해 형성하는 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 6) 상기 상부 전극막으로서, 산화이리듐막을 형성하는 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 7) 상기 제 1 및 제 2 강유전체막으로서, 결정화 후의 구조가 페로브스카이트형 구조로 되는 막을 형성하는 것을 특징으로 하는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 상부 전극막으로서, 평균 저항률이 350μΩ㎝ 내지 410μΩ㎝인 막을 형성하는 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 상부 전극막으로서, 각 점의 저항률이 331μΩ㎝ 내지 431μΩ㎝인 막을 형성하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 제 2 강유전체막을 결정화시키는 공정은, 상기 제 2 강유전체막에 대하여 725℃에서 120초간 이상의 열처리를 행하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 제 2 강유전체막을 결정화시키는 공정은, 상기 제 2 강유전체막에 대하여 750℃에서 20초간 이상의 열처리를 행하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 제 2 강유전체막을 결정화시키는 공정은, 도전형이 N형이고, 표면의 면방위가 (100)이며, 저항률이 4±1Ω㎝인 Si 웨이퍼에, 가속 전압을 50keV로 하고 도스량을 1×1014atoms/㎠로 하여, 트위스트 각도가 0°, 틸트 각도가 7°인 방향으로부터 B+를 이온 주입한 후에, 상기 Si 웨이퍼의 이면에 두께가 20㎚인 Ti막 및 두께가 180㎚인 Pt막을 차례로 형성함으로써 제조된 기준 웨이퍼에 대하여, Ar 분위기 중에서 그 표면을 하향으로 하여 급속 가열 처리를 행한 후의 상기 기준 웨이퍼 표면의 시트 저항이 1,218Ω/□ 이하로 되는 열량이 얻어지는 조건하에서, 상기 제 2 강유전체막에 대하여 열처리를 행하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 13) 하부 전극과, 상기 하부 전극 위에 형성된 제 1 강유전체막과, 상기 제 1 강유전체막 위에 상기 제 1 강유전체막의 표면에 존재하는 공극을 매립하도록 하여 형성된 비정질의 제 2 강유전체막과, 상기 비정질의 제 2 강유전체막 위에 형성된 상부 전극을 갖고, 상기 제 2 강유전체막의 표면에는 상기 제 1 강유전체막의 표면에 존재하는 공극이 실질적으로 존재하지 않는 것을 특징으로 하는 반도체 장치.
(부기 14) 상기 제 1 및 제 2 강유전체막은 Pb(Zrx, Ti1 -x)O3(0≤x≤1)막, 또는 이것에 Ca, Sr, La, Nb, Ta, Ir 및 W으로 이루어지는 그룹에서 선택된 적어도 1종의 원소가 도핑된 막인 것을 특징으로 하는 부기 13에 기재된 반도체 장치.
(부기 15) 상기 제 2 강유전체막의 두께는 상기 제 1 강유전체막 두께의 50% 이하인 것을 특징으로 하는 부기 13 또는 14에 기재된 반도체 장치.
(부기 16) 상기 상부 전극은 Pt을 함유하지 않는 것을 특징으로 하는 부기 13 내지 15 중 어느 하나에 기재된 반도체 장치.
(부기 17) 상기 상부 전극은 산화이리듐을 함유하는 것을 특징으로 하는 부기 13 내지 16 중 어느 하나에 기재된 반도체 장치.
(부기 18) 상기 상부 전극의 평균 저항률은 350μΩ㎝ 내지 410μΩ㎝인 것을 특징으로 하는 부기 13 내지 17 중 어느 하나에 기재된 반도체 장치.
(부기 19) 상기 상부 전극의 각 점의 저항률은 331μΩ㎝ 내지 431μΩ㎝인 것을 특징으로 하는 부기 13 내지 17 중 어느 하나에 기재된 반도체 장치.
(부기 20) 상기 제 1 및 제 2 강유전체막의 결정화 후의 구조는 페로브스카이트형 구조인 것을 특징으로 하는 부기 13 내지 19 중 어느 하나에 기재된 반도체 장치.
이상에서 설명한 바와 같이 본 발명에 의하면, 강유전체 커패시터의 분극 반전량을 높게 유지하면서 누설 전류를 저감시킬 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (10)

  1. 하부(下部) 전극막을 형성하는 공정과,
    상기 하부 전극막 위에 비정질(非晶質)의 제 1 강유전체막을 형성하는 공정과,
    상기 제 1 강유전체막을 결정화시키는 공정과,
    상기 제 1 강유전체막 위에 상기 제 1 강유전체막의 표면에 존재하는 공극을 매립하도록 비정질의 제 2 강유전체막을 형성하는 공정과,
    상기 비정질의 제 2 강유전체막 위에 Pt을 함유하지 않는 상부(上部) 전극막을 형성하는 공정과,
    상기 제 2 강유전체막을 결정화시키는 공정을 포함하고,
    상기 제 2 강유전체막을 형성하는 공정으로부터 상기 제2 강유전체막을 결정화시키는 공정의 직전까지의 온도를 상기 제2 강유전체막이 비정질의 상태를 유지하는 온도로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 강유전체막과 상기 제 2 강유전체막을 서로 동일한 재료를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 강유전체막으로서, Pb(Zrx, Ti1 -x)O3(0≤x≤1)막, 또는 이것에 Ca, Sr, La, Nb, Ta, Ir 및 W으로 이루어지는 그룹에서 선택된 적어도 1종의 원소를 도핑한 막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 강유전체막의 두께를 상기 제 1 강유전체막 두께의 50% 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 상부 전극막으로서, 산화이리듐막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 상부 전극막으로서, 평균 저항률이 350μΩ㎝ 내지 410μΩ㎝인 막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 강유전체막을 결정화시키는 공정은, 상기 제 2 강유전체막에 대하여 725℃에서 120초간 이상의 열처리를 행하는 공정을 갖는 것을 특징으로 하는 반 도체 장치의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 강유전체막을 결정화시키는 공정은, 상기 제 2 강유전체막에 대하여 750℃에서 20초간 이상의 열처리를 행하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 강유전체막을 결정화시키는 공정은,
    도전형이 N형이고, 표면의 면방위가 (100)이며, 저항률이 4±1Ω㎝인 Si 웨이퍼에, 가속 전압을 50keV로 하고 도스량을 1×1014atoms/㎠로 하여, 트위스트 각도가 0°, 틸트 각도가 7°인 방향으로부터 B+를 이온 주입한 후에, 상기 Si 웨이퍼의 이면에 두께가 20㎚인 Ti막 및 두께가 180㎚인 Pt막을 차례로 형성함으로써 제조된 기준 웨이퍼에 대하여, Ar 분위기 중에서 그 표면을 하향으로 하여 급속 가열 처리를 행한 후의 상기 기준 웨이퍼 표면의 시트 저항이 1,218Ω/□ 이하로 되는 열량이 얻어지는 조건하에서,
    상기 제 2 강유전체막에 대하여 열처리를 행하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 상부 전극막을 형성하는 공정에서의 온도를 실온으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4164701B2 (ja) * 2006-05-31 2008-10-15 セイコーエプソン株式会社 強誘電体キャパシタ、強誘電体キャパシタの製造方法、強誘電体メモリおよび強誘電体メモリの製造方法
JP2008060291A (ja) * 2006-08-31 2008-03-13 Fujitsu Ltd 強誘電体キャパシタの形成方法および半導体装置の製造方法
JP2008124274A (ja) * 2006-11-13 2008-05-29 Fujitsu Ltd 半導体装置の製造方法
WO2008105100A1 (ja) * 2007-02-28 2008-09-04 Fujitsu Limited 半導体装置及びその製造方法
JP2011096818A (ja) * 2009-10-29 2011-05-12 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2012151292A (ja) 2011-01-19 2012-08-09 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
WO2013009772A1 (en) 2011-07-11 2013-01-17 Quantumscape Corporation Solid state energy storage devices
US9087645B2 (en) 2012-01-30 2015-07-21 QuantrumScape Corporation Solid state energy storage devices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3033067B2 (ja) * 1992-10-05 2000-04-17 富士ゼロックス株式会社 多層強誘電体導膜の製造方法
US5358889A (en) * 1993-04-29 1994-10-25 Northern Telecom Limited Formation of ruthenium oxide for integrated circuits
US6052271A (en) * 1994-01-13 2000-04-18 Rohm Co., Ltd. Ferroelectric capacitor including an iridium oxide layer in the lower electrode
JP3989027B2 (ja) * 1994-07-12 2007-10-10 テキサス インスツルメンツ インコーポレイテツド キャパシタ及びその製造方法
CN1234137A (zh) * 1996-08-20 1999-11-03 株式会社日立制作所 氧化物电介质元件的制造方法、采用该元件的存储器及半导体装置
JPH11195768A (ja) * 1997-10-22 1999-07-21 Fujitsu Ltd ペロブスカイト型酸化物膜を含む電子装置とその製造方法及び強誘電体キャパシタ
WO1999025014A1 (fr) * 1997-11-10 1999-05-20 Hitachi, Ltd. Element dielectrique et mode de fabrication
US6313539B1 (en) * 1997-12-24 2001-11-06 Sharp Kabushiki Kaisha Semiconductor memory device and production method of the same
JP3665570B2 (ja) * 1998-12-23 2005-06-29 インフィネオン テクノロジース アクチエンゲゼルシャフト コンデンサ電極装置
KR100324589B1 (ko) * 1998-12-24 2002-04-17 박종섭 반도체 소자의 강유전체 캐패시터 제조방법
JP2001237384A (ja) * 2000-02-22 2001-08-31 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100389033B1 (ko) * 2001-04-11 2003-06-25 삼성전자주식회사 강유전체 메모리소자 및 그 제조방법
US6900498B2 (en) * 2001-05-08 2005-05-31 Advanced Technology Materials, Inc. Barrier structures for integration of high K oxides with Cu and Al electrodes
JP3971598B2 (ja) * 2001-11-01 2007-09-05 富士通株式会社 強誘電体キャパシタおよび半導体装置
US6914282B2 (en) * 2002-10-15 2005-07-05 Macronix International Co., Ltd. Ferroelectric device and method for making
TWI226377B (en) * 2002-11-08 2005-01-11 Ind Tech Res Inst Dielectric material compositions
US20050070043A1 (en) * 2003-09-30 2005-03-31 Koji Yamakawa Semiconductor device and method for manufacturing the same

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